JPH06120842A - シリアル／パラレル変換回路 - Google Patents
シリアル／パラレル変換回路Info
- Publication number
- JPH06120842A JPH06120842A JP26367892A JP26367892A JPH06120842A JP H06120842 A JPH06120842 A JP H06120842A JP 26367892 A JP26367892 A JP 26367892A JP 26367892 A JP26367892 A JP 26367892A JP H06120842 A JPH06120842 A JP H06120842A
- Authority
- JP
- Japan
- Prior art keywords
- stage
- circuit
- input
- bit parallel
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【目的】 本発明はシリアル／パラレル変換回路に関
し、回路素子数を低減して回路規模の小型化を図ること
を目的とする。 【構成】 ｎ段構成のシフトレジスタ（２３，２４）
は、入力信号をマスタークロックにより順次シフトす
る。セレクタ（２１，２２）は、ｉ（０＜ｉ＜ｎ）ビッ
トパラレル出力モード時に上記シフトレジスタのｎ−ｉ
段出力の代りに上記入力信号を選択して上記シフトレジ
スタのｎ−ｉ＋１段入力とする。ラッチ回路（３５）
は、上記マスタークロックを分周した分周クロックによ
り上記シフトレジスタの各段の出力夫々をラッチして出
力する。
し、回路素子数を低減して回路規模の小型化を図ること
を目的とする。 【構成】 ｎ段構成のシフトレジスタ（２３，２４）
は、入力信号をマスタークロックにより順次シフトす
る。セレクタ（２１，２２）は、ｉ（０＜ｉ＜ｎ）ビッ
トパラレル出力モード時に上記シフトレジスタのｎ−ｉ
段出力の代りに上記入力信号を選択して上記シフトレジ
スタのｎ−ｉ＋１段入力とする。ラッチ回路（３５）
は、上記マスタークロックを分周した分周クロックによ
り上記シフトレジスタの各段の出力夫々をラッチして出
力する。
Description
【０００１】
【産業上の利用分野】本発明はシリアル／パラレル変換
回路に関し、パラレル出力ビット数を可変するシリアル
／パラレル変換回路に関する。
回路に関し、パラレル出力ビット数を可変するシリアル
／パラレル変換回路に関する。
【０００２】単一の半導体集積回路（ＬＳＩ）内部で信
号処理を行う場合、数種類のクロックレートに対応可能
であることが要求される事がある。ＬＳＩ内部で、信号
処理を行う場合、シリアル／パラレル変換を行った後、
速度変換等を行う場合があるが、この場合は、シリアル
／パラレル変換は、内部での処理を容易にするためのも
のであり、回路規模は小さいほうが、他の機能を取り入
れることもでき、有効である。数種類のクロックレート
がある場合、シリアル／パラレル変換する時、出力信号
本数がまちまちであったりする為、変換回路のみならず
セレクタ回路も必要となってくる。それに伴い回路規模
も増える為、少しでも規模の小さな回路が有効となって
くる。
号処理を行う場合、数種類のクロックレートに対応可能
であることが要求される事がある。ＬＳＩ内部で、信号
処理を行う場合、シリアル／パラレル変換を行った後、
速度変換等を行う場合があるが、この場合は、シリアル
／パラレル変換は、内部での処理を容易にするためのも
のであり、回路規模は小さいほうが、他の機能を取り入
れることもでき、有効である。数種類のクロックレート
がある場合、シリアル／パラレル変換する時、出力信号
本数がまちまちであったりする為、変換回路のみならず
セレクタ回路も必要となってくる。それに伴い回路規模
も増える為、少しでも規模の小さな回路が有効となって
くる。
【０００３】
【従来の技術】図２は従来のシリアル／パラレル変換回
路の一例のブロック図を示す。同図中、端子１０に入来
するシリアルの入力信号は８段構成のシフトレジスタ１
１に供給され、ここで端子１２よりのマスタークロック
により図３に示す如く順次シフトされる。シフトレジス
タ１１の各段の出力Ｑ1 〜Ｑ8 はパラレルに８段構成の
Ｄ形フリップフロップ１３に供給される。フリップフロ
ップ１３は端子１４よりの分周クロック１４の入来時に
各段の入力をラッチして、各段の出力Ｑ1 〜Ｑ8は８ビ
ットパラレルにセレクタ１５の端子Ａ1 〜Ａ8 夫々に供
給される。この分周クロックは例えば５ビットパラレル
出力モードではマスタークロックを1/5 分周したクロッ
クである。
路の一例のブロック図を示す。同図中、端子１０に入来
するシリアルの入力信号は８段構成のシフトレジスタ１
１に供給され、ここで端子１２よりのマスタークロック
により図３に示す如く順次シフトされる。シフトレジス
タ１１の各段の出力Ｑ1 〜Ｑ8 はパラレルに８段構成の
Ｄ形フリップフロップ１３に供給される。フリップフロ
ップ１３は端子１４よりの分周クロック１４の入来時に
各段の入力をラッチして、各段の出力Ｑ1 〜Ｑ8は８ビ
ットパラレルにセレクタ１５の端子Ａ1 〜Ａ8 夫々に供
給される。この分周クロックは例えば５ビットパラレル
出力モードではマスタークロックを1/5 分周したクロッ
クである。
【０００４】デコーダ１７は端子１６ａ，１６ｂよりの
パラレル出力ビット数を指示するモード信号をデコード
して切換制御信号を生成しセレクタ１５に供給する。セ
レクタ１５は切換制御信号に応じて５ビットパラレル出
力モードでは端子Ａ5 〜Ａ1を夫々端子Ｂ1 〜Ｂ5 に接
続して端子１８1 〜１８5 より５ビットパラレルに信号
を出力し、６ビットパラレル出力モードでは端子Ａ6 〜
Ａ1 を夫々端子Ｂ1 〜Ｂ6 に接続して端子１８1 〜１８
6 より６ビットパラレルに信号を出力し、また８ビット
パラレル出力モードでは端子Ａ8 〜Ａ1 を夫々端子Ｂ1
〜Ｂ8 に接続して端子１８1 〜１８8 より８ビットパラ
レルに信号を出力する。
パラレル出力ビット数を指示するモード信号をデコード
して切換制御信号を生成しセレクタ１５に供給する。セ
レクタ１５は切換制御信号に応じて５ビットパラレル出
力モードでは端子Ａ5 〜Ａ1を夫々端子Ｂ1 〜Ｂ5 に接
続して端子１８1 〜１８5 より５ビットパラレルに信号
を出力し、６ビットパラレル出力モードでは端子Ａ6 〜
Ａ1 を夫々端子Ｂ1 〜Ｂ6 に接続して端子１８1 〜１８
6 より６ビットパラレルに信号を出力し、また８ビット
パラレル出力モードでは端子Ａ8 〜Ａ1 を夫々端子Ｂ1
〜Ｂ8 に接続して端子１８1 〜１８8 より８ビットパラ
レルに信号を出力する。
【０００５】
【発明が解決しようとする課題】従来回路のセレクタ１
５は例えば端子Ｂ1 について５ビットパラレル出力モー
ド時に端子Ａ5 入力を選択するアンド回路と、６ビット
パラレル出力モード時に端子Ａ6 入力を選択するアンド
回路と、８ビットパラレル出力モード時に端子Ａ 8 入力
を選択するアンド回路と、上記３つのアンド回路出力の
いずれかを端子Ｂ 1 に供給するオア回路とを必要とし、
他の端子Ｂ2 〜Ｂ8 についても同様に３つのアンド回路
と１つのオア回路を必要とする。このため、従来回路は
セレクタ１５の回路素子数が多く、全体の回路規模が大
型化するという問題があった。
５は例えば端子Ｂ1 について５ビットパラレル出力モー
ド時に端子Ａ5 入力を選択するアンド回路と、６ビット
パラレル出力モード時に端子Ａ6 入力を選択するアンド
回路と、８ビットパラレル出力モード時に端子Ａ 8 入力
を選択するアンド回路と、上記３つのアンド回路出力の
いずれかを端子Ｂ 1 に供給するオア回路とを必要とし、
他の端子Ｂ2 〜Ｂ8 についても同様に３つのアンド回路
と１つのオア回路を必要とする。このため、従来回路は
セレクタ１５の回路素子数が多く、全体の回路規模が大
型化するという問題があった。
【０００６】本発明は上記の点に鑑みなされたもので、
回路素子数を低減して回路規模の小型化を図るシリアル
／パラレル変換回路を提供することを目的とする。
回路素子数を低減して回路規模の小型化を図るシリアル
／パラレル変換回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明のシリアル／パラ
レル変換回路は、入力信号をマスタークロックにより順
次シフトするｎ段構成のシフトレジスタと、ｉ（０＜ｉ
＜ｎ）ビットパラレル出力モード時に上記シフトレジス
タのｎ−ｉ段出力の代りに上記入力信号を選択して上記
シフトレジスタのｎ−ｉ＋１段入力とするセレクタと、
上記マスタークロックを分周した分周クロックにより上
記シフトレジスタの各段の出力夫々をラッチして出力す
るラッチ回路とを有し、モードに応じてｉビットパラレ
ル又はｎビットパラレルの信号を出力する。
レル変換回路は、入力信号をマスタークロックにより順
次シフトするｎ段構成のシフトレジスタと、ｉ（０＜ｉ
＜ｎ）ビットパラレル出力モード時に上記シフトレジス
タのｎ−ｉ段出力の代りに上記入力信号を選択して上記
シフトレジスタのｎ−ｉ＋１段入力とするセレクタと、
上記マスタークロックを分周した分周クロックにより上
記シフトレジスタの各段の出力夫々をラッチして出力す
るラッチ回路とを有し、モードに応じてｉビットパラレ
ル又はｎビットパラレルの信号を出力する。
【０００８】
【作用】本発明においては、ｉビットパラレル出力を行
なうにはシフトレジスタのｎ−ｉ段出力と入力信号との
いずれかをモードに応じて選択する２入力のセレクタを
１つ設ければ良く、従来の如くラッチ回路のｎビットの
出力夫々についてモード数だけの入力を持つセレクタを
設ける必要がなく、セレクタを構成する回路素子数が減
少する。
なうにはシフトレジスタのｎ−ｉ段出力と入力信号との
いずれかをモードに応じて選択する２入力のセレクタを
１つ設ければ良く、従来の如くラッチ回路のｎビットの
出力夫々についてモード数だけの入力を持つセレクタを
設ける必要がなく、セレクタを構成する回路素子数が減
少する。
【０００９】
【実施例】図１は本発明回路の一実施例の回路構成図を
示す。
示す。
【００１０】同図中、端子２０に入来するシリアルの入
力信号はセレクタ２１，２２夫々のｂ端子及び４段構成
のＤ形フリップフロップ２３の１段目の入力端子Ｄ1 に
供給される。フリップフロップ２３の１段目の出力Ｑ1
は２段目の入力Ｄ2 に供給され、２段目、３段目夫々の
出力Ｑ2 ，Ｑ3 はセレクタ２１，２２夫々のａ端子に供
給され、セレクタ２１，２２夫々の出力はフリップフロ
ップ２３の３段目、４段目夫々の入力Ｄ3 ，Ｄ4 に供給
される。４段目の出力Ｑ4 は４段構成のＤ形フリップフ
ロップ２４の１段目の入力Ｄ1 に供給される。フリップ
フロップ２４の１段目〜３段目夫々の出力Ｑ1 〜Ｑ3 は
２段目〜４段目夫々の入力Ｄ2 〜Ｄ4 に供給される。フ
リップフロップ２３，２４夫々は端子２５よりのマスタ
ークロックの入来時に各段の入力をラッチして次段に供
給することによりシフトレジスタを構成している。
力信号はセレクタ２１，２２夫々のｂ端子及び４段構成
のＤ形フリップフロップ２３の１段目の入力端子Ｄ1 に
供給される。フリップフロップ２３の１段目の出力Ｑ1
は２段目の入力Ｄ2 に供給され、２段目、３段目夫々の
出力Ｑ2 ，Ｑ3 はセレクタ２１，２２夫々のａ端子に供
給され、セレクタ２１，２２夫々の出力はフリップフロ
ップ２３の３段目、４段目夫々の入力Ｄ3 ，Ｄ4 に供給
される。４段目の出力Ｑ4 は４段構成のＤ形フリップフ
ロップ２４の１段目の入力Ｄ1 に供給される。フリップ
フロップ２４の１段目〜３段目夫々の出力Ｑ1 〜Ｑ3 は
２段目〜４段目夫々の入力Ｄ2 〜Ｄ4 に供給される。フ
リップフロップ２３，２４夫々は端子２５よりのマスタ
ークロックの入来時に各段の入力をラッチして次段に供
給することによりシフトレジスタを構成している。
【００１１】端子２７，２８夫々にはモード信号Ｍ１，
Ｍ２が入来する。このモード信号Ｍ１，Ｍ２は“０，
０”で５ビットパラレル出力モードを指示し、“０，
１”で６ビットパラレル出力モードを指示し、“１，
０”又は“１，１”で８ビットパラレル出力モードを指
示する。アンド回路３１はインバータ２９，３０夫々で
反転されたモード信号Ｍ１，Ｍ２を供給され５ビットパ
ラレル出力モード時に値“１”の制御信号を生成してセ
レクタ２２に供給し、アンド回路３２はインバータ２９
で反転されたモード信号Ｍ１と端子２８よりのモード信
号Ｍ２とを供給され６ビットパラレル出力モード時に値
“１”の制御信号を生成してセレクタ２１に供給する。
Ｍ２が入来する。このモード信号Ｍ１，Ｍ２は“０，
０”で５ビットパラレル出力モードを指示し、“０，
１”で６ビットパラレル出力モードを指示し、“１，
０”又は“１，１”で８ビットパラレル出力モードを指
示する。アンド回路３１はインバータ２９，３０夫々で
反転されたモード信号Ｍ１，Ｍ２を供給され５ビットパ
ラレル出力モード時に値“１”の制御信号を生成してセ
レクタ２２に供給し、アンド回路３２はインバータ２９
で反転されたモード信号Ｍ１と端子２８よりのモード信
号Ｍ２とを供給され６ビットパラレル出力モード時に値
“１”の制御信号を生成してセレクタ２１に供給する。
【００１２】セレクタ２１，２２夫々は制御信号が値
“０”のとき端子ａ入力を選択し、値“１”のとき端子
ｂ入力を選択出力する。
“０”のとき端子ａ入力を選択し、値“１”のとき端子
ｂ入力を選択出力する。
【００１３】従って、８ビットパラレル出力モード時に
はセレクタ２１，２２は共に端子ａを選択し、これによ
ってフリップフロップ２３，２４は８ビットシフトレジ
スタを構成する。また６ビットパラレル出力モード時に
はセレクタ２１は端子ｂを選択してフリップフロップ２
３の３段目の入力Ｄ3 に端子２０よりの入力信号が供給
され、セレクタ２２は端子ａを選択してフリップフロッ
プ２３，２４は６ビットシフトレジスタを構成する。ま
た、５ビットパラレル出力モード時にはセレクタ２２は
端子ｂを選択してフリップフロップ２３の４段目の入力
Ｄ4 に端子２０よりの入力信号が供給され、フリップフ
ロップ２３，２４は６ビットシフトレジスタを構成す
る。
はセレクタ２１，２２は共に端子ａを選択し、これによ
ってフリップフロップ２３，２４は８ビットシフトレジ
スタを構成する。また６ビットパラレル出力モード時に
はセレクタ２１は端子ｂを選択してフリップフロップ２
３の３段目の入力Ｄ3 に端子２０よりの入力信号が供給
され、セレクタ２２は端子ａを選択してフリップフロッ
プ２３，２４は６ビットシフトレジスタを構成する。ま
た、５ビットパラレル出力モード時にはセレクタ２２は
端子ｂを選択してフリップフロップ２３の４段目の入力
Ｄ4 に端子２０よりの入力信号が供給され、フリップフ
ロップ２３，２４は６ビットシフトレジスタを構成す
る。
【００１４】上記フリップフロップ２３の各段の出力Ｑ
1 〜Ｑ4 は８ビット構成のＤ形フリップフロップ３５に
８段目〜５段目入力Ｄ8 〜Ｄ5 として供給され、フリッ
プフロップ２４の各段の出力Ｑ1 〜Ｑ4 はフリップフロ
ップ３５に４段目〜１段目入力Ｄ4 〜Ｄ1 として供給さ
れる。
1 〜Ｑ4 は８ビット構成のＤ形フリップフロップ３５に
８段目〜５段目入力Ｄ8 〜Ｄ5 として供給され、フリッ
プフロップ２４の各段の出力Ｑ1 〜Ｑ4 はフリップフロ
ップ３５に４段目〜１段目入力Ｄ4 〜Ｄ1 として供給さ
れる。
【００１５】フリップフロップ３５はラッチ回路を構成
しており、５ビットパラレル出力モード時にマスターク
ロックを1/5 分周した、また６ビットパラレル出力モー
ド時にマスタークロックを1/6 分周した、また８ビット
パラレル出力モード時にマスタークロックを1/8 分周し
た分周クロックを端子３６から供給されており、フリッ
プフロップは分周クロックの入来により各段の入力Ｄ1
〜Ｄ8 をラッチして各段の出力Ｑ1 〜Ｑ8 を端子３７1
〜３７8 夫々より出力する。
しており、５ビットパラレル出力モード時にマスターク
ロックを1/5 分周した、また６ビットパラレル出力モー
ド時にマスタークロックを1/6 分周した、また８ビット
パラレル出力モード時にマスタークロックを1/8 分周し
た分周クロックを端子３６から供給されており、フリッ
プフロップは分周クロックの入来により各段の入力Ｄ1
〜Ｄ8 をラッチして各段の出力Ｑ1 〜Ｑ8 を端子３７1
〜３７8 夫々より出力する。
【００１６】つまり、５ビットパラレル出力モード時に
は端子３７1 〜３７5 より５ビットパラレルに信号が出
力され、６ビットパラレル出力モード時には端子３７1
〜３７6 より６ビットパラレルに信号が出力され、８ビ
ットパラレル出力モード時には端子３７1 〜３７8 より
８ビットパラレルに信号が出力される。
は端子３７1 〜３７5 より５ビットパラレルに信号が出
力され、６ビットパラレル出力モード時には端子３７1
〜３７6 より６ビットパラレルに信号が出力され、８ビ
ットパラレル出力モード時には端子３７1 〜３７8 より
８ビットパラレルに信号が出力される。
【００１７】ここで、セレクタ２１，２２夫々はａ端子
入力及びｂ端子入力夫々と制御信号とのアンドをとる２
つのアンド回路と、この２つのアンド回路出力のいずれ
かを取り出すオア回路とより構成され、セレクタ２１，
２２で回路素子数は６であり、従来回路のセレクタ１５
の回路素子数３２に比して大幅に減少し、これによって
全体の回路規模を小型化することができる。
入力及びｂ端子入力夫々と制御信号とのアンドをとる２
つのアンド回路と、この２つのアンド回路出力のいずれ
かを取り出すオア回路とより構成され、セレクタ２１，
２２で回路素子数は６であり、従来回路のセレクタ１５
の回路素子数３２に比して大幅に減少し、これによって
全体の回路規模を小型化することができる。
【００１８】このように、ｉビットパラレル出力を行な
うにはシフトレジスタ２３，２４のｎ−ｉ段出力と入力
信号とのいずれかをモードに応じて選択する２入力のセ
レクタ２１又は２２を１つ設ければ良く、従来の如くラ
ッチ回路のｎビットの出力夫々についてモード数だけの
入力を持つセレクタ１５を設ける必要がなく、セレクタ
を構成する回路素子数が減少し、全体の回路規模を縮小
できる。
うにはシフトレジスタ２３，２４のｎ−ｉ段出力と入力
信号とのいずれかをモードに応じて選択する２入力のセ
レクタ２１又は２２を１つ設ければ良く、従来の如くラ
ッチ回路のｎビットの出力夫々についてモード数だけの
入力を持つセレクタ１５を設ける必要がなく、セレクタ
を構成する回路素子数が減少し、全体の回路規模を縮小
できる。
【００１９】
【発明の効果】上述の如く、本発明のシリアル／パラレ
ル変換回路によれば、回路素子数を低減して回路規模の
小型化を図ることができ、実用上きわめて有用である。
ル変換回路によれば、回路素子数を低減して回路規模の
小型化を図ることができ、実用上きわめて有用である。
【図１】本発明回路の一実施例の回路構成図である。
【図２】従来回路の一例の回路構成図である。
【図３】シリアル／パラレル動作を説明するための図で
ある。
ある。
２１，２２ セレクタ ２３，２４，３５ フリップフロップ ２９，３０ インバータ ３１，３２ アンド回路
Claims (1)
- 【請求項１】 入力信号をマスタークロックにより順次
シフトするｎ段構成のシフトレジスタ（２３，２４）
と、 ｉ（０＜ｉ＜ｎ）ビットパラレル出力モード時に上記シ
フトレジスタのｎ−ｉ段出力の代りに上記入力信号を選
択して上記シフトレジスタのｎ−ｉ＋１段入力とするセ
レクタ（２１，２２）と、 上記マスタークロックを分周した分周クロックにより上
記シフトレジスタの各段の出力夫々をラッチして出力す
るラッチ回路（３５）とを有し、 モードに応じてｉビットパラレル又はｎビットパラレル
の信号を出力することを特徴とするシリアル／パラレル
変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26367892A JPH06120842A (ja) | 1992-10-01 | 1992-10-01 | シリアル／パラレル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26367892A JPH06120842A (ja) | 1992-10-01 | 1992-10-01 | シリアル／パラレル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120842A true JPH06120842A (ja) | 1994-04-28 |
Family
ID=17392828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26367892A Withdrawn JPH06120842A (ja) | 1992-10-01 | 1992-10-01 | シリアル／パラレル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120842A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008227609A (ja) * | 2007-03-08 | 2008-09-25 | Sanyo Electric Co Ltd | シリアル／パラレル変換回路、液晶表示駆動回路 |
| JP2013062832A (ja) * | 2008-06-26 | 2013-04-04 | Qualcomm Inc | 低パワーのデシリアライザーと多重分離方法 |
-
1992
- 1992-10-01 JP JP26367892A patent/JPH06120842A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008227609A (ja) * | 2007-03-08 | 2008-09-25 | Sanyo Electric Co Ltd | シリアル／パラレル変換回路、液晶表示駆動回路 |
| JP2013062832A (ja) * | 2008-06-26 | 2013-04-04 | Qualcomm Inc | 低パワーのデシリアライザーと多重分離方法 |
| JP2013232908A (ja) * | 2008-06-26 | 2013-11-14 | Qualcomm Inc | 低パワーのデシリアライザーと多重分離方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4876704A (en) | Logic integrated circuit for scan path system | |
| JPH0133850B2 (ja) | ||
| JPH06120842A (ja) | シリアル／パラレル変換回路 | |
| US7259634B2 (en) | Arrangement and method for digital delay line | |
| US5337050A (en) | Serial-to-parallel converter circuit | |
| JP2003216268A (ja) | クロック選択回路およびクロック選択方法 | |
| JP2565144B2 (ja) | 直並列変換器 | |
| KR100518141B1 (ko) | 디코드회로, 부호변환회로 및 부호변환방법 | |
| JP3107947B2 (ja) | 半導体集積回路装置 | |
| JPH04212521A (ja) | リングカウンタ | |
| JPH09147594A (ja) | シフトレジスタ回路 | |
| KR0143245B1 (ko) | 래치 회로를 이용한 2의 보수 형태의 직렬 데이타 장치 | |
| KR100281126B1 (ko) | 쉬프트 레지스터 | |
| JP3418418B2 (ja) | フォーマット変換回路 | |
| JPS63176021A (ja) | 直列並列変換回路 | |
| JPH08212794A (ja) | シフトレジスタ | |
| JPH0798685A (ja) | 集積回路 | |
| JPH0779247B2 (ja) | デコ−ド回路 | |
| KR900008243Y1 (ko) | 디지탈처리 음향기기의 d/a컨버터 접속회로 | |
| JPH04361426A (ja) | ジョンソンカウンタ | |
| JP3178459B2 (ja) | 動作クロック周波数切替回路 | |
| JPH04223526A (ja) | リニアフィードバックシフトレジスタ | |
| JPS6390928A (ja) | フレ−ム位相制御回路 | |
| JPH0662076A (ja) | データ入力回路 | |
| JPH07113660B2 (ja) | モード設定回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |