JPH0133850B2 - - Google Patents
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- JPH0133850B2 JPH0133850B2 JP57067932A JP6793282A JPH0133850B2 JP H0133850 B2 JPH0133850 B2 JP H0133850B2 JP 57067932 A JP57067932 A JP 57067932A JP 6793282 A JP6793282 A JP 6793282A JP H0133850 B2 JPH0133850 B2 JP H0133850B2
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- IORPOFJLSIHJOG-UHFFFAOYSA-N 3,7-dimethyl-1-prop-2-ynylpurine-2,6-dione Chemical compound CN1C(=O)N(CC#C)C(=O)C2=C1N=CN2C IORPOFJLSIHJOG-UHFFFAOYSA-N 0.000 description 13
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
- G06F5/015—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising having at least two separately controlled shifting levels, e.g. using shifting matrices
Description
〔発明の技術分野〕
本発明は特にデータ処理装置の演算制御部など
で使用されるシフト回路に関する。 〔発明の技術的背景〕 データのシフトを行なうには、シフトレジスタ
やデータマルチプレクサを利用し、クロツク等の
同期信号により１ビツトずつ或いは数ビツトずつ
逐次的にデータシフトを行なう方法や、多段のデ
ータマルチプレクサを利用し、所望のデータシフ
トを１クロツクまたは１マシンサイクルで行なう
方法などがある。一般に高速性を要求される場合
には後者の方法が採用されている。 第１図は多段のデータマルチプレクサを用いた
従来のシフト回路を示すものである。この例で
は、32ビツトの基本語長データＸを０〜31ビツト
の範囲で左または右シフトするシフト回路の例が
示されている。データ処理装置によつては例えば
１語16ビツトを基本語長にしているものもある
が、考え方は同じである。図中、１０はデータＸ
が保持される32ビツトのデータレジスタ、２０は
左、右からのシフトインするデータＹの格納に使
用される32ビツトのデータレジスタである。レジ
スタ２０には、例えば論理シフトであればＹ＝０
（オール“０”）、算術右シフトであればＹ＝Ｓが
設定される。ＳはデータＸの符号ビツトである。 ３０はシフタであり、多段（この例では３段）
接続されたデータマルチプレクサ（以下、
DMPXと称する）３１，３２，３３から構成さ
れている。シフタ３０は32ビツトの入力部Ａ、Ｂ
並びに32ビツトの出力部Ｃを有しており、入力部
Ａに入力されるレジスタ１０の保持内容Ｘおよび
入力部Ｂに入力されるレジスタ２０の保持内容Ｙ
により、出力部Ｃから32ビツトのシフトデータを
出力する。 DMPX３１は左に０、16、32、48ビツト、
DMPX３２は左に０、４、８、12ビツト、
DMPX３３は左に０、１、２、３ビツトそれぞ
れシフトを行なう。ここでDMPXの構造につい
てDMPX３１を例にとつて説明する。DMPX３
１は上述のように０、16、32、48ビツトの左シフ
ト機能を発揮するために16ビツトの隔りのある４
ポジシヨン（X0-15、X16-31、Y0-15、Y16-31）の
データ選択機能を有している。これら４ポジシヨ
ンの選択を行なうのが第２図に示される選択スイ
ツチS1〜S4である。そして、選択スイツチS1〜S4
の選択出力の連結されたデータ（64ビツト）が、
入力部Ａ、Ｂへの入力内容（64ビツト）に対して
一方向のみ（左方向）の循環シフト（０、16、
32、48ビツト）結果となる。この場合、次段の
DMPX３２への入力ビツト数としては47ビツト
あればよいため、スイツチS4は不要となる。ま
た、スイツチS3への入力内容も、Y0-15、Y16-31、
X0-15、X16-31よりもそれぞれ下位１ビツトが少
ないY0-14、Y16-30、X0-14、X16-30でよい。ま
た、DMPX３２は４ビツトの隔りのある４ポジ
シヨンのデータ選択機能を有し、DMPX３１か
ら供給される47ビツトのデータを左方向のみに
０、４、８、12ビツトのいずれかのビツト数循環
シフトして上位35ビツトのデータをDMPX３３
へ出力する。同様にDMPX３３は１ビツトの隔
りのある４ポジシヨンのデータ選択機能を有し、
DMPX３２から供給される35ビツトのデータを
左方向のみに０、１、２、３ビツトのいずれかの
ビツト数循環シフトして上位32ビツトのデータを
出力部Ｃに出力する。 ４０はシフタ４０に対する左方向のみのシフト
数を指定する６ビツトのシフト数情報Ｎが格納さ
れるレジスタである。この情報Ｎの下位２ビツト
はDMPX３３の４つの選択ポジシヨンを示すも
ので、“00”、“01”、“10”、“11”のときそれぞれ
０、１、２、３ビツトの左シフトを指定する。ま
た情報Ｎの次の２ビツトはDMPX３２の４つの
選択ポジシヨンを示すもので、“00”、“01”、
“10”、“11”のときそれぞれ０、４、８、12、16
ビツトの左シフトを指定する。更に情報Ｎの残り
の２ビツト（上位２ビツト）はDMPX３１の４
つの選択ポジシヨンを示すもので、“00”、“01”、
“10”、“11”のときそれぞれ０、16、32、48ビツ
トの左シフトを指定する。したがつて32ビツトの
基本語長データＸ（X0-31）に対し、０〜31ビツト
の範囲で任意のビツト数ｍ（０≦ｍ≦31）の左シ
フトを施したい場合には、その所望シフト数ｍを
シフト数レジスタ４０に設定すればよい。また、
シフタ３０が一方向（左方向）のみの循環シフト
機能を有することから、右方向にｍビツト（この
場合０＜ｍ≦31）シフトさせたい場合に26−ｍ
（＝64−ｍ）をシフト数レジスタ４０に設定する
ことにより、右シフトも行なえる。すなわちシフ
ト数レジスタ４０に０〜31（すなわち２進表示で
“000000”〜“011111”）のうちの任意の値Ｎを設
定することにより０〜31ビツトまでの左シフトが
行なわれる。同じく64−１〜64−31（すなわち２
進表示で“111111”〜“100001”）のうちの任意
の値Ｎを設定することにより１〜31ビツトまでの
任意の右シフトが行なわれる。 例えば右５ビツトシフトさせたい場合、シフト
数レジスタ４０にＮとして26−５＝59をセツトさ
せ、シフタ３０に対し５ビツトの右シフトと等価
な59ビツトの左シフトを行なわせる。Ｎ＝59は２
進表示で“111011”であり、これによりDMPX
３１〜３３はそれぞれ48ビツト、８ビツト、３ビ
ツト左シフトを行ない、出力部Ｃより左に59ビツ
トすなわち右に５ビツトシフトされたシフトデー
タが出力される。 上述した32ビツトの基本語長データのシフト回
路を応用して64ビツトの倍語長データのシフト回
路を構成するためには、レジスタ１０，２０を第
１図の倍のビツト幅すなわち64ビツトに拡張し、
シフタ３０についても入力部Ａ、Ｂの各ビツト幅
を同じく倍のビツト幅すなわち64ビツト、出力部
Ｃのビツト幅を同じく倍のビツト幅すなわち64ビ
ツトに拡張すればよい。また、シフト数レジスタ
４０についても６ビツトから７ビツトに拡張すれ
ばよい。 〔背景技術の問題点〕 しかし、このようにして倍語長データのシフト
回路を構成する方法は次の欠点があつた。 上述の拡張を第１図の基本語長データのシフ
ト回路を２台用いて行なおうとすると、これら
各回路間を接続する接続信号ライン数が極めて
多いため接続が困難であつた。これは第２図の
DMPX３１の構成からも容易に理解されよう。
例えばDMPX３１を２個用いて０、16、32、
48、64、80、96、112ビツトの左シフトを行な
うDMPXを構成しようとすると、16ビツトの
隔りのある８ポジシヨンの選択機能を実現する
ために８（ポジシヨン）×16（ビツト／ポジシヨ
ン）×（128／16）＝1024（本）の信号線が必要と
なる。これは第２図のDMPX３１における４
（ポジシヨン）×16（ビツト／ポジシヨン）×
（64／16）＝256（本）に比べて極めて多い信号線
数である。 集積回路技術により、倍語長データシフト回
路を内蔵した高密度集積回路がたとえ可能とな
つても、入出力ピンの数が極めて多くなるため
パツケージへの実装が困難であつた。 〔発明の目的〕 本発明は上記事情に鑑みてなされたもので、そ
の目的は2nビツトの基本語長データ用シフタを基
本構成とする2n+1ビツトの倍語長データ用シフタ
の構成が極めて簡単に行なえ、しかも高密度集積
回路化が容易に図れるシフト回路を提供すること
にある。 〔発明の概要〕 本発明は2nビツトの基本語長データ用シフタを
２つ並列に置き、これら２つのシフタの各入力部
に対し、シフト数や（シフト方向、算術／論理シ
フトの区別などの）シフト種別に応じて2n+1ビツ
トの倍語長データの上位2nビツト、同じく下位2n
ビツト、当該データの符号（Ｓ）、または定数
（オール“０”など）の中から上記各シフタの各
入力部にそれぞれ適切な情報を選択的に供給する
選択出力部を設けるようにしたものである。こう
することにより、上記２つのシフタが共通のシフ
ト数レジスタの内容に基づいて基本語長データ用
シフとしてそれぞれ独立に動作しながら、一方の
シフタは2n+1ビツトの倍語長データのシフト結果
の上位2nビツトを出力し、他方のシフタは同じく
下位2nビツトを出力するようにしたものである。 〔発明の実施例〕 以下本発明の一実施例を図面を参照して説明す
る。なお、第１図と同一部分については同一符号
を付して詳細な説明を省略する。第３図におい
て、３０′は第１図のシフタ（32ビツトの基本語
長データ用シフタ）３０と同様の構成のシフタで
あり、DMPX３１′〜３３′を有している。この
DMPX３１′〜３３′も第１図のDMPX３１〜３
３と同様の構成のデータマルチプレクサである。
シフタ３０′は32ビツトの入力部A′、B′と32ビツ
トの出力部C′を有している。シフタ３０，３０′
は６ビツトのシフト数レジスタ４０で指定されて
いる値（シフト数情報Ｎ）だけ入力データを左ビ
ツトシフトする。 ５０は選択出力部であり、DMPX（データマル
チプレクサ）５１〜５４を有している。DMPX
５１はデータレジスタ１０の保持内容Ｘ（32ビツ
ト）、データＸの符号Ｓ（32ビツト）または定数
「０」（32ビツトのオール“０”データ）のいずれ
か一方をシフタ３０の入力部Ａに選択出力する。
DMPX５２はデータレジスタ２０の保持内容Ｙ
（32ビツト）、データＸの符号Ｓまたは定数「０」
のいずれか一方をシフタ３０の入力部Ｂに選択出
力する。DMPX５３はレジスタ２０の保持内容
Ｙ、データＸの符号Ｓまたは定数「０」のいずれ
か一方をシフタ３０′の入力部A′に選択出力す
る。DMPX５４はレジスタ１０の保持内容また
は定数「０」のいずれか一方をシフタ３０′の入
力部B′に選択出力する。６０はDMPX５１〜５
４を制御するコントロール部（以下CNTと称す
る）である。 CNT６０はシフト数（シフトビツト数）ｍ、
シフト方向、算術／論理シフトの区別に応じた選
択信号を出力してDMPX５１〜５４を制御する。
DMPX５１〜５４はCNT６０から供給される選
択信号に応じて選択動作を行なう。本実施例にお
いて、CNT６０は各種条件（シフト数ｍ、シフ
ト種別）に対するDMPX５１〜５４の選択出力
内容すなわちシフタ３０，３０′の入力部Ａ、Ｂ、
A′、B′の入力内容が下記表に示される通りとな
るようにDMPX５１〜５４を制御するようにな
つている。なお、ｍ≦31は
で使用されるシフト回路に関する。 〔発明の技術的背景〕 データのシフトを行なうには、シフトレジスタ
やデータマルチプレクサを利用し、クロツク等の
同期信号により１ビツトずつ或いは数ビツトずつ
逐次的にデータシフトを行なう方法や、多段のデ
ータマルチプレクサを利用し、所望のデータシフ
トを１クロツクまたは１マシンサイクルで行なう
方法などがある。一般に高速性を要求される場合
には後者の方法が採用されている。 第１図は多段のデータマルチプレクサを用いた
従来のシフト回路を示すものである。この例で
は、32ビツトの基本語長データＸを０〜31ビツト
の範囲で左または右シフトするシフト回路の例が
示されている。データ処理装置によつては例えば
１語16ビツトを基本語長にしているものもある
が、考え方は同じである。図中、１０はデータＸ
が保持される32ビツトのデータレジスタ、２０は
左、右からのシフトインするデータＹの格納に使
用される32ビツトのデータレジスタである。レジ
スタ２０には、例えば論理シフトであればＹ＝０
（オール“０”）、算術右シフトであればＹ＝Ｓが
設定される。ＳはデータＸの符号ビツトである。 ３０はシフタであり、多段（この例では３段）
接続されたデータマルチプレクサ（以下、
DMPXと称する）３１，３２，３３から構成さ
れている。シフタ３０は32ビツトの入力部Ａ、Ｂ
並びに32ビツトの出力部Ｃを有しており、入力部
Ａに入力されるレジスタ１０の保持内容Ｘおよび
入力部Ｂに入力されるレジスタ２０の保持内容Ｙ
により、出力部Ｃから32ビツトのシフトデータを
出力する。 DMPX３１は左に０、16、32、48ビツト、
DMPX３２は左に０、４、８、12ビツト、
DMPX３３は左に０、１、２、３ビツトそれぞ
れシフトを行なう。ここでDMPXの構造につい
てDMPX３１を例にとつて説明する。DMPX３
１は上述のように０、16、32、48ビツトの左シフ
ト機能を発揮するために16ビツトの隔りのある４
ポジシヨン（X0-15、X16-31、Y0-15、Y16-31）の
データ選択機能を有している。これら４ポジシヨ
ンの選択を行なうのが第２図に示される選択スイ
ツチS1〜S4である。そして、選択スイツチS1〜S4
の選択出力の連結されたデータ（64ビツト）が、
入力部Ａ、Ｂへの入力内容（64ビツト）に対して
一方向のみ（左方向）の循環シフト（０、16、
32、48ビツト）結果となる。この場合、次段の
DMPX３２への入力ビツト数としては47ビツト
あればよいため、スイツチS4は不要となる。ま
た、スイツチS3への入力内容も、Y0-15、Y16-31、
X0-15、X16-31よりもそれぞれ下位１ビツトが少
ないY0-14、Y16-30、X0-14、X16-30でよい。ま
た、DMPX３２は４ビツトの隔りのある４ポジ
シヨンのデータ選択機能を有し、DMPX３１か
ら供給される47ビツトのデータを左方向のみに
０、４、８、12ビツトのいずれかのビツト数循環
シフトして上位35ビツトのデータをDMPX３３
へ出力する。同様にDMPX３３は１ビツトの隔
りのある４ポジシヨンのデータ選択機能を有し、
DMPX３２から供給される35ビツトのデータを
左方向のみに０、１、２、３ビツトのいずれかの
ビツト数循環シフトして上位32ビツトのデータを
出力部Ｃに出力する。 ４０はシフタ４０に対する左方向のみのシフト
数を指定する６ビツトのシフト数情報Ｎが格納さ
れるレジスタである。この情報Ｎの下位２ビツト
はDMPX３３の４つの選択ポジシヨンを示すも
ので、“00”、“01”、“10”、“11”のときそれぞれ
０、１、２、３ビツトの左シフトを指定する。ま
た情報Ｎの次の２ビツトはDMPX３２の４つの
選択ポジシヨンを示すもので、“00”、“01”、
“10”、“11”のときそれぞれ０、４、８、12、16
ビツトの左シフトを指定する。更に情報Ｎの残り
の２ビツト（上位２ビツト）はDMPX３１の４
つの選択ポジシヨンを示すもので、“00”、“01”、
“10”、“11”のときそれぞれ０、16、32、48ビツ
トの左シフトを指定する。したがつて32ビツトの
基本語長データＸ（X0-31）に対し、０〜31ビツト
の範囲で任意のビツト数ｍ（０≦ｍ≦31）の左シ
フトを施したい場合には、その所望シフト数ｍを
シフト数レジスタ４０に設定すればよい。また、
シフタ３０が一方向（左方向）のみの循環シフト
機能を有することから、右方向にｍビツト（この
場合０＜ｍ≦31）シフトさせたい場合に26−ｍ
（＝64−ｍ）をシフト数レジスタ４０に設定する
ことにより、右シフトも行なえる。すなわちシフ
ト数レジスタ４０に０〜31（すなわち２進表示で
“000000”〜“011111”）のうちの任意の値Ｎを設
定することにより０〜31ビツトまでの左シフトが
行なわれる。同じく64−１〜64−31（すなわち２
進表示で“111111”〜“100001”）のうちの任意
の値Ｎを設定することにより１〜31ビツトまでの
任意の右シフトが行なわれる。 例えば右５ビツトシフトさせたい場合、シフト
数レジスタ４０にＮとして26−５＝59をセツトさ
せ、シフタ３０に対し５ビツトの右シフトと等価
な59ビツトの左シフトを行なわせる。Ｎ＝59は２
進表示で“111011”であり、これによりDMPX
３１〜３３はそれぞれ48ビツト、８ビツト、３ビ
ツト左シフトを行ない、出力部Ｃより左に59ビツ
トすなわち右に５ビツトシフトされたシフトデー
タが出力される。 上述した32ビツトの基本語長データのシフト回
路を応用して64ビツトの倍語長データのシフト回
路を構成するためには、レジスタ１０，２０を第
１図の倍のビツト幅すなわち64ビツトに拡張し、
シフタ３０についても入力部Ａ、Ｂの各ビツト幅
を同じく倍のビツト幅すなわち64ビツト、出力部
Ｃのビツト幅を同じく倍のビツト幅すなわち64ビ
ツトに拡張すればよい。また、シフト数レジスタ
４０についても６ビツトから７ビツトに拡張すれ
ばよい。 〔背景技術の問題点〕 しかし、このようにして倍語長データのシフト
回路を構成する方法は次の欠点があつた。 上述の拡張を第１図の基本語長データのシフ
ト回路を２台用いて行なおうとすると、これら
各回路間を接続する接続信号ライン数が極めて
多いため接続が困難であつた。これは第２図の
DMPX３１の構成からも容易に理解されよう。
例えばDMPX３１を２個用いて０、16、32、
48、64、80、96、112ビツトの左シフトを行な
うDMPXを構成しようとすると、16ビツトの
隔りのある８ポジシヨンの選択機能を実現する
ために８（ポジシヨン）×16（ビツト／ポジシヨ
ン）×（128／16）＝1024（本）の信号線が必要と
なる。これは第２図のDMPX３１における４
（ポジシヨン）×16（ビツト／ポジシヨン）×
（64／16）＝256（本）に比べて極めて多い信号線
数である。 集積回路技術により、倍語長データシフト回
路を内蔵した高密度集積回路がたとえ可能とな
つても、入出力ピンの数が極めて多くなるため
パツケージへの実装が困難であつた。 〔発明の目的〕 本発明は上記事情に鑑みてなされたもので、そ
の目的は2nビツトの基本語長データ用シフタを基
本構成とする2n+1ビツトの倍語長データ用シフタ
の構成が極めて簡単に行なえ、しかも高密度集積
回路化が容易に図れるシフト回路を提供すること
にある。 〔発明の概要〕 本発明は2nビツトの基本語長データ用シフタを
２つ並列に置き、これら２つのシフタの各入力部
に対し、シフト数や（シフト方向、算術／論理シ
フトの区別などの）シフト種別に応じて2n+1ビツ
トの倍語長データの上位2nビツト、同じく下位2n
ビツト、当該データの符号（Ｓ）、または定数
（オール“０”など）の中から上記各シフタの各
入力部にそれぞれ適切な情報を選択的に供給する
選択出力部を設けるようにしたものである。こう
することにより、上記２つのシフタが共通のシフ
ト数レジスタの内容に基づいて基本語長データ用
シフとしてそれぞれ独立に動作しながら、一方の
シフタは2n+1ビツトの倍語長データのシフト結果
の上位2nビツトを出力し、他方のシフタは同じく
下位2nビツトを出力するようにしたものである。 〔発明の実施例〕 以下本発明の一実施例を図面を参照して説明す
る。なお、第１図と同一部分については同一符号
を付して詳細な説明を省略する。第３図におい
て、３０′は第１図のシフタ（32ビツトの基本語
長データ用シフタ）３０と同様の構成のシフタで
あり、DMPX３１′〜３３′を有している。この
DMPX３１′〜３３′も第１図のDMPX３１〜３
３と同様の構成のデータマルチプレクサである。
シフタ３０′は32ビツトの入力部A′、B′と32ビツ
トの出力部C′を有している。シフタ３０，３０′
は６ビツトのシフト数レジスタ４０で指定されて
いる値（シフト数情報Ｎ）だけ入力データを左ビ
ツトシフトする。 ５０は選択出力部であり、DMPX（データマル
チプレクサ）５１〜５４を有している。DMPX
５１はデータレジスタ１０の保持内容Ｘ（32ビツ
ト）、データＸの符号Ｓ（32ビツト）または定数
「０」（32ビツトのオール“０”データ）のいずれ
か一方をシフタ３０の入力部Ａに選択出力する。
DMPX５２はデータレジスタ２０の保持内容Ｙ
（32ビツト）、データＸの符号Ｓまたは定数「０」
のいずれか一方をシフタ３０の入力部Ｂに選択出
力する。DMPX５３はレジスタ２０の保持内容
Ｙ、データＸの符号Ｓまたは定数「０」のいずれ
か一方をシフタ３０′の入力部A′に選択出力す
る。DMPX５４はレジスタ１０の保持内容また
は定数「０」のいずれか一方をシフタ３０′の入
力部B′に選択出力する。６０はDMPX５１〜５
４を制御するコントロール部（以下CNTと称す
る）である。 CNT６０はシフト数（シフトビツト数）ｍ、
シフト方向、算術／論理シフトの区別に応じた選
択信号を出力してDMPX５１〜５４を制御する。
DMPX５１〜５４はCNT６０から供給される選
択信号に応じて選択動作を行なう。本実施例にお
いて、CNT６０は各種条件（シフト数ｍ、シフ
ト種別）に対するDMPX５１〜５４の選択出力
内容すなわちシフタ３０，３０′の入力部Ａ、Ｂ、
A′、B′の入力内容が下記表に示される通りとな
るようにDMPX５１〜５４を制御するようにな
つている。なお、ｍ≦31は
以上詳述したように本発明のシフト回路によれ
ば、次に列挙される種々の作用効果を得ることが
できる。 ２つの基本語長データ用シフタがそれぞれ独
立に動作しながら、倍語長データのシフトが行
なえる。 このため、２つの基本語長データ用シフタ間
に信号の接続が不要となり、回路構成に柔軟性
をもたせることができ、しかも高密度集積回路
化が容易となる。 シフト数情報Ｎが保持されるシフト数レジス
タが、基本語長データ操作および倍語長データ
操作のいずれの場合にも同一論理で共通に使用
できるので、制御が簡単になる。
ば、次に列挙される種々の作用効果を得ることが
できる。 ２つの基本語長データ用シフタがそれぞれ独
立に動作しながら、倍語長データのシフトが行
なえる。 このため、２つの基本語長データ用シフタ間
に信号の接続が不要となり、回路構成に柔軟性
をもたせることができ、しかも高密度集積回路
化が容易となる。 シフト数情報Ｎが保持されるシフト数レジス
タが、基本語長データ操作および倍語長データ
操作のいずれの場合にも同一論理で共通に使用
できるので、制御が簡単になる。
第１図は従来例を示すブロツク図、第２図はシ
フト機能を有するデータマルチプレクサの構成を
示す図、第３図は本発明の一実施例を示すブロツ
ク図である。 １０，２０……データレジスタ、３０，３０′
……シフタ、３１〜３３，３１′〜３３′，５１〜
５４……データマルチプレクサ（DMPX）、４０
……シフト数レジスタ、５０……選択出力部。
フト機能を有するデータマルチプレクサの構成を
示す図、第３図は本発明の一実施例を示すブロツ
ク図である。 １０，２０……データレジスタ、３０，３０′
……シフタ、３１〜３３，３１′〜３３′，５１〜
５４……データマルチプレクサ（DMPX）、４０
……シフト数レジスタ、５０……選択出力部。
Claims (1)
- 【特許請求の範囲】 １ シフト数を指定するｎ＋１（ｎは正の整数）
ビツトのシフト数情報が格納されるシフト数レジ
スタと、2nビツトの情報がそれぞれ入力される第
１、第２入力部を有し、入力情報を上記レジスタ
で指定されているシフト数だけ一方向にのみシフ
トすることにより、０乃至2n−１ビツトの範囲で
左または右シフトが施された2nビツトのシフト結
果を得る２つのシフタと、2n+1ビツトのデータの
上位、下位各2nビツトがそれぞれ保持される第
１、第２データレジスタと、2nビツトの定数ま
たは2nビツトの符号の少なくともいずれか一方、
および上記第１、第２データレジスタの各保持内
容から、少なくとも上記2n+1ビツトのデータに対
するシフト数に応じ、２種以上の情報を選択し、
当該２種以上の情報から成る４つの情報を上記２
つのシフタの各第１、第２入力部に導く選択出力
部とを具備し、上記２つのシフタからそれぞれ得
られる2nビツトのシフト結果の連結されたデータ
が上記2n+1ビツトのデータに対するシフト後のデ
ータとなるように構成されていることを特徴とす
るシフト回路。 ２ 上記選択出力部が、2nビツトの定数または2n
ビツトの符号の少なくともいずれか一方、および
上記第１データレジスタの保持内容からいずれか
一種の情報を選択して上記一方のシフタの第１入
力部に導く第１データマルチプレクサと、2nビツ
トの定数または2nビツトの符号の少なくともいず
れか一方、および上記第２データレジスタの保持
内容からいずれか一種の情報を選択して上記他方
のシフタの第１入力部に導く第２データマルチプ
レクサとを備えていることを特徴とする特許請求
の範囲第１項記載のシフト回路。 ３ 上記第１および第２データマルチプレクサが
上記2n+1ビツトのデータに対する指定されたシフ
ト数およびシフト種別に応じて情報選択を行なう
ことを特徴とする特許請求の範囲第２項記載のシ
フト回路。 ４ 上記選択出力部が、2nビツトの定数、2nビツ
トの符号および上記第２データレジスタの保持内
容からいずれか一種の情報をシフト種別に応じて
選択して上記一方のシフタの第２入力部に導く第
３データマルチプレクサと、2nビツトの定数およ
び上記第１データレジスタの保持内容からいずれ
か一種の情報をシフト種別に応じて選択して上記
他方のシフタの第２入力部に導く第４データマル
チプレクサとを備えていることを特徴とする特許
請求の範囲第３項記載のシフト回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57067932A JPS58184649A (ja) | 1982-04-22 | 1982-04-22 | シフト回路 |
| US06/484,865 US4631703A (en) | 1982-04-22 | 1983-04-14 | Shift circuit for double word length data |
| DE19833314137 DE3314137A1 (de) | 1982-04-22 | 1983-04-19 | Daten-schiebeschaltung |
| GB08310629A GB2119976B (en) | 1982-04-22 | 1983-04-20 | Shift circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57067932A JPS58184649A (ja) | 1982-04-22 | 1982-04-22 | シフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58184649A JPS58184649A (ja) | 1983-10-28 |
| JPH0133850B2 true JPH0133850B2 (ja) | 1989-07-17 |
Family
ID=13359186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57067932A Granted JPS58184649A (ja) | 1982-04-22 | 1982-04-22 | シフト回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4631703A (ja) |
| JP (1) | JPS58184649A (ja) |
| DE (1) | DE3314137A1 (ja) |
| GB (1) | GB2119976B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1982
- 1982-04-22 JP JP57067932A patent/JPS58184649A/ja active Granted
-
1983
- 1983-04-14 US US06/484,865 patent/US4631703A/en not_active Expired - Lifetime
- 1983-04-19 DE DE19833314137 patent/DE3314137A1/de active Granted
- 1983-04-20 GB GB08310629A patent/GB2119976B/en not_active Expired
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| JPH03115750U (ja) * | 1990-03-08 | 1991-11-29 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2119976B (en) | 1986-05-08 |
| GB8310629D0 (en) | 1983-05-25 |
| JPS58184649A (ja) | 1983-10-28 |
| DE3314137A1 (de) | 1983-11-03 |
| DE3314137C2 (ja) | 1988-10-20 |
| US4631703A (en) | 1986-12-23 |
| GB2119976A (en) | 1983-11-23 |
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