JPH05165602A - バレルシフタ - Google Patents
バレルシフタInfo
- Publication number
- JPH05165602A JPH05165602A JP3332143A JP33214391A JPH05165602A JP H05165602 A JPH05165602 A JP H05165602A JP 3332143 A JP3332143 A JP 3332143A JP 33214391 A JP33214391 A JP 33214391A JP H05165602 A JPH05165602 A JP H05165602A
- Authority
- JP
- Japan
- Prior art keywords
- shift
- data
- cell
- selector
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
- G06F5/015—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising having at least two separately controlled shifting levels, e.g. using shifting matrices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Shift Register Type Memory (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】
【目的】 この発明は、構成の小型化、シフト処理にお
けるデータ配列調整の簡単化ならびにシフト処理におけ
る処理速度の向上を達成し得るバレルシフタを提供する
ことを目的とする。 【構成】 この発明は、第１のシフト制御信号にしたが
って入力データを所定量シフトする左側のシフトセル
と、前記左側のシフトセルに連結されて、第２のシフト
制御信号にしたがって前記左側のシフトセルは独立して
入力データを所定量シフトし、シフトアウトされるデー
タを前記左側のシフトセルにシフトインする右側のシフ
トセルとからなるシフトセルを少なくとも１つ以上含む
シフトセルが縦続接続されて入力データを複数ビットシ
フトするセルアレイを備えて構成される。
けるデータ配列調整の簡単化ならびにシフト処理におけ
る処理速度の向上を達成し得るバレルシフタを提供する
ことを目的とする。 【構成】 この発明は、第１のシフト制御信号にしたが
って入力データを所定量シフトする左側のシフトセル
と、前記左側のシフトセルに連結されて、第２のシフト
制御信号にしたがって前記左側のシフトセルは独立して
入力データを所定量シフトし、シフトアウトされるデー
タを前記左側のシフトセルにシフトインする右側のシフ
トセルとからなるシフトセルを少なくとも１つ以上含む
シフトセルが縦続接続されて入力データを複数ビットシ
フトするセルアレイを備えて構成される。
Description
【０００１】
【産業上の利用分野】この発明は、データを１度に複数
ビットシフトするバレルシフタに関し、特にデータを所
定の形式に配列制御するセルアレイを備えたバレルシフ
タに関する。
ビットシフトするバレルシフタに関し、特にデータを所
定の形式に配列制御するセルアレイを備えたバレルシフ
タに関する。
【０００２】
【従来の技術】論理シフト、算術シフト、ローテートシ
フト等のシフト機能を行なう従来のバレルシフタとして
は、例えば図６に示すように構成されたものがある。
フト等のシフト機能を行なう従来のバレルシフタとして
は、例えば図６に示すように構成されたものがある。
【０００３】図６に示すバレルシフタは、外部から与え
られるデータＡを選択して保持するセレクタ１０１と、
データＡと外部から与えられるデータＢを択一的に選択
して保持するセレクタ１０２と、セレクタ１０２によっ
て選択されたデータＡあるいはデータＢをシフトの種類
に対応して配列調整するためにデータＡあるいはデータ
Ｂをシフト処理して保持するセレクタ１０３と、セレク
タ１０１に保持されたデータＡとセレクタ１０３により
シフトされて保持されたデータＡあるいはデータＢをシ
フト数制御信号にしたがって縦続接続された複数のシフ
トセルによりシフトして所望のシフト処理を行なうセル
アレイ１０４とから構成されている。
られるデータＡを選択して保持するセレクタ１０１と、
データＡと外部から与えられるデータＢを択一的に選択
して保持するセレクタ１０２と、セレクタ１０２によっ
て選択されたデータＡあるいはデータＢをシフトの種類
に対応して配列調整するためにデータＡあるいはデータ
Ｂをシフト処理して保持するセレクタ１０３と、セレク
タ１０１に保持されたデータＡとセレクタ１０３により
シフトされて保持されたデータＡあるいはデータＢをシ
フト数制御信号にしたがって縦続接続された複数のシフ
トセルによりシフトして所望のシフト処理を行なうセル
アレイ１０４とから構成されている。
【０００４】このようなバレルシフタにおいて、例えば
図７に示すように、シフトアウトデータがシフトインデ
ータとなるローテートシフトを実行する場合には、例え
ば図８に示すように、データを配列調整してセルアレイ
１０４に入力させる必要がある。
図７に示すように、シフトアウトデータがシフトインデ
ータとなるローテートシフトを実行する場合には、例え
ば図８に示すように、データを配列調整してセルアレイ
１０４に入力させる必要がある。
【０００５】図８は３２ビットのバレルシフタにおい
て、ローテートシフトしようとするデータＡのデータサ
イズが３２ビット長、１６ビット長、８ビット長の場合
のそれぞれのデータＡの配列を示している。このように
配列された例えば１６ビット長のデータＡが図６に示し
たバレルシフタにより例えば左６ビットローテートシフ
トされると、図９に示すように、セレクタ１０１に保持
されたデータＡの下位１０ビットが上位側へシフトさ
れ、セレクタ１０３に保持されたデータＡの上位６ビッ
トが上位側へシフトされた１０ビットのデータＡに連結
され、１６ビットの有効データとしてシフトアウトさ
れ、ローテートシフトが行なわれる。
て、ローテートシフトしようとするデータＡのデータサ
イズが３２ビット長、１６ビット長、８ビット長の場合
のそれぞれのデータＡの配列を示している。このように
配列された例えば１６ビット長のデータＡが図６に示し
たバレルシフタにより例えば左６ビットローテートシフ
トされると、図９に示すように、セレクタ１０１に保持
されたデータＡの下位１０ビットが上位側へシフトさ
れ、セレクタ１０３に保持されたデータＡの上位６ビッ
トが上位側へシフトされた１０ビットのデータＡに連結
され、１６ビットの有効データとしてシフトアウトさ
れ、ローテートシフトが行なわれる。
【０００６】このようにして、ローテートシフト処理を
図６に示すバレルシフタにおいて実行する場合には、図
８に示すようなデータの配列調整が必要となるが、この
ように配列調整されたデータを得るには、セレクタ１０
３を操作してデータを配列調整する方法と、外部におい
て配列調整されたデータをセレクタ１０２に入力する方
法の２通りの手法が挙げられる。
図６に示すバレルシフタにおいて実行する場合には、図
８に示すようなデータの配列調整が必要となるが、この
ように配列調整されたデータを得るには、セレクタ１０
３を操作してデータを配列調整する方法と、外部におい
て配列調整されたデータをセレクタ１０２に入力する方
法の２通りの手法が挙げられる。
【０００７】セレクタ１０３を操作する方法は、図１０
に示すような方法であり、データＡが３２ビット長の場
合には、セレクタ１０２で選択されたデータＡがそのま
まセルアレイ１０４に入力されるようにセレクタ１０３
を操作し、データＡが１６ビット長の場合には、セレク
タ１０２で選択されたデータＡが左方向に１６ビットシ
フトされてセルアレイ１０４に入力されるようにセレク
タ１０３を操作し、データＡが８ビット長の場合には、
セレクタ１０２で選択されたデータＡが左方向に２４ビ
ットシフトされてセルアレイ１０４に入力されるように
セレクタ１０３を操作する。
に示すような方法であり、データＡが３２ビット長の場
合には、セレクタ１０２で選択されたデータＡがそのま
まセルアレイ１０４に入力されるようにセレクタ１０３
を操作し、データＡが１６ビット長の場合には、セレク
タ１０２で選択されたデータＡが左方向に１６ビットシ
フトされてセルアレイ１０４に入力されるようにセレク
タ１０３を操作し、データＡが８ビット長の場合には、
セレクタ１０２で選択されたデータＡが左方向に２４ビ
ットシフトされてセルアレイ１０４に入力されるように
セレクタ１０３を操作する。
【０００８】しかしながら、このような手法にあって
は、まず、データを配列調整するセレクタ１０３が必要
となり、バレルシフタを集積化した際に占有面積の増加
を招くことになる。また、ローテートシフトされるデー
タがセレクタ１０３を通過する時間がローテートシフト
処理における処理時間に含まれることになり、高速処理
の障害となる。さらに、セレクタ１０３は、ローテート
シフトしようとするデータのデータサイズに応じてシフ
ト量を制御しなければならないため、制御が複雑にな
る。
は、まず、データを配列調整するセレクタ１０３が必要
となり、バレルシフタを集積化した際に占有面積の増加
を招くことになる。また、ローテートシフトされるデー
タがセレクタ１０３を通過する時間がローテートシフト
処理における処理時間に含まれることになり、高速処理
の障害となる。さらに、セレクタ１０３は、ローテート
シフトしようとするデータのデータサイズに応じてシフ
ト量を制御しなければならないため、制御が複雑にな
る。
【０００９】
【発明が解決しようとする課題】以上説明したように、
図６に示した従来のバレルシフタにあっては、ローテー
トシフト処理を行なう場合にデータの配列調整が必要に
なり、そのための構成がセルアレイの外部に設けられて
いた。このため、構成の大型化、ならびに配列調整の複
雑化という不具合を招くとともに、処理速度の向上を困
難にしていた。
図６に示した従来のバレルシフタにあっては、ローテー
トシフト処理を行なう場合にデータの配列調整が必要に
なり、そのための構成がセルアレイの外部に設けられて
いた。このため、構成の大型化、ならびに配列調整の複
雑化という不具合を招くとともに、処理速度の向上を困
難にしていた。
【００１０】そこで、この発明は、上記に鑑みてなされ
たたものであり、その目的とするところは、構成の小型
化、シフト処理におけるデータ配列調整の簡単化ならび
にシフト処理における処理速度の向上を達成し得るバレ
ルシフタを提供することにある。
たたものであり、その目的とするところは、構成の小型
化、シフト処理におけるデータ配列調整の簡単化ならび
にシフト処理における処理速度の向上を達成し得るバレ
ルシフタを提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、第１のシフト制御信号にしたがって入
力データを所定量シフトする第１のシフト部と、前記第
１のシフト部に連結されて、第２のシフト制御信号にし
たがって前記第１のシフト部とは独立して入力データを
所定量シフトし、シフトアウトされるデータを前記第１
のシフト部にシフトインする第２のシフト部とからなる
シフトセルを少なくとも１つ以上含むシフトセルが縦続
接続されて入力データを複数ビットシフトするセルアレ
イを備えて構成される。
に、この発明は、第１のシフト制御信号にしたがって入
力データを所定量シフトする第１のシフト部と、前記第
１のシフト部に連結されて、第２のシフト制御信号にし
たがって前記第１のシフト部とは独立して入力データを
所定量シフトし、シフトアウトされるデータを前記第１
のシフト部にシフトインする第２のシフト部とからなる
シフトセルを少なくとも１つ以上含むシフトセルが縦続
接続されて入力データを複数ビットシフトするセルアレ
イを備えて構成される。
【００１２】
【作用】上記構成において、この発明は、第１のシフト
部と第２のシフト部をそれぞれ独立してシフト制御する
ことにより、データをセルアレイ内において所定のシフ
ト動作に適応した形式に配列するようにしている。
部と第２のシフト部をそれぞれ独立してシフト制御する
ことにより、データをセルアレイ内において所定のシフ
ト動作に適応した形式に配列するようにしている。
【００１３】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００１４】図１はこの発明の一実施例に係るバレルシ
フタの構成を示す図である。
フタの構成を示す図である。
【００１５】図１において、バレルシフタは、入力セレ
クタ１とセルアレイ２を備えて構成されている。
クタ１とセルアレイ２を備えて構成されている。
【００１６】入力セレクタ１は、セレクタ１Ｌとセレク
タ１Ｒとから構成されている。セレクタ１Ｌは、外部か
ら与えられるｎビットのデータＡを保持し、保持したデ
ータＡをセルアレイ２に与える。セレクタ１Ｒは、ｎビ
ットのデータＡあるいはデータＡと同様に外部から与え
られるｎビットのデータＢを択一的に選択して保持し、
保持したデータＡあるいはデータＢをセルアレイ２に与
える。
タ１Ｒとから構成されている。セレクタ１Ｌは、外部か
ら与えられるｎビットのデータＡを保持し、保持したデ
ータＡをセルアレイ２に与える。セレクタ１Ｒは、ｎビ
ットのデータＡあるいはデータＡと同様に外部から与え
られるｎビットのデータＢを択一的に選択して保持し、
保持したデータＡあるいはデータＢをセルアレイ２に与
える。
【００１７】セルアレイ２は、データＡあるいはデータ
Ｂのビット長に応じた複数のシフトセル２ａ，２ｂ，２
ｃ，……が縦続接続されている。それぞれのシフトセル
２ａ，２ｂ，２ｃ，……は、左側のシフトセル２ａＬ，
２ｂＬ，２ｃＬ，……と右側のシフトセル２ａＲ，２ｂ
Ｒ，２ｃＲ，……とで構成され、それぞれのシフトセル
は、前段のシフトセルのデータを選択することによりデ
ータをシフトするセレクタ群により構成されている。
Ｂのビット長に応じた複数のシフトセル２ａ，２ｂ，２
ｃ，……が縦続接続されている。それぞれのシフトセル
２ａ，２ｂ，２ｃ，……は、左側のシフトセル２ａＬ，
２ｂＬ，２ｃＬ，……と右側のシフトセル２ａＲ，２ｂ
Ｒ，２ｃＲ，……とで構成され、それぞれのシフトセル
は、前段のシフトセルのデータを選択することによりデ
ータをシフトするセレクタ群により構成されている。
【００１８】第１段目のシフトセル２ａは、その左側の
シフトセル２ａＬと右側のシフトセル２ａＲがそれぞれ
異なるシフト制御信号ａＬ，ａＲにしたがってそれぞれ
独立してシフト動作を行なう。シフトセル２ａの左側の
シフトセル２ａＬは、シフト制御信号ａＬがシフトを指
令している場合には、入力セレクタ１におけるセレクタ
１Ｌに保持されたデータの上位側の（ｎ／２）ビット目
から（ｎ−１）ビット目までのｎ／２ビットのデータ
と、セレクタ１Ｒに保持されたデータの下位側のｎビッ
ト目から（ｎ−１）＋ｎ／２ビット目までのｎ／２ビッ
トのデータを選択して保持することによりｎ／２ビット
のシフト動作を行なう。一方、シフト制御信号ａＬがシ
フトを指令していない場合には、セレクタ１Ｌに保持さ
れたｎビットのデータＡを選択して保持し、シフト動作
を行なわない。
シフトセル２ａＬと右側のシフトセル２ａＲがそれぞれ
異なるシフト制御信号ａＬ，ａＲにしたがってそれぞれ
独立してシフト動作を行なう。シフトセル２ａの左側の
シフトセル２ａＬは、シフト制御信号ａＬがシフトを指
令している場合には、入力セレクタ１におけるセレクタ
１Ｌに保持されたデータの上位側の（ｎ／２）ビット目
から（ｎ−１）ビット目までのｎ／２ビットのデータ
と、セレクタ１Ｒに保持されたデータの下位側のｎビッ
ト目から（ｎ−１）＋ｎ／２ビット目までのｎ／２ビッ
トのデータを選択して保持することによりｎ／２ビット
のシフト動作を行なう。一方、シフト制御信号ａＬがシ
フトを指令していない場合には、セレクタ１Ｌに保持さ
れたｎビットのデータＡを選択して保持し、シフト動作
を行なわない。
【００１９】これに対して、第１段目のシフトセル２ａ
の右側のシフトセル２ａＲは、シフト制御信号ａＲがシ
フトを指令している場合には、入力セレクタ１における
セレクタ１Ｒに保持されたデータのうち、上位側の３ｎ
／２ビット目から（２ｎ−１）ビット目までのｎ／２ビ
ットのデータを選択して保持することによりｎ／２ビッ
トのシフト動作を行なう。一方、シフト制御信号ａＲが
シフトを指令していない場合には、セレクタ１Ｒに保持
されたデータのうち、下位側のｎビット目から（ｎ−
１）＋ｎ／２ビット目までのｎ／２ビットのデータを選
択して保持し、シフト動作を行なわない。
の右側のシフトセル２ａＲは、シフト制御信号ａＲがシ
フトを指令している場合には、入力セレクタ１における
セレクタ１Ｒに保持されたデータのうち、上位側の３ｎ
／２ビット目から（２ｎ−１）ビット目までのｎ／２ビ
ットのデータを選択して保持することによりｎ／２ビッ
トのシフト動作を行なう。一方、シフト制御信号ａＲが
シフトを指令していない場合には、セレクタ１Ｒに保持
されたデータのうち、下位側のｎビット目から（ｎ−
１）＋ｎ／２ビット目までのｎ／２ビットのデータを選
択して保持し、シフト動作を行なわない。
【００２０】シフトセル２ｂ，２ｃ，……は、対応する
シフト制御信号ｂＬ，ｂＲ，ｃＬ，ｃＲ，……にしたが
ってシフトセル２ａと同様の動作により前段のシフトセ
ルに保持されたデータをｎ／４ビット、ｎ／８ビット、
……のシフト動作を行なうかあるいはシフト動作を行な
わない。
シフト制御信号ｂＬ，ｂＲ，ｃＬ，ｃＲ，……にしたが
ってシフトセル２ａと同様の動作により前段のシフトセ
ルに保持されたデータをｎ／４ビット、ｎ／８ビット、
……のシフト動作を行なうかあるいはシフト動作を行な
わない。
【００２１】なお、処理するデータＡ，Ｂのビット長に
対応して、それぞれのシフトセルの左側のシフトセルと
右側のシフトセルを独立してシフト動作させず、連動し
て同じビット数だけシフトさせる場合には、それぞれの
シフト制御信号は左側のシフトセルと右側のシフトセル
に対して共通化される。
対応して、それぞれのシフトセルの左側のシフトセルと
右側のシフトセルを独立してシフト動作させず、連動し
て同じビット数だけシフトさせる場合には、それぞれの
シフト制御信号は左側のシフトセルと右側のシフトセル
に対して共通化される。
【００２２】このような構成において、例えば３２ビッ
トのバレルシフタを構築して１６ビット長のデータをロ
ーテートシフトする場合には、図２に示すように、入力
セレクタ１のそれぞれのセレクタ１Ｌ，１Ｒはローテー
トシフトしようとする１６ビット長のデータＡを選択し
て保持し、第１段目のシフトセル２ａのうち左側のシフ
トセル２ａＬはセレクタ１Ｌのデータをシフトすること
なく保持し、右側のシフトセル２ａＲはセレクタ１Ｒの
データを１６ビットシフトして保持する。これにより、
シフトセル２ａにおいて１６ビットのデータＡが連続し
て配列されることになる。すなわち、左側のシフトセル
２ａＬと右側のシフトセル２ａＲをそれぞれ独立してシ
フト動作制御することにより、図１０（ｂ）に示したよ
うにデータＡが配列されるので、このように配列された
データＡを次段以降のシフトセルの左側及び右側のシフ
トセルを連動してシフト制御することにより、例えば図
９に示すようなローテートシフト動作を行なうことが可
能となる。
トのバレルシフタを構築して１６ビット長のデータをロ
ーテートシフトする場合には、図２に示すように、入力
セレクタ１のそれぞれのセレクタ１Ｌ，１Ｒはローテー
トシフトしようとする１６ビット長のデータＡを選択し
て保持し、第１段目のシフトセル２ａのうち左側のシフ
トセル２ａＬはセレクタ１Ｌのデータをシフトすること
なく保持し、右側のシフトセル２ａＲはセレクタ１Ｒの
データを１６ビットシフトして保持する。これにより、
シフトセル２ａにおいて１６ビットのデータＡが連続し
て配列されることになる。すなわち、左側のシフトセル
２ａＬと右側のシフトセル２ａＲをそれぞれ独立してシ
フト動作制御することにより、図１０（ｂ）に示したよ
うにデータＡが配列されるので、このように配列された
データＡを次段以降のシフトセルの左側及び右側のシフ
トセルを連動してシフト制御することにより、例えば図
９に示すようなローテートシフト動作を行なうことが可
能となる。
【００２３】このようなローテートシフト動作におい
て、従来のバレルシフタにあっては、１６ビットのデー
タが図２のシフトセル２ａに示す状態、すなわち１６ビ
ットのデータＡが２つ連続して配列された状態でセルア
レイ２の第１段目のシフトセル２ａに与えられるため、
第１段目のシフトセル２ａではシフト動作は行なわれて
いなかった。
て、従来のバレルシフタにあっては、１６ビットのデー
タが図２のシフトセル２ａに示す状態、すなわち１６ビ
ットのデータＡが２つ連続して配列された状態でセルア
レイ２の第１段目のシフトセル２ａに与えられるため、
第１段目のシフトセル２ａではシフト動作は行なわれて
いなかった。
【００２４】これに対して、本発明による上記実施例で
は、従来ではシフト動作を行なわないシフトセルにおい
てそれぞれ独立してシフト動作を行なうことによって、
データを連続して配列させることを特徴としている。し
たがって、データを配列調整するための構成を設ける必
要はなくなる。また、従来構成にあっても、セルアレイ
として設けられたすべてのシフトセルは、シフト動作を
行なわない場合であってもデータが通過するため、デー
タがセルアレイを通過する時間は、それぞれのセルアレ
イの左側と右側のシフトセルを独立してシフト制御する
場合であっても従来と同様となる。したがって、本発明
ではデータを配列するための構成、すなわち従来構成に
あっては図６に示すセレクタ１０３に相当する構成を通
過する動作時間が不要となるため、バレルシフタ全体と
しての動作時間が短縮される。
は、従来ではシフト動作を行なわないシフトセルにおい
てそれぞれ独立してシフト動作を行なうことによって、
データを連続して配列させることを特徴としている。し
たがって、データを配列調整するための構成を設ける必
要はなくなる。また、従来構成にあっても、セルアレイ
として設けられたすべてのシフトセルは、シフト動作を
行なわない場合であってもデータが通過するため、デー
タがセルアレイを通過する時間は、それぞれのセルアレ
イの左側と右側のシフトセルを独立してシフト制御する
場合であっても従来と同様となる。したがって、本発明
ではデータを配列するための構成、すなわち従来構成に
あっては図６に示すセレクタ１０３に相当する構成を通
過する動作時間が不要となるため、バレルシフタ全体と
しての動作時間が短縮される。
【００２５】一方、３２ビットのバレルシフタにおい
て、８ビット長のデータをローテートシフトする場合に
は、図３に示すように、入力セレクタ１のそれぞれのセ
レクタ１Ｌ，１Ｒは８ビット長のデータＡを選択して保
持し、第１段目のシフトセル２ａ及び第２段目のシフト
セル２ｂの左側のシフトセルは、それぞれデータＡをシ
フトすることなく保持する。これに対して、第１段目の
シフトセル２ａの右側のシフトセル２ａＲは入力セレク
タ１Ｒに保持されたデータＡを１６ビットシフトし、第
２段目のシフトセル２ｂＲは第１段目のシフトセル２ａ
Ｒに保持されたデータＡを８ビットシフトして保持す
る。
て、８ビット長のデータをローテートシフトする場合に
は、図３に示すように、入力セレクタ１のそれぞれのセ
レクタ１Ｌ，１Ｒは８ビット長のデータＡを選択して保
持し、第１段目のシフトセル２ａ及び第２段目のシフト
セル２ｂの左側のシフトセルは、それぞれデータＡをシ
フトすることなく保持する。これに対して、第１段目の
シフトセル２ａの右側のシフトセル２ａＲは入力セレク
タ１Ｒに保持されたデータＡを１６ビットシフトし、第
２段目のシフトセル２ｂＲは第１段目のシフトセル２ａ
Ｒに保持されたデータＡを８ビットシフトして保持す
る。
【００２６】このようなシフト動作により、シフトセル
２ｂに８ビットのデータＡが２つ連続して配列され、図
１０（ｃ）に示すデータの配列形式が得られ、このよう
に配列されたデータを第３段目以降のシフトセルにより
シフトすることにより、データＡをローテートシフトす
ることが可能となる。
２ｂに８ビットのデータＡが２つ連続して配列され、図
１０（ｃ）に示すデータの配列形式が得られ、このよう
に配列されたデータを第３段目以降のシフトセルにより
シフトすることにより、データＡをローテートシフトす
ることが可能となる。
【００２７】次に、この発明を１６ビットのバレルシフ
タに適用した実施例を説明する。
タに適用した実施例を説明する。
【００２８】図４はこの発明を適用した１６ビットのバ
レルシフタの構成を示す図である。
レルシフタの構成を示す図である。
【００２９】図４において、バレルシフタは、入力セレ
クタ１と５つのシフトセル２ａ〜２ｅが縦続接続されて
なるセルアレイ２とから構成され、それぞれのシフトセ
ル２ａ〜２ｅは、８ビットシフト、４ビットシフト、２
ビットシフト、１ビットシフト、１ビットシフトするシ
フトセルである。
クタ１と５つのシフトセル２ａ〜２ｅが縦続接続されて
なるセルアレイ２とから構成され、それぞれのシフトセ
ル２ａ〜２ｅは、８ビットシフト、４ビットシフト、２
ビットシフト、１ビットシフト、１ビットシフトするシ
フトセルである。
【００３０】このよような５つのシフトセルにおいて、
第１段目のシフトセル２ａの左側のシフトセル２ａＬと
右側のシフトセル２ａＲとは、それぞれ対応したシフト
制御信号ＳＨＦ８Ｌ，ＳＨＦ８Ｒにしたがってそれぞれ
独立にシフト制御される。一方、第２段目以降のシフト
セル２ｂ〜２ｅは、それぞれ共通のシフト制御信号によ
り同期してシフト制御される。
第１段目のシフトセル２ａの左側のシフトセル２ａＬと
右側のシフトセル２ａＲとは、それぞれ対応したシフト
制御信号ＳＨＦ８Ｌ，ＳＨＦ８Ｒにしたがってそれぞれ
独立にシフト制御される。一方、第２段目以降のシフト
セル２ｂ〜２ｅは、それぞれ共通のシフト制御信号によ
り同期してシフト制御される。
【００３１】第１段目のシフトセル２ａにおいて、ロー
テートシフトしようとするデータＡのビット長（有効デ
ータ長）に対して、それぞれの制御信号ＳＨＥ８Ｌ，Ｓ
ＨＥ８Ｒは表１に示すようにそれぞれのシフトセル２ａ
Ｌ，２ａＲに与えられる。
テートシフトしようとするデータＡのビット長（有効デ
ータ長）に対して、それぞれの制御信号ＳＨＥ８Ｌ，Ｓ
ＨＥ８Ｒは表１に示すようにそれぞれのシフトセル２ａ
Ｌ，２ａＲに与えられる。
【００３２】
【表１】 このような構成において、例えば８ビット長のデータＡ
をローテートシフトする場合には、８ビット長のデータ
Ａが入力セレクタ１のセレクタ１Ｒにより選択され、デ
ータＡは図５に示すようにそれぞれのセレクタ１Ｌ，１
Ｒに保持される。
をローテートシフトする場合には、８ビット長のデータ
Ａが入力セレクタ１のセレクタ１Ｒにより選択され、デ
ータＡは図５に示すようにそれぞれのセレクタ１Ｌ，１
Ｒに保持される。
【００３３】このような状態において、それぞれのシフ
ト制御信号ＳＨＦ８Ｌ，８Ｒが表１に示すようにインア
クティブ状態でそれぞれ対応するシフトセル２ａＬ，２
ａＲに与えられると、セレクタ１Ｌに保持されたデータ
Ａはシフトされずに左側のシフトセル２ａＬに保持さ
れ、セレクタ１Ｒに保持されたデータＡは右側のシフト
セル２ａＲにより８ビットシフトされて保持される。こ
れにより、２つのデータＡはシフトセル２ａにおいて連
続して配列される。このように配列されたデータＡは、
第２段目以降のシフトセル２ｂ〜２ｅにより１ビット〜
８ビットのシフト動作が行なわれ、シフト制御信号によ
り指令されたシフト量のローテートシフトが施される。
ト制御信号ＳＨＦ８Ｌ，８Ｒが表１に示すようにインア
クティブ状態でそれぞれ対応するシフトセル２ａＬ，２
ａＲに与えられると、セレクタ１Ｌに保持されたデータ
Ａはシフトされずに左側のシフトセル２ａＬに保持さ
れ、セレクタ１Ｒに保持されたデータＡは右側のシフト
セル２ａＲにより８ビットシフトされて保持される。こ
れにより、２つのデータＡはシフトセル２ａにおいて連
続して配列される。このように配列されたデータＡは、
第２段目以降のシフトセル２ｂ〜２ｅにより１ビット〜
８ビットのシフト動作が行なわれ、シフト制御信号によ
り指令されたシフト量のローテートシフトが施される。
【００３４】このように、第１段目のシフトセル２ａの
左側のシフトセル２ａＬと右側のシフトセル２ａＲとを
独立してシフト制御することによって、第１段目のシフ
トセル２ａにおいてデータをローテート動作に適応した
形式に配列することが可能となる。
左側のシフトセル２ａＬと右側のシフトセル２ａＲとを
独立してシフト制御することによって、第１段目のシフ
トセル２ａにおいてデータをローテート動作に適応した
形式に配列することが可能となる。
【００３５】これにより、前述したと同様に、データを
配列するためのセレクタ及びこのセレクタをデータが通
過するための動作時間が不要となり、構成の小型化及び
動作速度の高速化を図ることができる。したがって、集
積化する際には占有面積を削減することが可能となる。
配列するためのセレクタ及びこのセレクタをデータが通
過するための動作時間が不要となり、構成の小型化及び
動作速度の高速化を図ることができる。したがって、集
積化する際には占有面積を削減することが可能となる。
【００３６】また、１つのシフトセルにシフト制御信号
を与えていた従来構成に比して、本発明はそれぞれ別々
にシフト制御信号を与えるだけであり、シフトセルのシ
フト動作は与えられる１つのシフト制御信号にしたがっ
て行なえばよいので、シフト制御が複雑になることはな
い。これに対して、従来構成にあっては、入力セレクタ
においてローテートシフトしようとするデータのビット
長に応じて複数のシフト量のシフト動作を行なわなけれ
ばならないので、データを配列す入力セレクタのシフト
動作が複雑になっていた。したがって、この発明にあっ
ては、このような複数なシフト動作が要求される入力セ
レクタを必要としないため、バレルシフタ全体としての
シフト制御を簡単化することが可能となる。
を与えていた従来構成に比して、本発明はそれぞれ別々
にシフト制御信号を与えるだけであり、シフトセルのシ
フト動作は与えられる１つのシフト制御信号にしたがっ
て行なえばよいので、シフト制御が複雑になることはな
い。これに対して、従来構成にあっては、入力セレクタ
においてローテートシフトしようとするデータのビット
長に応じて複数のシフト量のシフト動作を行なわなけれ
ばならないので、データを配列す入力セレクタのシフト
動作が複雑になっていた。したがって、この発明にあっ
ては、このような複数なシフト動作が要求される入力セ
レクタを必要としないため、バレルシフタ全体としての
シフト制御を簡単化することが可能となる。
【００３７】なお、この発明は、上述した実施例に限る
ことはなく、例えばデータのローテートシフトの他にダ
ブルシフトにあっても同様に有効である。また、セレア
レイを構成するそれぞれのシフトセルを、シフトできる
ビット数が大きい順序で第１段目から順に配置して縦続
接続する必要はなく、データのビット長に応じた段数の
シフトセルを任意の順序で配置すればよく、例えば図４
に示す１６ビットのバレルシフタにあって、第１段目に
１ビットのシフトを行なうシフトセルを配置するように
してもよい。
ことはなく、例えばデータのローテートシフトの他にダ
ブルシフトにあっても同様に有効である。また、セレア
レイを構成するそれぞれのシフトセルを、シフトできる
ビット数が大きい順序で第１段目から順に配置して縦続
接続する必要はなく、データのビット長に応じた段数の
シフトセルを任意の順序で配置すればよく、例えば図４
に示す１６ビットのバレルシフタにあって、第１段目に
１ビットのシフトを行なうシフトセルを配置するように
してもよい。
【００３８】
【発明の効果】以上説明したように、この発明によれ
ば、それぞれ独立してシフト制御される２つのシフト部
を連結してなるシフトセルを含むシフトセル群によりセ
ルアレイを構成するようにしたので、セルアレイ内にお
いてデータを所定のシフト動作に適応した形式に配列す
ることが可能となる。
ば、それぞれ独立してシフト制御される２つのシフト部
を連結してなるシフトセルを含むシフトセル群によりセ
ルアレイを構成するようにしたので、セルアレイ内にお
いてデータを所定のシフト動作に適応した形式に配列す
ることが可能となる。
【００３９】これにより、データを配列するための専用
の構成を不要として構成を小型にできるとともに、不要
となる構成の動作時間だけシフト処理の処理時間が短縮
されて、処理速度を向上させることができる。また、デ
ータの配列処理はセルアレイのシフトセルにより行なわ
れるので、配列処理を容易に行なうことが可能となる。
の構成を不要として構成を小型にできるとともに、不要
となる構成の動作時間だけシフト処理の処理時間が短縮
されて、処理速度を向上させることができる。また、デ
ータの配列処理はセルアレイのシフトセルにより行なわ
れるので、配列処理を容易に行なうことが可能となる。
【図１】この発明の一実施例に係るバレルシフタの構成
を示す図である。
を示す図である。
【図２】図１に示すバレルシフタにおけるシフト動作を
示す図である。
示す図である。
【図３】図１に示すバレルシフタにおけるシフト動作を
示す図である。
示す図である。
【図４】この発明が適用された１６ビットのバレルシフ
タの構成を示す図である。
タの構成を示す図である。
【図５】図４に示すバレルシフタにおけるシフト動作を
示す図である。
示す図である。
【図６】従来のバレルシフタの構成を示す図である。
【図７】ローテートシフト動作の一例を示す図である。
【図８】図６に示すバレルシフタにおいてローテートシ
フトを行なう際のデータ形式を示す図である。
フトを行なう際のデータ形式を示す図である。
【図９】図６に示すバレルシフタにおけるローテートシ
フト動作を示す図である。
フト動作を示す図である。
【図１０】図６に示す入力セレクタの操作例を示す図で
ある。
ある。
１ 入力セレクタ １Ｌ 左側のセレクタ ２Ｒ 右側のセレクタ ２ セルアレイ ２ａ〜２ｅ シフトセル ２ａＬ〜２ｅＬ 左側のシフトセル ２ａＲ〜２ｅＲ 右側のシフトセル
Claims (1)
- 【請求項１】 第１のシフト制御信号にしたがって入力
データを所定量シフトする第１のシフト部と、 前記第１のシフト部に連結されて、第２のシフト制御信
号にしたがって前記第１のシフト部とは独立して入力デ
ータを所定量シフトし、シフトアウトされるデータを前
記第１のシフト部にシフトインする第２のシフト部とか
らなるシフトセルを少なくとも１つ以上含むシフトセル
が縦続接続されて入力データを複数ビットシフトするセ
ルアレイを有することを特徴とするバレルシフタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332143A JPH05165602A (ja) | 1991-12-16 | 1991-12-16 | バレルシフタ |
| KR1019920024275A KR960005102B1 (ko) | 1991-12-16 | 1992-12-15 | 배럴시프터 |
| US08/340,486 US5671166A (en) | 1991-12-16 | 1994-11-14 | Barrel shifter for combining pieces of data into a piece of combined data and shifting the combined data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332143A JPH05165602A (ja) | 1991-12-16 | 1991-12-16 | バレルシフタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05165602A true JPH05165602A (ja) | 1993-07-02 |
Family
ID=18251625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3332143A Pending JPH05165602A (ja) | 1991-12-16 | 1991-12-16 | バレルシフタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5671166A (ja) |
| JP (1) | JPH05165602A (ja) |
| KR (1) | KR960005102B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012220789A (ja) * | 2011-04-11 | 2012-11-12 | Toshiba Corp | ハッシュ関数演算装置及び演算プログラム |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5822231A (en) * | 1996-10-31 | 1998-10-13 | Samsung Electronics Co., Ltd. | Ternary based shifter that supports multiple data types for shift functions |
| US5995579A (en) * | 1996-12-19 | 1999-11-30 | Vlsi Technology, Inc. | Barrel shifter, circuit and method of manipulating a bit pattern |
| US6078937A (en) * | 1996-12-19 | 2000-06-20 | Vlsi Technology, Inc. | Barrel shifter, circuit and method of manipulating a bit pattern |
| TW374885B (en) * | 1997-06-06 | 1999-11-21 | Matsushita Electric Ind Co Ltd | The arithmetic unit |
| US6006244A (en) * | 1997-12-19 | 1999-12-21 | Advanced Micro Devices, Inc. | Circuit for shifting or rotating operands of multiple size |
| US6035310A (en) * | 1997-12-19 | 2000-03-07 | Advanced Micro Devices, Inc. | Method and circuit for performing a shift arithmetic right operation |
| US5991786A (en) * | 1997-12-19 | 1999-11-23 | Advanced Micro Devices, Inc. | Circuit and method for shifting or rotating operands of multiple size |
| US6122651A (en) * | 1998-04-08 | 2000-09-19 | Advanced Micro Devices, Inc. | Method and apparatus for performing overshifted rotate through carry instructions by shifting in opposite directions |
| US6393446B1 (en) * | 1999-06-30 | 2002-05-21 | International Business Machines Corporation | 32-bit and 64-bit dual mode rotator |
| US6675181B1 (en) * | 1999-12-23 | 2004-01-06 | Ati International, Srl | Method and apparatus for determining a byte select vector for a crossbar shifter |
| US6675182B1 (en) * | 2000-08-25 | 2004-01-06 | International Business Machines Corporation | Method and apparatus for performing rotate operations using cascaded multiplexers |
| DE10051243A1 (de) * | 2000-10-17 | 2002-04-25 | Philips Corp Intellectual Pty | Verfahren zum Auswählen (puncturing) von Datenbits |
| US20060031272A1 (en) * | 2004-08-05 | 2006-02-09 | International Business Machines Corporation | Alignment shifter supporting multiple precisions |
| CN101782843B (zh) * | 2009-01-20 | 2012-05-30 | 雷凌科技股份有限公司 | 桶式移位器的分解方法及分解电路和其控制方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58184649A (ja) * | 1982-04-22 | 1983-10-28 | Toshiba Corp | シフト回路 |
| JPS6428752A (en) * | 1987-07-24 | 1989-01-31 | Toshiba Corp | Data processor |
| JPH0823809B2 (ja) * | 1990-01-22 | 1996-03-06 | 株式会社東芝 | バレルシフタ |
-
1991
- 1991-12-16 JP JP3332143A patent/JPH05165602A/ja active Pending
-
1992
- 1992-12-15 KR KR1019920024275A patent/KR960005102B1/ko not_active IP Right Cessation
-
1994
- 1994-11-14 US US08/340,486 patent/US5671166A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012220789A (ja) * | 2011-04-11 | 2012-11-12 | Toshiba Corp | ハッシュ関数演算装置及び演算プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930015351A (ko) | 1993-07-24 |
| US5671166A (en) | 1997-09-23 |
| KR960005102B1 (ko) | 1996-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05165602A (ja) | バレルシフタ | |
| US6243808B1 (en) | Digital data bit order conversion using universal switch matrix comprising rows of bit swapping selector groups | |
| EP0047440B1 (en) | Shift circuit | |
| JPS6398729A (ja) | バレルシフタ | |
| JPH0284689A (ja) | ビデオメモリ装置 | |
| US5262971A (en) | Bidirectional shifter | |
| JP2001126491A (ja) | シフトレジスタ及びその制御方法 | |
| KR0177985B1 (ko) | 프로세서의 벡터 데이터 조정 장치 | |
| US5081607A (en) | Arithmetic logic unit | |
| EP0025323B1 (en) | A shift circuit | |
| GB2119976A (en) | Shift circuit | |
| US5465222A (en) | Barrel shifter or multiply/divide IC structure | |
| JPH04299722A (ja) | マイクロコンピュータシステムのキースキャン回路及びその方法 | |
| JPH07112146B2 (ja) | 可変遅延回路 | |
| EP0350966B1 (en) | Barrel shifter | |
| JPH06202852A (ja) | ディジタル信号処理装置及び方法 | |
| JP2004185800A (ja) | 範囲選択可能なアドレスデコーダと、これを用いる高速グラフィック処理用フレームメモリー装置 | |
| WO2008053152A1 (en) | Digital electronic binary rotator and reverser | |
| JPH02193399A (ja) | バリアブルシフトレジスタ | |
| JP5116499B2 (ja) | 演算処理回路 | |
| JPH04257024A (ja) | 開平器 | |
| JPH08297652A (ja) | アレイプロセッサ | |
| JP3535670B2 (ja) | 浮動小数点数の仮数正規化回路 | |
| JPH04361325A (ja) | バレルシフタ装置 | |
| JP2514989B2 (ja) | 順序回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020319 |