JPH0823809B2

JPH0823809B2 - バレルシフタ

Info

Publication number: JPH0823809B2
Application number: JP2010670A
Authority: JP
Inventors: 一幸面
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-01-22
Filing date: 1990-01-22
Publication date: 1996-03-06
Anticipated expiration: 2011-03-06
Also published as: DE69132064T2; KR910014800A; JPH03216726A; EP0439004A2; US5130940A; DE69132064D1; KR940004323B1; EP0439004A3; EP0439004B1

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明はレベルの判別が容易な２進符号を出力するこ
とができ、かつセルアレイの面積の増大を最小限に押さ
えたバレルシフタに関する。

（従来の技術）近年、２進符号系列からなるデータを並列入力し、所
望のビット数だけ自在にシフトした後並列出力するバレ
ルシフタがLSIの演算器に利用されるようになってき
た。

第４図に従来のｉ（１≦ｉ、ｉは整数）段のバレルシ
フタのセルアレイ部のブロック図を示す。

図示のように、ｉ段のバレルシフタは、２進符号系列
D1、D2、…から形成される入力データのビットごとに多
数並列配置され、対応するビットの２進符号及び該符号
に対し所定のビット数だけ異なる２進符号を入力し、後
述するように一方の２進符号のみを選択し出力するセレ
クタ１がｉ段直列に接続されて構成される。

即ち、第ｍ（１≦ｍ≦ｉ）段のセレクタ１には、第ｍ
段用のｋ（１≦ｋ、ｋは任意の整数）ビットシフトコン
トロール信号の入力ラインと、該信号を図示しないイン
バータで反転した反転ｋビットシフトコントロール信号
の入力ラインと、図において真上に位置する第ｍ＋１段
のセレクタ１から基準符号を基準となる２進符号として
入力するラインと、上記第ｍ＋１段のセレクタ１に対し
図において右方へｋ番目のセレクタ１からｋビットシフ
ト符号を上記基準符号に対しｋビット異なる２進符号と
して入力するラインが接続される。

また、上記第ｍ段のセレクタ１には該セレクタ１か
ら、図において真下に位置する第ｍ−１段のセレクタ１
へ２進符号を出力するラインと、上記第ｍ−１段のセレ
クタ１に対し図において左方へｊ（１≦ｊ、ｊは任意の
整数）番目のセレクタ１へ２進符号を出力するラインが
接続される。

なお、図において最上段である第ｉ段の各セレクタ１
には、入力データを形成する２進符号系列D1、D2、…か
らそれぞれ対応する２進符号を基準符号として入力する
ラインと、上記基準符号に対しｎビット異なる２進符号
をｎビットシフト符号として入力するラインが接続され
る。

また、最下段である第１段の各セレクタ１には出力デ
ータを形成する２進符号系列OUT1、OUT2、…のそれぞれ
対応する２進符号を出力するラインが接続される。

ここで、第ｍ段のセレクタ１は第５図に構成を示すよ
うに、２つのＮチャンネルMOS型FETトランジスタ（以下
Nchと呼ぶ。）２、３を並列に接続したトランスファゲ
ートからなる。

即ち、ｋビットシフト符号のラインがソース側に接続
するNch2のゲート側にはｋビットシフトコントロール信
号のラインが接続される。また、基準符号のラインがソ
ース側に接続する他方のNch3のゲート側にはｋビットシ
フトコントロール信号を反転した信号のラインが接続さ
れる。

上記構成のセレクタ１では、ｋビットシフトコントロ
ール信号が“H"レベル（正電位）の場合この信号を入力
するNch2のソース側とドレイン側が導通し、ｋビットシ
フト符号が出力される。また、ｋビットシフトコントロ
ール信号が“L"レベル（零電位）の場合上記信号を反転
した信号は“H"レベルであるので上記反転信号を入力す
るNch3が同様に導通し、基準符号が出力される。

即ち、セレクタ１は、ｋビットシフトコントロール信
号による制御に基づき、ｋビットシフト符号あるいは基
準符号を選択し出力する。

第４図に戻って、上記動作を行うセレクタ１をｉ段重
ねたバレルシフタにおいて、最上段である第ｉ段の各セ
レクタ１は、２進符号系列D1、D2、…からそれぞれ対応
する基準符号及び該符号に対しｎビット異なるｎビット
シフト符号を入力する。

即ち、上記第ｉ段のセレクタ１群は２進符号系列D1、
D2、…から形成される入力データを基準データとして、
この基準データ及び該データに対しｎビットシフトした
ｎビットシフトデータを入力する。

次いで、上記の第ｉ段の各セレクタ１は上述したよう
にｎビットシフトコントロール信号による制御に基づ
き、上記基準符号及び上記ｎビットシフト符号から一方
の２進符号を選択する。

即ち、上記第ｉ段のセレクタ１群は同一のｎビットシ
フトコントロール信号を入力するので、上記基準データ
あるいは上記ｎビットシフトデータの一方を選択する。

次いで、上記第ｉ段の各セレクタ１は図において真下
に位置する第ｉ−ｉ段のセレクタ１、及び該セレクタ１
に対し図において左方へｈ（１≦ｈ、ｈは任意の整数）
番目のセレクタ１へ上記選択された２進符号を出力す
る。

換言すれば、第ｉ−１段のセレクタ１は図において真
上の第ｉ段のセレクタ１で選択出力された２進符号を新
たな基準符号として入力し、かつ上記第ｉ段のセレクタ
１に対し図において右方へｈ番目のセレクタ１から出力
される２進符号を、該符号は上記基準符号に対しｈビッ
ト異なるので、ｈビットシフト符号として入力する。

つまり、上記第ｉ段のセレクタ１群は、上記選択した
データを新たな基準データとして、この基準データ及び
該データに対しｈビットシフトしたｈビットシフトデー
タを第ｉ−ｉ段のセレクタ１群へ出力する。

このように各段のセレクタ１は、ｋビットシフトコン
トロール信号による制御に基づき、入力される基準符号
あるいはｋビットシフト符号から一方を選択し、選択し
た２進符号を下段の異なる２つのセレクタへ新たな基準
符号あるいはｊビットシフト符号として出力する。

換言すれば、格段のセレクタ１群は、基準データ及び
該データに対し任意のビット数だけシフトされたシフト
データから一方のデータを選択し、この選択したデータ
及び該データに対し任意のビット数だけシフトしたシフ
トデータを順次下方の段へ出力する。

そして、最下段の各セレクタ１は該セレクタ１で選択
した２進符号を出力符号として出力する。この出力符号
からなる２進符号系列OUT1、OUT2、…は出力データを形
成する。この出力データは２進符号系列D1、D2、…から
形成される入力データに対し各段のセレクタ１群でシフ
トされたビット数を合算した総ビット数に相当するシフ
トがなされたものとなる。

従って、Nchのトランスファゲートからなるセレクタ
がマトリックス状に整然と配置されたバレルシフタを用
いることにより、コンパクトでかつ所望のビット数のシ
フトを設定可能なシフタを得ることができる。

なお、第６図に示すように、第５図に示すトランスフ
ァゲートのNch2、３のそれぞれにＰチャンネルMOS型FET
トランジスタ（以下Pchと呼ぶ。）４、５を抱き合わせ
にし、Nch及びPchを並列に接続してなる回路６、７を更
に並列接続したパストランジスタをセレクタとして用い
ても良い。

この場合、パストランジスタはバックゲート効果の生
じないPchを有するので、セレクタ１に入力する２進符
号が“H"レベルである場合、この２進符号をより高速か
つ確実に伝播することができる。

ところが、上記のトランスファーゲートあるいはパス
トランジスタを用いたセレクタからなるバレルシフタで
は、入力データのビット数が増し、また要求されるシフ
トのビット数が大きくなるにつれてセレクタの直列段数
が増大することになる。すると、セレクタを構成するト
ランジスタが持つ内部抵抗及び内部静電容量の影響が大
きくなり、最終段のセレクタから出力される２進符号の
歪みが激しくなってしまい、バレルシフタの動作速度に
多大な影響を与える。

ここで、出力符号の歪みの理由を第７図（ａ）及び第
７図（ｂ）を用いて詳細に説明する。

第７図（ａ）は第６図に示されるパストランジスタか
らなるセレクタをバレルシフタに使用した場合のシフト
データの伝播経路を示した説明図であり、図のようにセ
レクタを構成する２つの回路６、７の一方を多段に直列
接続した回路で表現される。

図示するように、セレクタの直列接続回路はシフトコ
ントロール信号のラインS1、S2、…と、該信号に対し反
転した信号のラインIS1、IS2、…と、入力する２進符号
D1と、出力する２進符号OUT1をPch及びNchに接続して示
される。

上記セレクタの直列接続回路をトランジスタの内部抵
抗、内部静電容量、及び配線容量に注目した回路で示す
と、第７図（ｂ）に示すようにRC回路を直列に接続した
回路になる。

即ち、セレクタの直列段数が増すとRC回路による遅延
時間が増大し出力符号OUT1の符号歪みが激しくなり、要
求する符号のレベルが得られるまでの時間（バレルシフ
タの動作速度）が増大してしまう。

そこで、トランジスタのサイズの最適化を行い遅延時
間を少なくしようとする試みがなされてきた。しかしな
がら、例えば“H"のレベルを高速に伝搬させるにはPch
のトランジスタのサイズをある程度大きくする必要があ
り、これは最適化されていると言えどもシフタ全体から
見れば面積の増加となる。

また、セレクタの各段を伝播する２進符号の歪みを避
けるため、第８図に示すように直列段の中途にドライバ
８の列を例えば２段挿入し、上記２進符号の波形整形を
行う方式が考えられる。

しかし、この方式を用いた場合、バレルシフタのセル
アレイ部においてドライバ８の段の設置面積分が確実に
増加するので現実的ではない。

（発明が解決しようとする課題）上記の如く、バレルシフタから出力される２進符号は
セレクタの直列段の増加に伴い、トランジスタが持つ内
部抵抗及び内部静電容量に起因する符号歪みを受け、要
求する出力符号のレベルが出にくくなるという問題があ
った。

そして上記問題を解決する為セレクタのトランジスタ
のサイズが増加してしまい、バレルシフタ全体として面
積が増加してしまうという問題があった。

また、バレルシフタの直列段の中途段にドライバを配
し出力される２進符号を波形整形することが考えられる
が、ドライバの設置面積分だけバレルシフタは大きくな
ってしまうという問題がある。

そこで、本発明は上記従来技術の問題点を解消するも
ので、その目的とするところは、セレクタの直列段数が
増加した場合においても、レベルを判別するのが容易な
２進符号を出力することができ、かつセルアレイの面積
の増加を最小限に押さえたバレルシフタを提供すること
である。

［発明の構成］（課題を解決するための手段）上記課題を解決するための本発明では、相互に直列に
接続された複数の段において２進符号系列からなる基準
データをシフトコントロール信号に応じて逐次シフトす
るバレルシフタであって、段毎に設けられており、シフ
トされたデータを生成するように所定のビット数で基準
データをシフトする配線網手段と、配線網手段と接続さ
れかつ特定段及び最終段を除いた段毎に設けられてお
り、シフトコントロール信号に応じて、基準データ又は
配線網手段で生成されたシフトデータのいずれか一方を
選択し、選択データの電気波形を歪ませ、次段へ新基準
データとして選択データを出力するデータ選択手段と、
特定段の配線網手段と接続されており、シフトコントロ
ール信号に応じて、基準データ又は配線網手段で生成さ
れたシフトデータのいずれか一方を選択し、選択データ
の電気波形を整形しながら次段へ新基準データとして選
択データを出力するデータ選択波形整形手段と、最終段
の配線網手段と接続されており、シフトコントロール信
号にしたがって、基準データ又は最終段の配線網手段で
生成されたシフトデータのいずれか一方を出力するデー
タ出力手段とを含むことを特徴とする。

（作用）本発明のバレルシフタでは、データ選択手段がシフト
コントロール信号に応じて、基準データ又は配線網手段
で生成されたシフトデータのいずれか一方を選択し、選
択データの電気波形を歪ませ、次段へ新基準データとし
て選択データを出力し、データ選択波形整形手段がシフ
トコントロール信号に応じて、基準データ又は配線網手
段で生成されたシフトデータのいずれか一方を選択し、
選択データの電気波形を整形しながら次段へ新基準デー
タとして選択データを出力し、データ出力手段がシフト
コントロール信号にしたがって、基準データ又は最終段
の配線網手段で生成されたシフトデータのいずれか一方
を出力する。

即ち、各段ごとの独立に入力データをシフトするか否
かの選択が行われ、所望のビット数シフトされたデータ
が最終段のデータ出力手段から並列出力される。

ここで、データ選択手段を伝播するデータを形成する
２進符号はデータ選択回路を構成するトランジスタの内
部抵抗及び内部静電容量により符号歪みを生じ、上記２
進符号が“H"レベルであるか“L"レベルであるかの判別
が困難になる。

そこで、データ選択波形整形手段においてクロックド
インバータが上記基準データ又は上記シフトデータの同
一ビットの２進符号からいずれか一方の２進符号を選択
し、この選択された２進符号を出力するとともに、この
２進符号をドライバして波形整形し、２進符号の符号歪
みを正す。

従って、上記のデータ選択波形整形手段にクロックド
インバータを用いることにより、伝播する２進符号を波
形整形するための特別な領域を設ける必要がない。

（実施例）以下本発明の実施例を図面を参照して説明する。

第１図は一実施例に係わるｉ段のバレルシフタのセル
アレイ部のブロック図である。

図示するように、本実施例のｉ段のバレルシフタは、
第４図に示した従来のバレルシフタに対し、第２段のセ
レクタ１をクロックドインバータ９に置き換え、他の全
ての段のセレクタ１をパストランジスタから構成される
セレクタ10に置き換えたものである。

第２図に上記クロックドインバータ９の回路図を示
す。

図示するように、クロックドインバータ９はNch11の
ソース側とNch12のドレイン側を接続してなるNch接続体
のソース側を、同じくPch13のソース側とPch14のドレイ
ン側を接続してなるPch接続体のドレイン側に直列接続
し、接続点P1を共有するPN接続体15、16を設け、このPN
接続体15、16を並列接続して構成される。そして、PN接
続体15、16のNch11端は接地され、Pch14端は電源に接続
される。

ここで、PN接続体15のNch12及びPch13のゲート側には
基準符号のラインが接続され、PN接続体16のNch12及びP
ch13のゲート側には２ビットシフト符号のラインが接続
される。

また、PN接続体15のNch11のゲート側及びPN接続体16
のPch14のゲート側には反転２ビットシフトコントロー
ル信号のラインが接続され、PN接続体15のPch14のゲー
ト側及びPN接続体16のNch11のゲート側には２ビットシ
フトコントロール信号のラインが接続される。

さらに、新たな基準符号となる出力符号はPN接続体1
5、16のそれぞれの接続点P1から取り出される。

以上の構成において、第３図を用いてクロックドイン
バータの動作を説明する。

図示するように２ビットシフトコントロール信号が
“H"レベル（正電位）の場合、反転２ビットシフトコン
トロール信号は“L"レベル（零電位）であり、PN接続体
15のNch11及びPch14は非導通になり、PN接続体15からの
出力符号は定まらない。

一方、PN接続体16のNch11及びPch14は導通する。それ
で、２ビットシフト符号が“H"レベルであるとき、PN接
続体16のNch12は導通し、Pch13は非導通になる。即ち、
PN接続体16の接続点P1は接地電位（零電位）になり、出
力符号は“L"レベルになる。また、２ビットシフト符号
が“L"レベルであるとき、PN接続体16のNch12は非導通
になり、Pch13は導通する。即ち、PN接続体16の接続点P
1は電源電位になり、出力符号は“H"レベルになる。

次に、２ビットシフトコントロール信号が“L"レベル
の場合、反転２ビットシフトコントロール信号は“H"レ
ベルであり、PN接続体16のHch11及びPch14は非導通にな
り、PN接続体16からの出力符号は定まらない。

一方、PN接続体15のNch11及びPch14は導通する。それ
で、基準符号が“H"レベルであるとき、PN接続体15のNc
h12は導通し、Pch13は非導通になる。即ち、PN接続体15
の接続点P1は接地電位（零電位）になり、出力符号は
“L"レベルになる。また、基準符号が“L"レベルである
とき、PN接続体16のNch12は非導通になり、Pch13は導通
する。即ち、PN接続体15の接続点P1は電源電位になり、
出力符号は“H"レベルになる。

つまり、クロックドインバータでは、２ビットシフト
コントロール信号が“H"レベルの場合、２ビットシフト
符号のレベルを反転した出力符号が得られる。また、２
ビットシフトコントロール信号が“L"レベルの場合、基
準符号のレベルを反転した出力符号が得られる。しか
も、得られる出力符号はレベルに応じて電源電圧に等し
い電位（“H"レベルに相当する。）あるいは零電位
（“L"レベルに相当する。）を有する。

換言すれば、クロックドインバータは第５図あるいは
第６図に示した従来のセレクタ１と同様に２ビットシフ
トコントロール信号による制御に基づき、２ビットシフ
ト符号あるいは基準符号を選択し出力する機能を有す
る。更に、クロックドインバータは出力符号を入力符号
に対し反転させるインバート機能のみならず、出力符号
を電源電圧に等しい電位あるいは零電位に定めるドライ
ブ機能を有する。

それで、上記クロックドインバータ９を第２段目に備
えた本実施例のバレルシフタでは、第４図に示した従来
のバレルシフタと同様に、２進符号系列D1、D2、…から
形成される入力データは各段のセレクタ10あるいはクロ
ックドインバータ９において、シフトコントロール信号
が“H"レベルである場合任意のビット数だけシフトされ
る。また、シフトコントロール信号が“L"レベルである
場合上記入力データはシフトされることなく下方の段へ
素送りされる。そして、最下段である第１段目のセレク
タ10は出力符号系列OUT1、OU2、…を形成する各２進符
号を出力データとして出力する。

ここで、第ｉ段から第３段へ伝播する２進符号は、セ
レクタ10を構成するNch及びPchが持つ内部抵抗及び内部
静電容量により各段ごとで符号歪みを生ずる。この符号
歪みは、第２段のクロックドインバータ９のドライブ機
能により正され、電源電圧に等しい電位あるいは零電位
のレベルを有する２進符号として第１段目のパストラン
ジスタへ伝播される。

従って、本実施例のｉ段のバレルシフタは第２段目
に、伝播する２進符号を電源電圧に等しい電位あるいは
零電位に定めるクロックドインバータを備えたので、本
実施例のバレルシフタからの出力符号系列OUT1、OUT2、
…は第１段目のセレクタ10において符号歪みを若干受け
るのみである。それで、本実施例のバレルシフタから出
力される２進符号系列OUT1、OUT2、…からなるデータは
要求される符号レベルが得易くなり、これは即ちバレル
シフタの動作速度が改善されることを意味する。

また、上記クロックドインバータ９は従来のセレクタ
１と同様に、入力する複数の２進符号から一方の２進符
号を選択し出力するので、従来のセレクタ１に置き換え
て用いることができ、バレルシフタのセルアレイ部の面
積の増加を最小限に押さえることができる。

以上のバレルシフタでは、第２段目にクロックドイン
バータ９を備えたが、出力される２進符号のレベルを判
別することが可能であれば良いので、第２段目に限るこ
となく、下方の段であれば良い。

また、セレクタ10の直列段数が増えた場合、クロック
ドインバータ９を構成するNch12及びPch13のゲート側に
入力する２進符号が符号歪みを受け、レベルの判別がで
きなくなり、クロックドインバータが誤動作をする恐れ
があるので、レベルの判別ができる程度の段数、例えば
８段ごとにクロックドインバータ９を設けても良い。こ
の場合、クロックドインバータ９の総段数を偶数にすれ
ば、バレルシフタからの出力符号は反転することがない
ので、他の回路内でインバータなどを設ける必要がな
い。

さらに、本実施例のバレルシフタではパストランジス
タから構成されるセレクタ10を多段に重ね、複数の２進
符号から希望を２進符号を選択するようにしたが、必ず
しもパストランジスタでなくてもよく、従来例と同様に
バレルシフタのセルアレイ部を小さくできるトランスフ
ァゲートでも良い。この場合、データ処理の高速性が損
なわれる。

本発明は、上記実施例に限定されるものではなく、適
宜の設計的変更により、適宜の態様で実施し得るもので
ある。

［発明の効果］以上説明したように本発明によれば、データ選択手段
がシフトコントロール信号に応じて、基準データ又は配
線網手段で生成されたシフトデータのいずれか一方を選
択し、選択データの電気波形を歪ませ、次段へ新基準デ
ータとして選択データを出力し、データ選択波形整形手
段がシフトコントロール信号に応じて、基準データ又は
配線網手段で生成されたシフトデータのいずれか一方を
選択し、選択データの電気波形を整形しながら次段へ新
基準データとして選択データを出力し、データ出力手段
がシフトコントロール信号にしたがって、基準データ又
は最終段の配線網手段で生成されたシフトデータのいず
れか一方を出力するので、レベルを判別するのが容易な
２進符号を出力することができ、かつセルアレイの面積
の増加を最小限に押さえることができる。

【図面の簡単な説明】

第１図乃至第３図は本発明の一実施例に係わるバレルシ
フタを示し、第１図はハードウェアのブロック図、第２図はクロックドインバータの回路図、第３図は第２図に示すクロックドインバータの動作を示
す説明図、第４図乃至第８図はバレルシフタの従来技術を示し、第４図はハードウェアのブロック図、第５図はトランスファゲートからなるセレクタの回路
図、第６図はパストランジスタからなるセレクタの回路図、第７図（ａ）は第６図に示すパストランジスタの一方の
Pch・Nch接続を多段に直列接続したときの説明図、第７図（ｂ）は第７図（ａ）に示すパストランジスタに
ついてその内部抵抗及び内部静電容量に注目したときの
回路図、第８図は第７図（ａ）に示すパストランジスタの直列接
続の中途段にドライバを挿入したときの説明図である。１、10……セレクタ２、３、11、12……ＮチャンネルMOS型FETトランジスタ４、５、13、14……ＰチャンネルMOS型FETトランジスタ９……クロックドインバータ

Claims

【特許請求の範囲】

【請求項１】相互に直列に接続された複数の段において
２進符号系列からなる基準データをシフトコントロール
信号に応じて逐次シフトするバレルシフタであって、段毎に設けられており、シフトされたデータを生成する
ように所定のビット数で基準データをシフトする配線網
手段と、配線網手段と接続されかつ特定段及び最終段を除いた段
毎に設けられており、シフトコントロール信号に応じ
て、基準データ又は配線網手段で生成されたシフトデー
タのいずれか一方を選択し、選択データの電気波形を歪
ませ、次段へ新基準データとして選択データを出力する
データ選択手段と、特定段の配線網手段と接続されており、シフトコントロ
ール信号に応じて、基準データ又は配線網手段で生成さ
れたシフトデータのいずれか一方を選択し、選択データ
の電気波形を整形しながら次段へ新基準データとして選
択データを出力するデータ選択波形整形手段と、最終段の配線網手段と接続されており、シフトコントロ
ール信号にしたがって、基準データ又は最終段の配線網
手段で生成されたシフトデータのいずれか一方を出力す
るデータ出力手段とを含むことを特徴とするバレルシフタ。
【請求項２】データ選択波形整形手段は、夫々が基準デ
ータの基準符号を送出する第１クロックドインバータ、
及び第１クロックドインバータと並列に接続されシフト
データのシフトされた符号を送出する第２クロックドイ
ンバータの両者を有し基準データの２進符号に対応する
複数のクロックドインバータを含み、第１クロックドイ
ンバータはクロックドインバータが基準符号の選択を指
定するシフトコントロール信号を受け取ったときに一端
がｎチャンネルトランジスタを介してアースされるとと
もに他端がｐチャネルトランジスタを介して電源と接続
され、かつローレベルの基準符号で導通するｐチャネル
トランジスタを介して電源から供給されるハイレベルの
電気波形又はハイレベルの基準符号で導通するｎチャネ
ルトランジスタを介してアースから供給されるローレベ
ルの電気波形のいずれか一方を出力し、第２クロックド
インバータはクロックドインバータがシフトされた符号
の選択を指定するシフトコントロール信号を受け取った
ときに一端がｎチャネルトランジスタを介してアースさ
れるとともに他端がｐチャネルトランジスタを介して電
源と接続され、かつローレベルのシフトされた符号で導
通するｐチャネルトランジスタを介して電源から供給さ
れるハイレベルの電気波形又はハイレベルのシフトされ
た符号で導通するｎチャネルトランジスタを介してアー
スから供給されるローレベルの電気波形のいずれか一方
を出力することを特徴とする請求項１に記載のバレルシ
フタ。