JPH04245535A

JPH04245535A - 演算回路

Info

Publication number: JPH04245535A
Application number: JP3031760A
Authority: JP
Inventors: Mitsuharu Oki; 光晴大木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-01-31
Filing date: 1991-01-31
Publication date: 1992-09-02
Also published as: US5923578A; KR920015737A; US5367700A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば複数のラインを
介して時分割的に供給されてくる入力データを２ａ　倍
する演算回路に関する。

【０００２】

【従来の技術】ディジタル処理回路においては乗算器が
広く使用されているが、乗算器は加算回路等に比べて回
路規模が大きいため、全体の処理回路をより小型化する
ために乗算回器をより小型化することが求められている
。図１１は従来の乗算器の一例を示し、この図１１にお
いて、１Ａ，１Ｂ，‥‥は夫々複数の全加算器よりなる
加算回路であり、これら加算回路１Ａ，１Ｂ，‥‥を複
数個接続することにより乗算器が構成されている。

【０００３】

【発明が解決しようとする課題】しかしながら、単に複
数の全加算器よりなる加算回路を複数個接続するだけの
構成では、全体の回路規模が大きくなる不都合がある。これに関して、乗算器を、入力データを夫々２ａ　倍（
ａ＝‥‥，−２，−１，０，１，２，‥‥）する演算回
路と加算回路とを組み合わせて構成することが考えられ
る。また、その入力データを複数のラインを介して時分
割的に伝送することが考えられる。

【０００４】入力データを時分割的に伝送するシステム
の一例につき図１２を参照して説明する。先ず図１２Ａ
の例は、１本の信号線で語長が３ビットのデータ列Ａ，
Ｂ，Ｃ，‥‥を順次伝送するものである。即ち、３ビッ
トのデータを夫々Ａ＝（Ａ２，Ａ１，Ａ０），Ｂ＝（Ｂ
２，Ｂ１，Ｂ０），Ｃ＝（Ｃ２，Ｃ１，Ｃ０），‥‥と
すると、その１本の信号線を１サイクルに１ビットずつ
の伝送速度でＡ０，Ａ１，Ａ２，Ｂ０，Ｂ１，Ｂ２，Ｃ
０，‥‥の順序でデータが伝送される。

【０００５】また、図１２Ｂの例は、語長６ビットのデ
ータ列Ａ，Ｂ，Ｃ，‥‥を上位３ビットと下位３ビット
とに分けて２本の信号線で伝送するものである。即ち、
６ビットのデータを夫々Ａ＝（Ａ５，Ａ４，Ａ３，Ａ２
，Ａ１，Ａ０），Ｂ＝（Ｂ５，Ｂ４，Ｂ３，Ｂ２，Ｂ１
，Ｂ０），Ｃ＝（Ｃ５，Ｃ４，Ｃ３，Ｃ２，Ｃ１，Ｃ０
），‥‥とすると、その２本の内の第１の信号線を１サ
イクルに１ビットずつの伝送速度でＡ０，Ａ１，Ａ２，
Ｂ０，Ｂ１，Ｂ２，Ｃ０，‥‥の順序でデータが伝送さ
れ、第２の信号線をその第１の信号線に対して３サイク
ル遅れてＡ３，Ａ４，Ａ５，Ｂ３，Ｂ４，Ｂ５，Ｃ３，
‥‥の順序でデータが伝送される。

【０００６】同様に、図１２Ｃの例は夫々が語長９ビッ
トのデータ列Ａ，Ｂ，Ｃ，‥‥を上位３ビット、中位３
ビット及び下位３ビットに分けて３本の信号線で伝送す
るものである。例えば、データＡを（Ａ８，‥‥，Ａ１
，Ａ０）とすると、下位３ビット（Ａ０，Ａ１，Ａ２）
が第１の信号線で伝送され、それから３サイクル遅れて
中位３ビット（Ａ３，Ａ４，Ａ５）が第２の信号線で伝
送され、それから更に３サイクル遅れて上位３ビット（
Ａ６，Ａ７，Ａ８）が第３の信号線で伝送される。また、データＢを（Ｂ８，‥‥，Ｂ１，Ｂ０）とすると
、データ（Ａｊ，Ａｊ＋１，Ａｊ＋２）に続いて各信号
線でデータ（Ｂｊ，Ｂｊ＋１，Ｂｊ＋２）が伝送され、
それに続いてデータＣの各ビットが伝送される。

【０００７】図１２の伝送方式を一般化すると、ｎを３
の整数倍として、語長ｎのデータ列Ａ，Ｂ，Ｃ，‥‥を
ｎ／３本の信号線で時分割的に伝送することができる。この場合のデータ列のデータ構造は次の数１のようにな
っている。ただし、Ａｎ−１，Ｂｎ−１等がＭＳＢであ
り、Ａ０，Ｂ０等が最小桁（ＬＳＢ）である。

【数１】Ａ＝（Ａｎ−１，Ａｎ−２，‥‥，Ａ１，Ａ０）Ｂ＝（
Ｂｎ−１，Ｂｎ−２，‥‥，Ｂ１，Ｂ０）Ｃ＝（Ｃｎ−
１，Ｃｎ−２，‥‥，Ｃ１，Ｃ０）‥‥‥‥‥‥

【０００８】また、数１のデータ列を図１３に示すよう
に、２×ｎ／６本の信号線を用いて時分割的に伝送する
こともできる。図１３Ａは、語長６ビットのデータ列Ａ
，Ｂ，Ｃ，‥‥を２本の信号線を用いて伝送する場合を
示し、図１３Ｂは、語長１２ビットのデータ列Ａ，Ｂ，
Ｃ，‥‥を４本の信号線で伝送する場合を示し、図１３
Ｃは、語長１８ビットのデータ列Ａ，Ｂ，Ｃ，‥‥を６
本の信号線で伝送する場合を示す。この外にも例えばｎ
を４の整数倍として、語長ｎビットのデータ列をｎ／４
本の信号線で伝送するような方式等も考えることができ
る。本発明は斯かる点に鑑み、図１２及び図１３に示す
ように入力データが複数の信号線を用いて時分割的に供
給されるようなシステムにおいて、そのシステムに適用
できる構成の２ａ　倍用の演算回路を提供することを目
的とする。

【０００９】

【課題を解決するための手段】本発明による加算回路は
、例えば図２に示す如く、ローレベルの信号を第１の３
入力セレクタ（５）の第１の入力端子に供給し、第１の
入力ラインＩ０をその第１の３入力セレクタ（５）の第
２の入力端子と第２の３入力セレクタ（６）の第１の入
力端子とに共通に接続し、第２の入力ラインＩ１をその
第１の３入力セレクタ（５）の第３の入力端子とその第
２の３入力セレクタ（６）の第２の入力端子と第３の３
入力セレクタ（７）の第１の入力端子とに共通に接続し
、第３の入力ラインＩ２をその第２の３入力セレクタ（
６）の第３の入力端子とその第３の３入力セレクタ（７
）の第２の入力端子とに共通に接続し、（例えば図３に
示すように）その第１の入力ラインＩ０，第２の入力ラ
インＩ１及び第３の入力ラインＩ２に時分割的に入力デ
ータを供給するようにしたものである。

【００１０】

【作用】斯かる本発明によれば、例えば部分的に第１の
３入力セレクタ（５）〜第３の３入力セレクタ（７）で
夫々第１の入力端子のデータを出力することにより、入
力データを２倍することができ、逆に部分的に第１の３
入力セレクタ（５）〜第３の３入力セレクタ（７）で夫
々第３の入力端子のデータを出力することにより、入力
データを１／２倍することができる。この動作を組み合
わせることにより、時分割的に供給される入力データを
２ａ　倍（ａは整数）することができる。

【００１１】

【実施例】以下、本発明の一実施例につき図１〜図５を
参照して説明しよう。本例はデータが図１２で示すよう
に時分割されて伝送されるシステムに本発明を適用した
ものである。図１は本例の乗算器の基本構成を示し、こ
の図１において、２Ａ，２Ｂ，‥‥は夫々加算回路、３
は入力データを２ａ　倍（ａは整数）する演算回路、４
は入力データを２ｂ　倍（ｂは整数）する演算回路であ
る。この場合、加算回路２Ａにおいて供給される一方のデー
タと演算回路３を介して供給される他方のデータとが加
算され、この加算結果が次の加算回路２Ｂに供給され、
この加算回路２Ｂにおいてその供給されたデータと演算
回路４を介して供給されるデータとが加算され、この加
算結果が図示省略された次の加算回路に供給される。な
お、一般にｋｎ／ｌ本の信号線を使用して語長ｎビット
のデータが送られてくるとき、その加算回路は、ｎ／ｌ
個のｋビット加算器とｎ／ｌ個のレジスタとｎ／ｌ個の
２入力セレクタとで構成できる。

【００１２】図２は、図１の乗算器の中で使用されてい
る語長９ビットで２ａ　倍用の演算回路３の一例を示し
、この図２において、５〜７は夫々３入力で１出力のセ
レクタである。これら３個のセレクタの内の、第１のセ
レクタ５の第１の入力端子にローレベル“０”の信号を
供給し、第１のセレクタ５の第２の入力端子と第２のセ
レクタ６の第１の入力端子とに第１の入力ラインＩ０を
共通に接続し、第１のセレクタ５の第３の入力端子と第
２のセレクタ６の第２の入力端子と第３のセレクタ７の
第１の入力端子とに共通に第２の入力ラインを接続し、
第３のセレクタ７の第３の入力端子にローレベル“０”
の信号を供給する。そして、セレクタ５，６及び７の出
力端子を夫々出力ラインＯ０，Ｏ１及びＯ２に接続する
。

【００１３】図３を参照して、図２の回路で入力データ
を２倍する場合（即ち、ａ＝１の場合）の動作につき説
明する。その入力データの語長は９ビットであり、それ
に対応する出力データも９ビットである。また、入力ラ
インＩ０〜Ｉ２を介して一連の語長９ビットのデータ‥
‥，Ａ，Ｂ，Ｃ，Ｄ，Ｅ，‥‥が供給されるものとして
、これらデータを次のように表す。これらの表現の中で
Ａ８，Ｂ８等が最大桁（ＭＳＢ）であり、Ａ０，Ｂ０等
が最小桁（ＬＳＢ）である。

【数２】Ａ＝（Ａ８，Ａ７，‥‥，Ａ０）Ｂ＝（Ｂ８，
Ｂ７，‥‥，Ｂ０）Ｃ＝（Ｃ８，Ｃ７，‥‥，Ｃ０）Ｄ＝（Ｄ８，Ｄ７，‥‥，Ｄ０）Ｅ＝（Ｅ８，Ｅ７，‥‥，Ｅ０）

【００１４】これらのデータＡ〜Ｅは、図３Ａ〜Ｃに示
すように、入力ラインＩ０〜Ｉ２を介して２１サイクル
かけて時分割的に供給される。また、ａ＝１の場合には
単に入力データを２倍したものが出力データになると共
に、２倍するのは単にデータを上位桁に１ビットシフト
するのと等価であるため、入力データＡ〜Ｅに対応する
９ビットの出力データは夫々次のようになる。ただし、
１０ビット目への桁上げ出力である入力データのＭＳＢ
は無視している。２×Ａ＝（Ａ７，Ａ６，‥‥，Ａ０，０）２×Ｂ＝（Ｂ
７，Ｂ６，‥‥，Ｂ０，０）２×Ｃ＝（Ｃ７，Ｃ６，‥
‥，Ｃ０，０）２×Ｄ＝（Ｄ７，Ｄ６，‥‥，Ｄ０，０
）２×Ｅ＝（Ｅ７，Ｅ６，‥‥，Ｅ０，０）これらの出
力データ２Ａ〜２Ｅは、図３Ｄ〜Ｆに示すように、出力
ラインＯ０〜Ｏ２を介して２０サイクルかけて時分割的
に出力される。

【００１５】具体的に３サイクル目，６サイクル目，９
サイクル目，１２サイクル目，１５サイクル目，‥‥の
ときは、外部からコントロール信号を与えることにより
、セレクタ５〜７を切り替えて出力ラインＯ０，Ｏ１及
びＯ２に夫々“０”の信号，入力ラインＩ０の信号及び
入力ラインＩ１の信号を出力するようにする。それ以外
のサイクルでは、入力ラインＩ０，Ｉ１及びＩ２の信号
をそのまま夫々出力ラインＯ０，Ｏ１及びＯ２に出力す
るようにする。そして、図３Ｇ〜Ｉに示すように、出力
ラインＯ０の６〜８サイクル目のデータ，出力ラインＯ
１の９〜１１サイクル目のデータ及び出力ラインＯ２の
１２〜１４サイクル目のデータよりなる語長９ビットの
データは次のようになるが、これは２×Ｃに等しい。（Ｃ７，Ｃ６，‥‥，Ｃ０，０）

【００１６】同様にして所定の９サイクルで所定の出力
ラインよりデータを抜き出すことにより、２×Ａ，２×
Ｂ，２×Ｄ，２×Ｅ等が得られる。なお、この場合には
入力データに対して出力データが１サイクル早めに出力
されるので、入力データに対するタイミングを正確に合
わせるにはその出力データをレジスタで遅延させる必要
がある。

【００１７】図４を参照して、図２の回路で入力データ
を４倍する場合（即ち、ａ＝２の場合）の動作につき説
明する。本例でも、図４Ａ〜Ｃに示すように入力ライン
Ｉ０〜Ｉ２を介して語長９ビットのデータＡ〜Ｅが供給
されるが、これに対応して図４Ｄ〜Ｆに示すように入力
データを４倍した出力データが出力ラインＯ０〜Ｏ２を
介して出力される。

【００１８】具体的に２サイクル目，５サイクル目，８
サイクル目，１１サイクル目，１４サイクル目，‥‥及
び３サイクル目，６サイクル目，９サイクル目，１２サ
イクル目，１５サイクル目，‥‥のときは、外部からコ
ントロール信号を与えることによりセレクタ５〜７を切
り替えて、出力ラインＯ０，Ｏ１及びＯ２に夫々“０”
の信号，入力ラインＩ０の信号及び入力ラインＩ１の信
号を出力するようにする。それ以外のサイクルでは、入
力ラインＩ０，Ｉ１及びＩ２の信号をそのまま夫々出力
ラインＯ０，Ｏ１及びＯ２に出力するようにする。そし
て、図３Ｇ〜Ｉに示すように、出力ラインＯ０の５〜７
サイクル目のデータ，出力ラインＯ１の８〜１０サイク
ル目のデータ及び出力ラインＯ２の１１〜１３サイクル
目のデータよりなる語長９ビットのデータは次のように
なるが、これは４×Ｃに等しい。（Ｃ６，Ｃ５，‥‥，Ｃ０，０，０）同様にして所定の９サイクルで所定の出力ラインよりデ
ータを抜き出すことにより、４×Ａ，４×Ｂ，４×Ｄ，
４×Ｅ等が得られる。

【００１９】図５を参照して、図２の回路で入力データ
を１／２倍する場合（即ち、ａ＝−１の場合）の動作に
つき説明する。本例でも、図５Ａ〜Ｃに示すように入力
ラインＩ０〜Ｉ２を介して語長９ビットのデータＡ〜Ｅ
が供給されるが、これに対応して図５Ｄ〜Ｆに示すよう
に入力データを１／２倍した出力データが出力ラインＯ
０〜Ｏ２を介して出力される。

【００２０】具体的に４サイクル目，７サイクル目，１
０サイクル目，１３サイクル目，‥‥のときは、外部か
らコントロール信号を与えることによりセレクタ５〜７
を切り替えて、出力ラインＯ０，Ｏ１及びＯ２に夫々入
力ラインＩ１の信号，入力ラインＩ２の信号及び“０”
の信号を出力するようにする。それ以外のサイクルでは
、入力ラインＩ０，Ｉ１及びＩ２の信号をそのまま夫々
出力ラインＯ０，Ｏ１及びＯ２に出力するようにする。そして、図５Ｇ〜Ｉに示すように、出力ラインＯ０の８
〜１０サイクル目のデータ，出力ラインＯ１の１１〜１
３サイクル目のデータ及び出力ラインＯ２の１４〜１６
サイクル目のデータよりなる語長９ビットのデータは次
のようになるが、これは（１／２）×Ｃに等しい。（０，Ｃ８，Ｃ７，‥‥，Ｃ２，Ｃ１）

【００２１】同
様にして所定の９サイクルで所定の出力ラインよりデー
タを抜き出すことにより、（１／２）×Ａ，（１／２）
×Ｂ，（１／２）×Ｄ，（１／２）×Ｅ等が得られる。なお、語長９ビットを１／２倍するので、Ｃ０が切り捨
てられて語長８ビットとなり、ＭＳＢとして０を付加す
ることにより語長９ビットのデータが出力される。

【００２２】なお、入力データが２の補数表現の場合に
、入力データを１／２倍，１／４倍等するときには、上
位ビットには符号ビットとしてのＭＳＢをコピーする必
要がある。例えば、（Ａ８，Ａ７，Ａ６，‥‥，Ａ１，Ａ０）の１／２倍は（Ａ８，Ａ８，Ａ７，‥‥，Ａ２，Ａ１）であり、１／
４倍は（Ａ８，Ａ８，Ａ８，Ａ７，‥‥，Ａ２）である。この
ように符号ビットをコピーするには図６のように回路を
構成すればよい。

【００２３】図６は、入力データが２の補数表現である
場合の２ａ　倍用の演算回路を示し、この図６において
、８はレジスタであり、このレジスタ８を第３のセレク
タ７の出力端子とこのセレクタ７の第３の入力端子との
間に接続する。他の構成は図２の例と同じである。この
ようにレジスタ８が設けられているので、符号ビットを
容易にコピーすることができる。

【００２４】図７を参照して、図６の回路で入力データ
を１／２倍する場合（即ち、ａ＝−１の場合）の動作に
つき説明する。本例でも、図７Ａ〜Ｃに示すように入力
ラインＩ０〜Ｉ２を介して語長９ビットのデータＡ〜Ｅ
が供給されるが、これに対応して図７Ｄ〜Ｆに示すよう
に入力データを１／２倍した出力データが出力ラインＯ
０〜Ｏ２を介して出力される。

【００２５】具体的に４サイクル目，７サイクル目，１
０サイクル目，１３サイクル目，‥‥のときは、外部か
らコントロール信号を与えることによりセレクタ５〜７
を切り替えて、出力ラインＯ０，Ｏ１及びＯ２に夫々入
力ラインＩ１の信号，入力ラインＩ２の信号及びレジス
タ８の信号を出力するようにする。それ以外のサイクル
では、入力ラインＩ０，Ｉ１及びＩ２の信号をそのまま
夫々出力ラインＯ０，Ｏ１及びＯ２に出力するようにす
る。そして、図７Ｇ〜Ｉに示すように、出力ラインＯ０
の８〜１０サイクル目のデータ，出力ラインＯ１の１１
〜１３サイクル目のデータ及び出力ラインＯ２の１４〜
１６サイクル目のデータよりなる語長９ビットのデータ
は次のようになるが、これは（１／２）×Ｃの２の補数
表現に等しい。（Ｃ８，Ｃ８，Ｃ７，‥‥，Ｃ２，Ｃ１）同様にして所
定の９サイクルで所定の出力ラインよりデータを抜き出
すことにより、（１／２）×Ａ，（１／２）×Ｂ，（１
／２）×Ｄ，（１／２）×Ｅ等の２の補数表現が得られ
る。

【００２６】次に、図２又は図６の２ａ　倍する演算回
路と加減算回路とを組み合わせて構成したＦＩＲフィル
タについて説明する。本例のＦＩＲフィルタは３次のＢ
ｏｏｔｈ　のアルゴリズムを利用した３タップのＦＩＲ
フィルタである。この場合、入力データを時間ｔの関数
としてＩＮ（ｔ）で表し、この入力データＩＮ（ｔ）と
３個の係数Ｘ，Ｙ及びＺとを夫々コンボリューションす
るものとして、これら３個の係数を夫々９ビットの２の
補数表現で表す。例えば係数Ｘを要素で表現したものが
（Ｘ８，Ｘ７，‥‥，Ｘ１，Ｘ０）であるとして、この
係数Ｘの値（この値をもＸで表す。）は次のように変形
することができる。

【数３】　　　　　　　　　　　　Ｘ＝−Ｘ８・２８　＋Ｘ７・
２７　＋Ｘ６・２６　＋‥‥＋Ｘ０・２０　　　　　　
　　　　　　　　　＝（−４Ｘ８＋２Ｘ７＋Ｘ６＋Ｘ５
）・２６　　　　　　　　　　　　　　　＋（−４Ｘ５
＋２Ｘ４＋Ｘ３＋Ｘ２）・２３　　　　　　　　　　　
　　　　＋（−４Ｘ２＋２Ｘ１＋Ｘ０）　　　　　　　
　　　　　　　＝ｘ６・２６　＋ｘ３・２３　＋ｘ０

【
００２７】ただし、ｘ６＝−４Ｘ８＋２Ｘ７＋Ｘ６＋Ｘ５ｘ３＝−４Ｘ５＋２Ｘ４＋Ｘ３＋Ｘ２ｘ０＝−４Ｘ２＋２Ｘ１＋Ｘ０が成立している。この場合、Ｘｉ＝０又は１（ｉ＝０，
１，‥‥，８）であるため、ｘ６，ｘ３，ｘ０の値は０
，±１，±２，±３又は±４の何れかである。従って、
入力データＩＮ（ｔ）と係数Ｘとの乗算結果は次のよう
になる。

【数４】　　　　　　　　Ｘ・ＩＮ（ｔ）＝ｘ６・ＩＮ（ｔ）・
２６　　　　　　　　　　　　　　　　　　　　　　　
＋ｘ３・ＩＮ（ｔ）・２３　＋ｘ０・ＩＮ（ｔ）

【００
２８】この数４において、ｘ６，ｘ３，ｘ０の値は０，
±１，±２，±３又は±４の何れかである。従って、予
め０，ＩＮ（ｔ），２ＩＮ（ｔ），３ＩＮ（ｔ）又は４Ｉ
Ｎ（ｔ）が求められていれば、これらの中からｘ６，ｘ３又はｘ
０の値に応じて対応するデータを選択し、これらを２６
　倍（即ち、６ビットシフト），２３　倍（即ち、３ビ
ットシフト）及び１倍し、この結果を更に加減算しあう
ことにより数４の乗算結果を求めることができる。係数
Ｘを数３のように３ビット毎の項に分解することにより
加減算する回数を減少させた乗算器を、３次のＢｏｏｔ
ｈ　のアルゴリズムを利用した乗算器という。

【００２９】数３の変形を係数Ｙ及びＺにも適用すると
、フィルタの最終的な出力は次のようになる。

【数５】出力＝Ｘ・ＩＮ（ｔ）＋Ｙ・ＩＮ（ｔ＋１）＋Ｚ・ＩＮ
（ｔ＋２）　　　　＝ｘ６・ＩＮ（ｔ）・２６　＋ｘ３
・ＩＮ（ｔ）・２３　＋ｘ０・ＩＮ（ｔ）　　　　＋ｙ
６・ＩＮ（ｔ＋１）・２６　＋ｙ３・ＩＮ（ｔ＋１）・
２３　　　　　＋ｙ０・ＩＮ（ｔ＋１）＋ｚ６・ＩＮ（
ｔ＋２）・２６　　　　　＋ｚ３・ＩＮ（ｔ＋２）・２
３　＋ｚ０・ＩＮ（ｔ＋２）この数５において、ｘ６，
ｘ３，ｘ０，ｙ６，ｙ３，ｙ０，ｚ６，ｚ３，ｚ０の値
は、夫々０，±１，±２，±３又は±４の何れかである
。従って、ｘ６・ＩＮ（ｔ）等の９個のデータを予め求
めておいて、これらを加減算することにより最終的な出
力を求めることができる。

【００３０】先ず、図８を参照してそのＦＩＲフィルタ
回路で使用する整数倍回路につき説明する。この図８に
おいて、“０”のデータをそのまま０倍の出力とし、入
力データをそのまま１倍の出力とする。また、入力デー
タより２倍回路９及びレジスタ１０を介して２倍の出力
を得て、１倍の出力と２倍の出力とを加算回路１１で加
算して３倍の出力を得て、２倍の出力より２倍回路１２
及びレジスタ１３を介して４倍の出力を得る。この図８
の整数倍回路を使用することにより、入力データＩＮ（
ｔ）を夫々０倍、１倍、２倍、３倍及び４倍したデータ
を予め計算しておくことができる。なお、図８〜図１０
においては、複数本の配線を１本のバス線で表している
。

【００３１】また、図８の整数倍回路において、２倍回
路９及び１２は夫々図２の回路（ａ＝１の場合）を使用
して構成することができる。この場合には、図３を参照
して説明したように出力データが入力データよりも１サ
イクル早く出力される。そこで、２倍回路９及び１２の
出力部に夫々レジスタ１０及び１３を配して出力データ
を１サイクル遅らせて、これにより入力データと出力デ
ータとのタイミングを合わせている。

【００３２】図９は本例の３タップＦＩＲフィルタを示
し、この図９において、１４が図８に示した整数倍回路
であり、この整数倍回路１４に入力データＩＮ（ｔ）を
供給する。この整数倍回路１４より値が０，ＩＮ（ｔ）
，２ＩＮ（ｔ），３ＩＮ（ｔ）及び４ＩＮ（ｔ）のデー
タが出力される。１５Ａは演算ユニットを示し、この演
算ユニット１５Ａにおいて、整数倍された５個のデータ
を夫々第１の５入力のセレクタ１６の入力部に供給する
。１７は図２の回路で構成される２６　倍用の演算回路
を示し、そのセレクタ１６の出力データをその演算回路
１７及び６個のレジスタを縦続接続してなる遅延回路１
８を介して加減算器１９の一方の入力部に供給し、この
加減算器１９の他方の入力部に“０”のデータを供給す
る。

【００３３】また、その演算ユニット１５Ａにおいて、
その整数倍された５個のデータを夫々第２の５入力のセ
レクタ２０の入力部に供給する。２１は図２の回路で構
成される２３　倍用の演算回路を示し、そのセレクタ２
０の出力データをその演算回路２１及び３個のレジスタ
を縦続接続してなる遅延回路２２を介して加減算器２３
の一方の入力部に供給し、この加減算器２３の他方の入
力部に加減算器１９の出力データを供給する。２４は第
３の５入力のセレクタを示し、その整数倍された５個の
データを更にそのセレクタ２４の入力部に供給し、この
セレクタ２４の出力データを加減算器２５の一方の入力
部に供給し、この加減算器２５の他方の入力部に前段の
加減算器２３の出力データを供給する。この加減算器２
５の出力データがそのままこの演算ユニット１５Ａの出
力データとなる。

【００３４】１５Ｂ及び１５Ｃは夫々演算ユニット１５
Ａと同一構成の演算ユニットを示すが、セレクタ１６，
２０，２４で選択するデータは各演算ユニット１５Ａ〜
１５Ｃで夫々異なっている。また、２６は整数倍回路１
４の５個の出力データを夫々３クロック分だけ遅延させ
るための遅延回路、２７は遅延回路２６の５個の出力デ
ータを夫々３クロック分だけ遅延させるための遅延回路
を示し、遅延回路２６の５個の出力データを演算ユニッ
ト１５Ｂに供給し、遅延回路２７の出力データを演算ユ
ニット１５Ｃに供給する。そして、初段の演算ユニット
１５Ａの出力データを中段の演算ユニット１５Ｂに供給
し、この演算ユニット１５Ｂの出力データを演算ユニッ
ト１５Ｃに供給する。この演算ユニット１５Ｃの出力か
ら３個のレジスタを接続してなる遅延回路２８を介して
得られたデータがこのＦＩＲフィルタの最終的な出力と
なる。

【００３５】また、上記のように演算回路１７は図２の
回路でａ＝６とした回路であるが、ａ＝６の場合には出
力データが入力データよりも６サイクル早くなるので、
出力データと入力データとのタイミングを合わせるため
に遅延回路１８を設けてある。同様に、演算回路２１に
ついては出力データが入力データよりも３サイクル早く
なるので、タイミングを合わせるために遅延回路２２を
設けてある。

【００３６】図９のＦＩＲフィルタの全体の動作につき
説明するに、先ず数５における｜ｚ６｜，｜ｚ３｜，｜
ｚ０｜の値によって外部から初段の演算ユニット１５Ａ
の中のセレクタ１６，２０，２４の選択を制御する。こ
れにより加減算器１９，２３，２５に夫々｜ｚ６｜・Ｉ
Ｎ（ｔ＋２）・２６　，｜ｚ３｜・ＩＮ（ｔ＋２）・２
３　，｜ｚ０｜・ＩＮ（ｔ＋２）が供給される。また、
ｚ６，ｚ３，ｚ０の符号により加減算器１９，２３，２
５で加算するか又は減算するかを設定することにより、
次の数６の演算を実行する。

【数６】　　　　Ｚ・ＩＮ（ｔ＋２）＝ｚ６・ＩＮ（ｔ＋２）・
２６　　　　　　　　　　　　　　　　　　　　　＋ｚ
３・ＩＮ（ｔ＋２）・２３　＋ｚ０・ＩＮ（ｔ＋２）

【
００３７】また、遅延回路２６により各データに夫々３
サイクルの遅延が生ずる。図１２のタイミングチャート
より明かなように、３サイクルの遅延とは１つ前のデー
タを意味する。従って、中段の演算ユニット１５Ｂにお
いて、数５の係数ｙ６，ｙ３及びｙ０の値に応じて３個
の５入力のセレクタ及び３個の加減算器を制御すること
により、次のようにＹ・ＩＮ（ｔ＋１）が計算され、こ
れが前段から供給されたＺ・ＩＮ（ｔ＋２）に加算され
る。

【数７】　　　　Ｙ・ＩＮ（ｔ＋１）＝ｙ６・ＩＮ（ｔ＋１）・
２６　　　　　　　　　　　　　　　　　　　　　＋ｙ
３・ＩＮ（ｔ＋１）・２３　＋ｙ０・ＩＮ（ｔ＋１）

【
００３８】同様に終段の演算ユニット１５Ｃにおいて、
数４のＸ・ＩＮ（ｔ）が計算され、これが中段より供給
されるＺ・ＩＮ（ｔ＋２）＋Ｙ・ＩＮ（ｔ＋１）に加算
される。従って、最終的に数５で表した出力が得られる
。この図９の回路では加減算器１９，２３，‥‥が９個
直列に接続されているので、加減算器１個に要する処理
時間をＴとすると、処理時間は９Ｔとなる。

【００３９】これに対して、図９と等価であり、且つ高
速動作が可能な回路の例を図１０に示す。この図１０に
おいては、整数倍回路１４の５個の出力データを夫々レ
ジスタ２９及びレジスタ３０を介して演算ユニット３１
Ａに供給する。この演算ユニット３１Ａにおいて、５入
力のセレクタ３２にレジスタ３０の５個の出力データを
供給し、このセレクタ３２の出力データを２６　倍用の
演算回路３３を介して加減算器３４の一方の入力部に供
給し、この加減算器３４の他方の入力部に外部より２個
のレジスタ３５及び３６を介して“０”のデータを供給
する。この加減算器３４の出力をレジスタ３７を介して
取り出したデータがこの演算ユニット３１Ａの出力デー
タとなる。また、そのレジスタ３０の出力部にその演算
ユニット３１Ａと並列にその演算ユニット３１Ａと同一
構成の２個の演算ユニット３１Ｂ及び３１Ｃを接続する
。

【００４０】また、レジスタ２９より出力される５個の
データを演算ユニット３９Ａに供給する。この演算ユニ
ット３９Ａにおいて、５入力のセレクタ４０にレジスタ
２９の５個の出力データを供給し、このセレクタ４０の
出力データを２３　倍用の演算回路４１を介して加減算
器４２の一方の入力部に供給し、この加減算器４２の他
方の入力部にレジスタ３８を介して演算ユニット３１Ａ
の出力データを供給する。この加減算器４２の出力をレ
ジスタ４３を介して取り出したデータがこの演算ユニッ
ト３９Ａの出力データとなり、この出力データを演算ユ
ニット３１Ｂに供給する。また、そのレジスタ２９の出
力部にその演算ユニット３９Ａと並列にその演算ユニッ
ト３９Ａと同一構成の２個の演算ユニット３９Ｂ及び３
９Ｃを接続する。

【００４１】また、整数倍回路１４の５個の出力データ
を更に演算ユニット４４Ａに供給する。この演算ユニッ
ト４４Ａにおいて、その５個の出力データを５入力のセ
レクタ４５の入力部に供給し、このセレクタ４５の出力
データを加減算器４６の一方の入力部に供給し、この加
減算器４６の他方の入力部に演算ユニット３１Ｂの出力
データを供給する。この加減算器４６の出力をレジスタ
４７を介して取り出したデータがこの演算ユニット４４
Ａの出力データとなり、この出力データを演算ユニット
３９Ｂに供給する。また、その整数倍回路１４の出力部
にその演算ユニット４４Ａと並列にその演算ユニット４
４Ａと同一構成の２個の演算ユニット４４Ｂ及び４４Ｃ
を接続する。

【００４２】そして、演算ユニット３９Ｂの出力を演算
ユニット３１Ｃに供給し、この演算ユニット３１Ｃの出
力を演算ユニット４４Ｂに供給し、この演算ユニット４
４Ｂの出力を演算ユニット３９Ｃに供給し、この演算ユ
ニット３９Ｃの出力をレジスタ５０を介して演算ユニッ
ト４４Ｃに供給する。この演算ユニット４４Ｃの出力よ
り２個のレジスタ４８及び４９を介して得られたデータ
がこのフィルタの最終的な出力データとなる。この図１
０の例では処理時間が１個の加減算器の処理時間に等し
くなり、演算速度が高速化されている。

【００４３】なお、本発明は上述実施例に限定されず、
例えば信号が図１３のように伝送されるシステムに適用
するなど本発明の要旨を逸脱しない範囲で種々の構成を
取り得るのことは勿論である。

【００４４】

【発明の効果】本発明によれば、入力データが複数のラ
インを介して時分割的に伝送される場合に簡単な構成で
その入力データを２ａ　倍できる演算回路が実現できる
ので、その演算回路と加算回路とを組み合わせることに
より回路規模の小さな乗算器を構成できる利益がある。

【図面の簡単な説明】

【図１】本発明による演算回路を適用した乗算器の構成
を示すブロック図である。

【図２】本発明による演算回路の一例を示す構成図であ
る。

【図３】図２の演算回路で入力データを２倍する場合の
動作の説明に供するタイミングチャート図である。

【図４】図２の演算回路で入力データを４倍する場合の
動作の説明に供するタイミングチャート図である。

【図５】図２の演算回路で入力データを１／２倍する場
合の動作の説明に供するタイミングチャート図である。

【図６】本発明による演算回路の他の例を示す構成図で
ある。

【図７】図６の演算回路で入力データを１／２倍する場
合の動作の説明に供するタイミングチャート図である。

【図８】整数倍回路の一例を示す構成図である。

【図９】本発明による演算回路を応用した３タップＦＩ
Ｒフィルタを示す構成図である。

【図１０】図９の例と等価な回路を示す構成図である。

【図１１】従来の乗算器の一例を示すブロック図である
。

【図１２】信号を時分割的に伝送する伝送系の一例を示
すタイミングチャート図である。

【図１３】信号を時分割的に伝送する伝送系の他の例を
示すタイミングチャート図である。

【符号の説明】

３　　２ａ　倍用の演算回路４　　２ｂ　倍用の演算回路５〜７　　３入力のセレクタＩ０〜Ｉ２　　入力ラインＯ０〜Ｏ２　　出力ライン８　　レジスタ

Claims

【特許請求の範囲】

【請求項１】　　　　ローレベルの信号を第１の３入力
セレクタの第１の入力端子に供給し、第１の入力ライン
を上記第１の３入力セレクタの第２の入力端子と第２の
３入力セレクタの第１の入力端子とに共通に接続し、第
２の入力ラインを上記第１の３入力セレクタの第３の入
力端子と上記第２の３入力セレクタの第２の入力端子と
第３の３入力セレクタの第１の入力端子とに共通に接続
し、第３の入力ラインを上記第２の３入力セレクタの第
３の入力端子と上記第３の３入力セレクタの第２の入力
端子とに共通に接続し、上記第１の入力ライン，第２の
入力ライン及び第３の入力ラインに時分割的に入力デー
タを供給するようにしたことを特徴とする演算回路。