JP2968718B2 - 演算装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は演算装置に関し、特
に画像処理演算における座標値等の固定小数点データの
積和演算を実行し入力した固定小数点データと同一ビッ
ト幅の積和演算結果を出力する演算装置に関する。

【０００２】

【従来の技術】従来、この種の演算装置は、例えば特開
昭６２−２１６０７２号公報（文献１）記載の従来の第
１の演算装置のように、複素演算等における積和演算で
の乗算結果を記憶するためのバッファデータ長の増加防
止や丸め誤差を小さくすることを目的として用いられ
る。

【０００３】従来の演算装置をブロックで示す図６
（Ａ）を参照すると、この従来の固定小数点演算装置
は、外部端子ＩＮ１を経由して供給された２つの固定小
数点データＥ１，Ｅ２を外部端子ＩＮ１２からのクロッ
クＣＫ１のタイミングに同期して記憶しデータＤ１，Ｄ
２として出力するデータバッファ２６と、データＤ２の
符号を反転し反転データＤＢ２を出力する符号反転回路
２７と、外部端子１Ｎ１３からの選択信号Ｓ１の供給に
応答して信号Ｄ２，ＤＢ２のいずれか一方を選択し信号
Ｄ２Ｓを出力する２入力のセレクタ２８と、外部端子Ｉ
Ｎ１９からのクロックＣＫ２のタイミングに同期して信
号Ｄ１，Ｄ２Ｓを乗算し上位，下位各ビット乗算信号Ｍ
Ｕ，ＭＬを出力する乗算器２９と、後述のコントロール
回路３２から供給される２つの信号Ｃ１，Ｃ２を外部端
子ＩＮ１４らのクロックＣＫ４のタイミングに同期して
記憶しデータＤ３，Ｄ４として出力するデータバッファ
３０と、外部端子ＩＮ１５らのクロックＣＫ５のタイミ
ングに同期してデータＤ３，Ｄ４を加算し出力データＯ
１を出力する加算器３１と、乗算信号ＭＵ，ＭＬ，出力
データＯ１から信号Ｃ１，Ｃ２を出力するとともに固定
小数点位置データＰ１をインクリメントした出力信号Ｏ
２を出力するコントロール回路３２とを備える。

【０００４】コントロール回路３２をブロックで示す図
６（Ｂ）を参照すると、このコントロール回路３２は、
外部端子ＩＮ１６からのクロックＣＫ３のタイミングに
同期して加算信号Ａを記憶し信号Ｒを出力するレジスタ
３３と、信号Ｒと信号ＭＬとを加算し加算信号Ａを出力
する加算器３４と、信号Ａと外部端子ＩＮ１７からの選
択信号Ｓ２とのいずれか一方を選択信号Ｓ３として出力
する信号選択生成回路３５と、インクリメント回路３６
と、信号Ｓ３の制御に応答して信号Ｏ１，ＭＵＩ，ＭＵ
のいずれか１つを信号Ｃとして選択する３入力のセレク
タ３７と、外部端子ＩＮ１８から固定小数点位置データ
Ｐ１をインクリメントし信号Ｏ２を出力するインクリメ
ント回路３６とを備える。

【０００５】図７（Ａ）を参照すると、信号選択生成回
路３５は、信号Ｓ２を反転反転信号ＳＢ２を出力するイ
ンバータ２２と、信号ＡＦ，ＳＢ２との論理積を取るＡ
ＮＤ回路２３とを備える。

【０００６】図７（Ｂ）を参照すると、符号反転回路２
７は、入力データＤ２を反転し反転データを生成するイ
ンバータ２４と、反転データをインクリメントし信号Ｄ
Ｂ２を出力するインクリメント回路２５とを備える。

【０００７】次に、図６（Ａ），（Ｂ）および演算過程
を示す図８を参照して、従来の固定小数点演算装置の動
作概要について説明すると、まず、説明の便宜上、α１
＊β１＋α２＊β２（以下加算演算処理）の演算処理を
実行するものとする。固定小数点演算の開始時は、コン
トロール回路３２のレジスタ３３の記憶内容をクリアす
る。データバッファ２６は入力固定小数点データＥ１，
Ｅ２をクロック信号ＣＫ１に同期して、順次記憶する。
セレクタ２８は選択信号Ｓ１により、データバッファ２
６の出力Ｄ２を選択し、出力データＤＳ２を出力する。
乗算器２９は、データＤ１，Ｄ２Ｓをクロック信号ＣＫ
２のタイミングに同期して取込み乗算し、上位，下位各
ビット乗算信号ＭＵ，ＭＬを出力し、コントロール回路
３２に供給する。

【０００８】コントロール回路３２では、レジスタ３３
がクロックＣＫ３に同期して加算データＡを記憶する。
信号選択生成回路３は、加算データＡのオーバフローＡ
Ｆと選択信号Ｓ２との供給に応答して選択信号Ｓ３を生
成する。加算データＡにオーバフローＡＦが生じない場
合、対応の選択信号Ｓ３によりセレクタ３７はデータＭ
Ｕを選択し、データＣ１としてデータバッファ３０に供
給する。また、オーバフローＡＦが生じた場合対応の選
択信号Ｓ３によりセレクタ３７はデータＭＵのインクリ
メントデータＭＵＩを選択し、データＣ２としてデータ
バッファ３０に供給する。

【０００９】データバッファ３０は、クロックＣＫ４に
同期してこれらデータＣ１，Ｃ２を記憶する。

【００１０】図８を参照すると、ここまでの演算処理に
より、α１＊β１＝αβ１が求まり、データバッファ３
０はこれをデータＣ１として記憶する。α２＊β２＝α
β２についても同様な乗算処理を行い、データバッファ
３０はその乗算結果Ｃ２としてαβ２を記憶する。

【００１１】データバッファ３０は入力データＣ１，Ｃ
２の各々に対応する記憶データＤ３，Ｄ４を加算器３１
に供給する。加算器３１は、クロックＣＫ５に同期して
これらデータＤ３，Ｄ４すなわちαβ１，αβ２の加算
を実行し、加算結果を出力データＯ１として外部端子Ｏ
ＵＴ１を経由して外部へ出力する。同時に、選択信号Ｓ
３により、コントロール回路３２のセレクタ３７はこの
信号Ｏ１を選択しデータバッファ３０に供給する。デー
タバッファ３０はクロックＣＫ４に同期してこのデータ
Ｏ１対応の信号ＣＯを記憶する。ここまでの演算処理に
より、図８に示すように、αβ１＋αβ２＝αβ１２が
求まる。

【００１２】次に、演算処理をα１＊β１−α２＊β２
（以下減算演算処理）とすると、上記演算処理のα１＊
β１＝αβ１までは、加算演算処理と同様な演算処理を
行いこの加算結果αβ１をデータＣ１としてデータバッ
ファ３０に記憶する。次に、データバッファ２６は新た
な入力固定小数点データＥ１，Ｅ２をデータバッファ２
６に書き込む。セレクタ２８は符号反転データＤＢを選
択し対応の選択データＤ２Ｓを出力する。乗算器２９は
データＤ１，Ｄ２Ｓの乗算を実行する。この結果、以上
の演算処理はα２＊（−β２）を行ったことになる。以
降の加算処理については、第１の例と同様に行う。

【００１３】次に、図８を再度参照して固定小数点デー
タα１，α２，β１，β２および出力データＯ１のビッ
ト幅を１６ビット、丸め誤差補正データを４ビットとし
て、上述したα１＊β１＋α２＊β２すなわち加算演算
処理の実行の具体的な動作について説明すると、まず、
（数値）１６は１６進数を表し、説明の便宜上固定小数
点データα１を（０３１Ｄ）１６，固定小数点データβ
１を（０１３２）１６，固定小数点データα２を（０６
２Ｅ）１６，固定小数点データβ２を（００２１）１
６，固定小数点位置データを（９）１６とする。

【００１４】まず、クロックＣＫ３に同期して、レジス
タ３３に記憶されているデータをクリアする。それと共
に、クロックＣＫ１に同期して、データバッファ２６は
入力端子ＩＮ１から供給される固定小数点データα１
（０３１Ｄ）１６をデータＥ１として記憶する。データ
Ｅ１の記憶完了後、同様にクロックＣＫ１に同期して、
データバッファ２６は次の入力固定小数点データβ１
（０１３２）１６をデータＥ２として記憶する。

【００１５】セレクタ２８は、選択信号Ｓ１の供給に応
答してデータバッファ２６の入力データＥ２対応の出力
データＤ２すなわちβ１（０１３２）１６を選択し、デ
ータＤ２Ｓとしてこのデータβ１（０１３２）１６を出
力する。乗算器２９はクロックＣＫ２に同期してデータ
バッファ２６の入力データＥ１対応の出力データＤ１す
なわちα１（０３１Ｄ）１６とこのデータＤ２Ｓすなわ
ちβ１（０１３２）１６とを乗算し、乗算結果として
（０００３Ｂ８ＡＡ）１６を生成する。この乗算結果デ
ータ（０００３Ｂ８ＡＡ）１６の内、最上位ビットから
２０ビット幅のデータ（０００７７）１６を出力データ
Ｍとして出力し、最上位ビットから１６ビット幅データ
（０００７）１６を上位ビットデータＭＵ，残り４ビッ
ト幅データ（７）１６を下位ビットデータＭＬとして分
離し、それぞれコントロール回路３２に供給する。

【００１６】コントロール回路３２では、加算器３４が
下位ビットデータＭＬ（７）１６とレジスタ３３の記憶
データＲ（０）１６との加算を行い、加算結果Ａ（７）
１６とオーバフロービットＡＦ（０）２を出力し、加算
結果Ａ（７）１６をクロックＣＫ３に同期してレジスタ
３３に記憶する。このように、オーバフロービットＡＦ
が（０）１６であるのでオーバフローを発生していな
い。したがって、信号選択生成回路３５の生成する選択
信号Ｓ３は、セレクタ３７がデータＭＵ（０００７）１
６を出力するように選択させ、このデータＭＵ対応のデ
ータＣ１（０００７）１６をデータバッファ３０に供給
する。データバッファ３０は、クロックＣＫ４に同期し
てデータＣ１（０００７）１６を記憶する。

【００１７】上記と同様な動作を入力固定小数点データ
α２（０６２Ｅ）１６，β２（００２１）１６に対して
行う。これらの乗算結果データ（００００ＣＢＥＥ）１
６の内、最上位ビットから２０ビット幅の乗算データＭ
（０００１９）１６を出力し、上位ビットデータＭＵ
（０００１）１６，下位ビットデータＭＬ（９）１６と
に分離する。

【００１８】同様に、加算器３４は、下位ビットデータ
ＭＬ（９）１６とレジスタ３３の記憶データＲ（７）１
６とを加算し、加算結果Ａ（０）１６とオーバフロービ
ットＡＦ（１）２とを出力するとともに加算結果Ａ
（０）１６をクロックＣＫ３に同期してレジスタ３３に
記憶する。ここで、オーバフロービットが（１）２であ
るのでオーバーフローが発生している。したがって、信
号選択生成回路３５の生成する選択信号Ｓ３は、セレク
タ３７がインクリメントデータＭＵＩ（０００２）１６
を出力するように選択させ、データバッファ３０にデー
タＣ２として出力する。データバッファ３０はクロック
ＣＫ４に同期してこのデータＣ２（０００２）１６を記
憶する。

【００１９】加算器３１は、データバッファ３０に記憶
されたデータＣ１，Ｃ２対応の上位１６ビットデータＤ
３（０００７）１６，Ｄ４（０００２）１６をそれぞれ
読み出し、クロックＣＫ５に同期して加算し、加算結果
Ｏ１（０００９）１６を外部端子ＯＵＴ１から出力す
る。同時にこの加算結果Ｏ１（０００９）１６をコント
ロール回路３２のセレクタ３７に供給して選択信号Ｓ３
によりこのデータＯ１を選択させ、セレクタ３７はデー
タＣ（０００９）１６としてデータバッファ３０に供給
する。データバッファ３０はこのデータＣ（０００９）
１６をクロックＣＫ４に同期して記憶する。

【００２０】次に、外部端子ＩＮ１８から固定小数点位
置データＰ（９）１６が供給される。固定小数点乗算の
実行結果、乗算結果の固定小数点位置は（９）１６＋
（９）１６＝（１２）１６となり、乗算結果３１ビット
幅データの最下位ビットから見て１８ビット目と１９ビ
ット目の間に小数点位置が移動することを示し、この乗
算結果データは最上位ビットから符号ビット，整数値１
１ビット，小数値１８ビットとなる。演算結果の出力デ
ータＯ１を１６ビット幅とするため、乗算結果の最上位
ビットから１６ビット分を出力することになるので、下
位１５ビットは切り捨てる。したがって、出力データＯ
１の固定小数点位置データは、３１ビット幅の固定小数
点位置（１２）１６から切り捨てられる１５ビット幅の
固定小数点位置（Ｆ）１６を減算した値（３）１６とな
る。

【００２１】次に、固定小数点位置データの生成回路を
構成する外部端子ＩＮ１８とコントロール回路３２の入
力端子Ｈ７との接続関係を示す図７（Ｃ）を参照する
と、外部端子ＩＮ１８は４つの端子ＩＮ１８０〜ＩＮ１
８３から成り、コントロール回路３２の入力端子Ｈ７０
は接地ＧＮＤにＨ７１〜Ｈ７３の各々は外部端子ＩＮ８
０〜８２の各々にそれぞれ接続される。動作について説
明すると、外部端子ＩＮ１８から供給される固定小数点
位置データ（９）１６は、この図に示す接続関係によ
り、コントロール回路３２の入力端子Ｈ７０〜７３に供
給されるとき、（２）１６に変換されて入力される。こ
れは、固定小数点位置データＰを２倍（１２）１６して
（１０）１６減算することと同等となる。しかし、（１
０）１６減算すると切り捨てビット幅が１６ビットとな
り、実際の所要切り捨てビット幅は１５ビットなので、
コントロール回路３２のインクリメント回路３８により
インクリメントを行い所要切り捨てビット数と同一の１
５ビットになる。インクリメント回路３８は、このよう
にして生成した（３）１６を外部端子ＯＵＴ２から固定
小数点位置データＯ２として出力する。

【００２２】この演算例で得られた積和演算結果である
演算データＯ１（０００９）１６と固定小数点位置デー
タＯ２（３）１６を、１０進法で表すと１．１２５とな
る。また、出力データ幅を３１ビット幅で実行した時の
積和演算結果は、１０進法で１．１２９４８６０８３９
８４３７５となる。すなわち、誤差比率は０．４０％と
なる。

【００２３】以下、同様な動作をα３，β３・・・α
ｋ，βｋまで繰り返す。公知のように、複素乗算はα１
＊β１±α２＊β２という形の演算である。

【００２４】次に、α１＊β１−α２＊β２の演算すな
わち減算演算処理を行うには、α１＊β１の演算につい
ては、上記演算例で求めた結果と同一の上位１６ビット
データＭＵ（０００７）１６となり、クロックＣＫ４に
同期してデータバッファ３０に記憶される。一方、下位
４ビット幅データＭＬ（７）１６は、レジスタ３３に記
憶される。

【００２５】次に、−α２＊β２の演算は、まず、デー
タバッファ２６に入力したデータＥ２対応のデータＤ２
β２（００２１）１６を符号反転回路２７により符号を
反転し、セレクタ２８は符号反転データＤＢ２（−β
２）（ＦＦＤＦ）１６を選択して選択データＤ２Ｓとし
て出力する。乗算器２９はデータバッファ２６から読み
出されるデータＥ１対応のデータＤ１α２（０６２Ｅ）
１６と選択データＤ２Ｓ（−β２）（ＦＦＤＦ）１６と
を乗算する。この乗算結果データ（７ＦＦ７Ｅ３Ｃ）１
６は、−α２＊β２と同一である。

【００２６】上記乗算結果データ（７ＦＦ７Ｅ３Ｃ）１
６の内の最上位ビットから２０ビット幅の出力データＭ
（ＦＦＦＥＦ）１６を出力し、上位１６ビットデータＭ
Ｕ（ＦＦＦＥ）１６と下位４ビットデータＭＬ（Ｆ）１
６とに分離してそれぞれコントロール回路３２に供給す
る。

【００２７】コントロール回路３２では、加算器３４が
下位ビットデータＭＬ（Ｆ）１６とレジスタ３３の記憶
データＲ（７）１６との加算を行い、加算結果Ａ（６）
１６とオーバフロービットＡＦ（１）２を出力し、加算
結果Ａ（６）１６をレジスタ３３に記憶する。オーバフ
ロービットＡＦが（１）１６であるのでオーバフローを
発生している。したがって、選択信号Ｓ３は、セレクタ
３７が上位１６ビットデータＭＵ（ＦＦＦＥ）１６をイ
ンクリメントしたデータＭＵＩ（ＦＦＦＦ）１６を出力
するように選択させ、このデータＭＵ対応のデータＣ２
（ＦＦＦＦ）１６１６をデータバッファ３０に供給す
る。データバッファ３０は、このデータＣ２（ＦＦＦ
Ｆ）１６を記憶する。

【００２８】加算器３１は、データバッファ３０に記憶
されたデータＣ１，Ｃ２対応の上位１６ビットデータＤ
３（０００７）１６，Ｄ４（ＦＦＦＦ）１６をそれぞれ
読み出し、加算し、加算結果Ｏ１（０００６）１６を外
部端子ＯＵＴ１から出力する。同時にこの加算結果Ｏ１
（０００６）１６をコントロール回路３２のセレクタ３
７に供給して選択信号Ｓ３によりこのデータＯ１を選択
させ、セレクタ３７はデータＣ（０００６）１６として
データバッファ３０に供給する。データバッファ３０は
このデータＣ（０００６）１６を記憶する。

【００２９】次に、外部端子ＩＮ１８から上述の加算演
算処理と同一の固定小数点位置データＰ（９）１６が供
給され、同様の演算処理実行により乗算結果の固定小数
点位置（１２）１６を求め、同様に、出力データＯ１の
固定小数点位置データＯ２（３）１６を得る。

【００３０】上記演算方法によりα１＊β１−α２＊β
２の演算結果を求めることができる。

【００３１】この減算演算処理例で得られた積和演算結
果である演算データＯ１（０００６）１６と固定小数点
位置データＯ２（３）１６を、１０進法で表すと０．７
５となる。また、出力データ幅を３１ビット幅で実行し
た時の積和演算結果は、１０進法で０．７７７８３２０
３１２５となる。すなわち、誤差比率は３．７１％とな
り、上述の加算演算処理例に比して大きい。

【００３２】このように、従来の演算装置は、切り捨て
丸め誤差を含む乗算結果から桁上がりの有無を検出して
いるため、出力の積和演算結果は入力固定小数点データ
の最上位にある有意ビットすなわち１より上位の不要ビ
ットすなわち０の数により誤差の大きさが変化する。

【００３３】上述の演算例では、入力データの演算が加
算演算処理の場合は、３１ビット幅の積和演算結果との
誤差比率は０．４０％となり、減算演算処理の時の誤差
比率は３．７１％となる。ワーストデータで行う例とし
て、入力固定小数点データを（７Ｆ７Ｆ）１６＊（００
０２）１６とし、固定小数点位置データを（８）１６と
すると、乗算結果として（０００１）１６，固定小数点
位置データ（１）１６が得られる。この場合の誤差比率
は９９．９２％に達し求める演算結果の値に対し２倍値
が異なる。このように、入力固定小数点データの上位ビ
ットにおいて演算結果に無関係な不要ビットの数が多い
場合誤差が大きくなる。

【００３４】また、丸め誤差を小さくするためには、切
り捨てデータ幅を大きく取る必要があるため、切り捨て
ビットの演算回路が大きくなる。

【００３５】１６ビットの入力固定小数点データのデー
タ幅と同一の１６ビット幅の積和演算結果が出力される
演算において、入力データＥとなる固定小数点データが
持つことのできる値は、−２５６≦Ｅ≦２５５．９９８
０４６８７５の範囲となる（固定小数点位置データが
（７）１６であるため）。何故ならば、乗算結果データ
は最上位ビットから１６ビットまでとするため、上記入
力データビット幅の範囲を超えるとオーバフローが発生
する可能性が生じてしまうので正しい値とならないため
である。

【００３６】

【発明が解決しようとする課題】上述した従来の演算装
置は、切り捨て丸め誤差を含む乗算結果から桁上がりの
有無を検出しているため、出力の積和演算結果は入力固
定小数点データの有意ビットより上位にあり演算結果に
無関係な不要ビットの数により誤差の大きさが変化する
という欠点があった。

【００３７】また、丸め誤差を小さくするため、切り捨
てデータ幅を大きく取る必要があるため、切り捨てビッ
トの演算回路が大きくなるという欠点があった。

【００３８】さらに、乗算結果データは最上位ビットか
ら１６ビットまでであり、入力データ範囲を超えるとオ
ーバフローが発生して正しい値が得られないため、入力
可能データ範囲は−２５６から２５５．９９８０４６８
７５に限定されるという欠点があった。

【００３９】本発明の目的は、上記欠点を解消し、演算
結果の誤差の少なく入力データ範囲を拡張できる演算装
置を提供することにある。

【００４０】

【課題を解決するための手段】本発明の演算装置は、演
算対象の複数の固定小数点データを第１のクロック信号
に同期して順次取込み制御信号に同期して前記複数の固
定小数点データを含む演算候補データから第１の演算デ
ータを選択する選択回路と、複数の前記第１の演算デー
タ対応の第２の演算データの供給を受け第２のクロック
信号に同期して乗算処理を行い乗算結果を出力する乗算
回路と、複数の前記乗算結果の供給を受けて加算または
減算を行い加減算結果を出力する第１の加減算回路と、
前記制御信号を供給する制御回路とを備え、順次取込ん
だ前記固定小数点データの積和演算を行い前記固定小数
点データと同一ビット幅の積和演算結果を出力する演算
装置において、前記制御回路が、前記第１の演算データ
から一義的に定まるシフト量を求めこのシフト量対応の
シフト量制御信号を出力するシフト量設定手段を備え、
前記シフト量制御信号の制御に応答して前記第１の演算
データを前記シフト量分シフトして前記第２の演算デー
タを出力するシフタ回路を備えて構成されている。

【００４１】

【発明の実施の形態】次に、本発明の実施の形態をブロ
ックで示す図１を参照すると、この図に示す本実施の形
態の演算装置は、コントロール回路１０からの制御信号
ＡＡの制御に応答して外部端子ＩＮ１を経由して供給さ
れる固定小数点データＥと乗算データＭ１，Ｍ２のうち
のいずれか１つを選択しデータＳＥとして出力する３入
力のセレクタ１と、コントロール回路１０からのシフト
量を指定するシフト量制御信号ＳＣの制御に応答してデ
ータＳＥをシフトしシフトデータＳＦを出力するシフタ
２と、外部端子ＩＮ６からの選択信号Ｓ２に応答してシ
フトデータＳＦと出力データＯ１とのうちのいずれか１
つを選択しデータＧとして出力する２入力のセレクタ３
と、外部端子ＩＮ７から入力されるクロックＣＫ１に同
期して連続する２つのデータＧ（Ｇ１，Ｇ２）を順次記
憶し対応のデータＨ１，Ｈ２を出力するデータバッファ
４と、外部端子ＩＮ８から入力されるクロックＣＫ２に
同期してデータＨ１，Ｈ２の乗算を行いデータＭ（Ｍ
１，Ｍ２）を出力する乗算器５と、外部端子ＩＮ５から
入力されるクロックＣＫ３に同期してデータＭ１，Ｍ２
を順次記憶するデータバッファ６と、選択信号Ｓ１の制
御に応答してデータＭ１，ＳＦおよびデータＭ２，ＳＦ
の各々のいずれか一方を選択しそれぞれデータＤ１，Ｄ
２を出力する２入力のセレクタ７，８と、外部端子ＩＮ
９からの加減算信号ＣＡの制御に応答してデータＤ１，
Ｄ２の加算または減算を実行し積和演算結果である出力
データＯ１を外部端子ＯＵＴ１に出力する加減算器９
と、外部端子ＩＮ４から入力される固定小数点位置デー
タＰ対応の出力データＯ１の小数点位置データＯ２を生
成し外部端子ＯＵＴ２に出力するとともに固定小数点デ
ータＥ，外部端子ＩＮ３から入力される選択信号Ｓ４，
外部端子ＩＮ１０から入力されるクロックＣＫ５，外部
端子ＩＮ２から入力されるクロックＣＫ６の各々の供給
に応答してシフト量制御信号ＳＣを出力するコントロー
ル回路１０とを備える。

【００４２】コントロール回路１０の構成をブロックで
示す図２（Ａ）を参照すると、このコントロール回路１
０は、入力固定小数点データＥを後述のエンコーダ機能
表に対応してエンコードしエンコードデータＥＥ（ＥＥ
１，ＥＥ２）を出力するエンコーダ回路１１と、クロッ
クＣＫ６に同期して連続する２つのエンコードデータＥ
Ｅ１，ＥＥ２を記憶するデータバッファ１２と、選択信
号Ｓ３の制御に応答してデータＥＥ１，固定小数点位置
データＰのインクリメントデータＰＩ，加減算データＡ
ＳおよびデータＥＥ２，ＰＩ，ＡＳの各々のいずれか１
つを選択しそれぞれ選択データＶ，Ｗを出力する３入力
のセレクタ１３，１４と、データＶ，Ｗを加算または減
算して加減算データＡＳ（ＡＳ１，ＡＳ２）を出力する
加減算器１５と、クロックＣＫ５に同期してデータＡＳ
１，ＡＳ２を記憶するデータバッファ１６と、選択信号
Ｓ１の制御に応答してデータＡＳ，データＡＳの符号反
転データＡＳＢ，データＥＥ２の１つを選択しデータＳ
Ｃを出力する３入力のセレクタ１７と、外部端子ＩＮ３
からの選択信号Ｓ４，外部端子ＩＮ２からのクロックＣ
Ｋ６，データＡＳのいずれか一方を選択信号Ｓ１として
出力する信号選択生成回路１８と、データＡＳのいずれ
か一方を選択信号Ｓ３として出力する信号選択生成回路
１９と、信号選択生成回路１８と、データＡＳの符号を
反転し符号反転データＡＳＢを生成する符号反転回路２
０とを備える。

【００４３】次に、図１，図２および各部の動作波形を
タイムチャートで示す図３および演算過程の一例を示す
図５を参照して本実施の形態の動作について説明する
と、まず、従来の技術の例と同様に、入力固定小数点デ
ータＥを１６ビット，固定小数点位置データＰを４ビッ
トとし、演算処理をα１＊β１＋α２＊β２とする。ま
た、固定小数点データα１を（０３１Ｄ）１６，固定小
数点データβ１を（０１３２）１６，固定小数点データ
α２を（０６２Ｅ）１６，固定小数点データβ２（００
２１）１６，固定小数点位置データＰを（９）１６とす
る。

【００４４】まず、Ｓ１サイクルで、入力端子ＩＮ１か
らの入力固定小数点データＥ１α１（０３１Ｄ）１６
は、セレクタ１とコントロール回路１０に供給される。
セレクタ１は、選択信号Ｓ１の制御に応答して固定小数
点データＥ１α１（０３１Ｄ）１６を選択しこのデータ
Ｅ１α１（０３１Ｄ）１６を選択データＳＥとしてシフ
ト回路２に供給する。一方、コントロール回路１０は、
供給を受けた固定小数点データＥ１α１（０３１Ｄ）１
６からクロックＣＫ６に同期して後述のように固定小数
点データＥ１α１のシフト量を求めシフト量制御信号Ｓ
Ｃを生成しシフタ２に供給する。この例では、シフト量
制御信号ＳＣの値としてデータＥ１α１（０３１Ｄ）１
６に対応する（５）１６を出力する。このシフト量制御
信号ＳＣ（５）１６の値に応答してシフタ２はデータＳ
Ｅ１α１（０３１Ｄ）１６の５ビット左シフトを行いシ
フトデータＳＦα１’（６３Ａ０）１６を出力する。セ
レクタ３は、選択信号Ｓ２の制御に応答してシフトデー
タＳＦを選択し、データＧα１’（６３Ａ０）１６とし
てデータバッファ４の端子Ｅ０に供給する。データバッ
ファ４はクロックＣＫ１に同期して、このデータＧ（以
下Ｇ１）α１’（６３Ａ０）１６を記憶する。

【００４５】次のＳ２サイクルで、固定小数点データＥ
２β１（０１３２）１６に対しても、Ｓ１サイクルの処
理と同様に、選択信号Ｓ１の制御に応答してセレクタ１
がこの信号Ｅ２を選択してＳＥ２を出力し、選択信号Ｓ
２の制御に応答してセレクタ３が対応のシフト信号ＳＦ
２を選択する。コントロール回路１０は、固定小数点デ
ータＥ２β１（０１３２）１６対応のシフト量制御信号
ＳＣ（６）１６を生成する。シフタ２はこの信号ＳＣの
制御によりデータＳＥ２β１（０１３２）１６を６ビッ
ト左シフトし、シフトデータＳＦ２β１’（４Ｃ８０）
１６を出力してデータバッファ４の端子Ｅ１に供給す
る。データバッファ４はクロックＣＫ１に同期して、こ
のデータＧ（以下Ｇ２）β１’（４Ｃ８０）１６を記憶
する。

【００４６】次のＳ３サイクルで、データバッファ４は
記憶している２つのシフトデータＧ１，Ｇ２の各々をそ
れぞれデータＨ１α１’（６３Ａ０）１６，Ｈ２β１’
（４Ｃ８０）１６として乗算器５に供給する。乗算器５
はクロックＣＫ２に同期してこれらデータＨ１，Ｈ２の
乗算を行い乗算データＭ１を出力する。この乗算データ
Ｍ１αβ１’は、最上位ビットから１６ビット分出力さ
れ（３Ｂ８Ａ）１６となる。これは、入力固定小数点デ
ータＥのビット幅と同一のビット幅分出力するためであ
る。データバッファ６は、クロックＣＫ３に同期して乗
算データＭ１αβ１’（３Ｂ８Ａ）１６を記憶する。

【００４７】次のＳ４サイクルで、固定小数点データＥ
１α２（０６２Ｅ）１６についても、Ｓ１サイクルの演
算処理と同一の処理を行う。この場合のシフト量制御信
号ＳＣ（４）１６の指示シフト量は、４ビット左シフト
となり、シフトデータＳＦ１α２’は（６２Ｅ０）１６
となる。データバッファ４はデータＳＦ１対応のデータ
Ｇ１α２’（６２Ｅ０）１６を記憶する。

【００４８】次のＳ５サイクルで、固定小数点データＥ
２β２（００２１）１６についても、Ｓ２サイクルの演
算処理と同一の処理を行う。この場合のシフト量制御信
号ＳＣ（９）１６の指示シフト量は、９ビット左シフト
となり、シフトデータＳＦ２β２’は（４２００）１６
となる。データバッファ４はデータＳＦ２対応のデータ
Ｇ２β２’（４２００）１６を記憶する。

【００４９】次のＳ６サイクルで、データバッファ４は
記憶している２つのシフトデータＧ１，Ｇ２の各々をそ
れぞれデータＨ１α２’（６２Ｅ０）１６，Ｈ２β２’
（４２００）１６として乗算器５に供給する。乗算器５
はクロックＣＫ２に同期してこれらデータＨ１，Ｈ２の
乗算を行い乗算データＭ２を出力する。この乗算データ
Ｍ２αβ２’は、最上位ビットから１６ビット分出力さ
れ（３２ＦＢ）１６となる。データバッファ６は、クロ
ックＣＫ３に同期して乗算データＭ２αβ２’（３２Ｆ
Ｂ）１６を記憶する。

【００５０】次のＳ７サイクルで、乗算データＭ１，Ｍ
２の固定小数点位置を一致させるため、固定小数点位置
の一致処理を以下の手順で行う。コントロール回路１０
は、Ｓ４サイクル，Ｓ５サイクルの各々のシフト量制御
信号ＳＣ（４）１６，（９）１６の加算値からＳ１サイ
クル，Ｓ２サイクルの各々のシフト量制御信号ＳＣ
（５）１６，（６）１６の加算値を減算した減算値
（２）１６をシフト量制御信号ＳＣとして出力するとと
もに、この減算値の符号ビットに対応して選択信号Ｓ１
を生成する。この選択信号Ｓ１の供給に応答してセレク
タ１は乗算結果Ｍ２αβ２’（３２ＦＢ）１６を信号Ｓ
Ｅとして選択して、シフタ２に供給する。シフタ２は、
シフト量制御信号ＳＣ（２）１６に基ずいて２ビット右
シフトを行い、シフトデータＳＦαβ２’ｆ（０ＣＢ
Ｅ）１６を生成する。

【００５１】次のＳ８サイクルで、選択信号Ｓ１により
セレクタ７，８の各々はＳ７サイクルで求めたたシフト
データＳＦαβ２’ｆ（０ＣＢＥ）１６とＳ３サイクル
の乗算データＭ１αβ１’（３Ｂ８Ａ）１６とをそれぞ
れデータＤ１，Ｄ２として選択し、加減算器９に供給す
る。加減算器９は加減算信号ＣＡの制御に応答してデー
タＤ１，Ｄ２の加算を行い、加算結果すなわち出力デー
タＯ１（４８４８）１６を外部端子ＯＵＴ１から出力す
る。同時に、セレクタ３を経由しクロックＣＫ１に同期
してデータバッファ４は、このデータＯ１を記憶する。

【００５２】次に、図２（Ａ）およびコントロール回路
の各部の動作をタイムチャートで示す図４を参照してコ
ントロール回路１０の動作について説明すると、エンコ
ーダ回路１１は、表１に示すように、入力データＥ１の
最上位の有意ビット１より上位の無効ビット０の数に応
じたシフト量ＥＥをテーブルにより求めて出力する。ま
ずＳ１サイクルで、エンコーダ回路１１は、供給を受け
た入力固定小数点データＥ１α１（０３１Ｄ）１６を表
１のエンコーダ機能表に対応してエンコードし、対応す
るエンコードデータＥＥ１（５）１６を出力する。

【００５３】

【表１】

【００５４】このエンコードデータＥＥ１（５）１６
は、選択信号Ｓ１により制御されるセレクタ１７を経由
しシフト量制御信号ＳＣとしてシフタ２に供給されると
ともに、データバッファ１２に供給される。データバッ
ファ１２はこのデータＥＥ１（５）１６をクロックＣＫ
６に同期して記憶する。

【００５５】次のＳ２サイクルで、エンコーダ回路１１
は、供給を受けた入力固定小数点データＥ２β１（０１
３２）１６も同様にエンコードし、エンコードデータＥ
Ｅ２（６）１６を出力し、シフト量制御信号ＳＣとして
シフタ２に供給するとともにデータバッファ１２にデー
タＥＥ２として供給される。データバッファ１２はこの
データＥＥ２（６）１６をクロックＣＫ６に同期して記
憶する。

【００５６】次のＳ３サイクルで、信号選択生成回路１
９は選択信号Ｓ４とデータＡＳとから選択信号Ｓ３を生
成する。この選択信号Ｓ３の制御に応答してセレクタ１
３，１４の各々はそれぞれデータバッファ１２の出力す
るデータＥＥ１（５）１６，データＥＥ２（６）１６を
データＶ，Ｗとして選択し加減算器１５に供給する。加
減算器１５は、これらデータＶ，Ｗを加算し加算データ
ＡＳ１（Ｂ）１６を生成しデータバッファ１６に供給す
る。データバッファ１６はこのデータＡＳ１（Ｂ）１６
を記憶する。

【００５７】次のＳ４サイクルで、入力固定小数点デー
タＥ１α２（０６２Ｅ）をＳ１サイクルと同様に演算処
理し、シフト量制御信号ＳＣ１（４）１６，データＥＥ
２（４）１６を生成する。データバッファ１２はこのデ
ータＥＥ２（４）１６をクロックＣＫ６に同期して記憶
する。

【００５８】次のＳ５サイクルで、入力固定小数点デー
タＥ２β２（００２１）１６をＳ２サイクルと同様に演
算処理し、シフト量制御信号ＳＣ２（９）１６，データ
ＥＥ２（９）１６を生成する。データバッファ１２はこ
のデータＥＥ２（９）１６をクロックＣＫ６に同期して
記憶する。

【００５９】次のＳ６サイクルで、Ｓ３サイクルと同様
に演算処理を行い、加減算器１５はＳ４，Ｓ５サイクル
の各々のシフト量制御信号ＳＣ１（４）１６，ＳＣ２
（９）１６を加算しデータＡＳ２（Ｄ）１６を生成しデ
ータバッファ１６に供給する。データバッファ１６はこ
のデータＡＳ２（Ｄ）１６を記憶する。

【００６０】次のＳ７サイクルで、データバッファ１６
は、記憶した加算データＡＳ１，ＡＳ２を出力しそれぞ
れセレクタ１３，１４に供給する。セレクタ１３，１４
は選択信号Ｓ３によりこれらデータＡＳ１，ＡＳ２を加
減算器１５に供給する。加減算器１５は加減算データＡ
Ｓ２（Ｄ）１６−ＡＳ１（Ｂ）１６の減算を実行し、加
減算データＡＳ（０２）１６を得る。信号選択生成回路
１８は、選択信号Ｓ６と加算データＡＳにより選択信号
Ｓ１を出力する。セレクタ１７は選択信号Ｓ１の制御に
応答して加減算データＡＳを選択しシフト量制御信号Ｓ
Ｃとして出力する。シフタ２はこのシフト量制御信号Ｓ
Ｃ（０２）１６の制御に応答して２ビット右シフトを行
う。これにより２つの乗算結果の小数点位置が一致した
データとなる。

【００６１】もし、加減算データＡＳが負数となった場
合、符号反転回路２０によりデータＡＳを正数に変換し
符号反転加減算データＡＳＢを選択信号Ｓ１により選択
するセレクタ１７を経由してシフト量制御信号ＳＣとし
て出力する。

【００６２】次のＳ８サイクルで、外部端子ＩＮ４から
小数点位置データＰ（９）１６を入力する。外部端子Ｉ
Ｎ４とコントロール回路１０の端子Ｈ２との間の接続を
示す図２（Ｂ）を参照すると、外部端子ＩＮ４０，ＩＮ
４１，ＩＮ４２の各々は端子Ｈ２１，Ｈ２２，Ｈ２３の
各々に接続し、外部端子ＩＮ４３はオープン，端子Ｈ４
０は接地されている。したがって、入力小数点位置デー
タＰ（９）１６は端子Ｈ２で小数点位置データ’Ｐ
（２）１６に変換されインクリメント回路２１に供給さ
れる。インクリメント回路２１はこのデータ’Ｐ（２）
１６をインクリメントしインクリメント位置データＰＩ
（３）１６を生成し、セレクタ１３，１４に供給する。
セレクタ１３，１４の各々は選択信号Ｓ３の制御に応答
してそれぞれデータＡＳ１（Ｂ）１６，インクリメント
位置データＰＩ（３）１６を選択しデータＶ，Ｗとして
加減算器１５に供給する。加減算器１５はこれらデータ
Ｖ，Ｗの加算（Ｂ）１６＋（３）１６を行い加算データ
ＡＳ（Ｅ）１６を生成する。この加算データＡＳは出力
データＯ１対応の出力小数点位置データＯ２（Ｅ）１６
として外部端子ＯＵＴ２から出力される。

【００６３】以上の加算演算処理結果の出力データＯ１
（４８４８）１６および出力小数点位置データＯ２
（Ｅ）１６を１０進法で表すと、１．１２９３９４５３
１２５となる。すなわち、３１ビット幅の積和演算結果
１．１２９４８６０８３９８４３７５に対し、誤差比率
は０．０１％となる。

【００６４】同様に本実施の形態の減算演算処理αβ
１’（３Ｂ８Ａ）１６−αβ２’ｆ（０ＣＢＥ）１６は
（２ＥＣＣ）１６となり、１０進数で表すと、０．７７
７８４１７９６８７５となる。すなわち、３１ビット幅
の積和演算結果０．７７７８３２０３１２５に対し、誤
差比率は０．００２％となる。

【００６５】上述した従来の技術での同一データに対す
る誤差比率は、加算演算処理では０．４０％、減算演算
処理では３．７１％であった。

【００６６】また、従来の技術におけるワーストデータ
演算例である固定小数点データ（７Ｆ７Ｆ）１６＊（０
００２）１６，固定小数点位置データ（８）１６の場合
は、従来の演算装置の積和演算結果（０００１）１６，
小数点位置データ（１）１６であり、その誤差比率は９
９．９２％であったのに対し、本実施の形態の演算装置
の積和演算結果の誤差比率は、０．００００３％と極め
て小さい。

【００６７】また、従来の演算装置では、入力および出
力各データ幅が１６ビット場合の入力データ可能範囲
は、−２５６〜２５５．９９８０４６８７５であった。
本実施の形態の演算装置では、入力データの上位ビット
に不要ビットが存在する場合は、上記入力データ範囲を
越えても出力データが−３２７６８〜３２７６７の範囲
であれば、正しい積和演算結果を得ることができる。

【００６８】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、入力固定小数点データのビット幅やコン
トロール回路の小数点位置変換処理方法あるいは入力小
数点のデータ形式等の変形等、また、データバッファと
してＲＡＭを用いることなど本発明の主旨を逸脱しない
限り適用できることは勿論である。

【００６９】

【発明の効果】以上説明したように、本発明の演算装置
は、制御回路が入力固定小数点データから一義的に定ま
るシフト量対応のシフト量制御信号を出力するシフト量
設定手段を備え、このシフト量制御信号の制御に応答し
て入力固定小数点データをシフト量分シフトして第２の
演算データを出力するシフタ回路を備えるので、入力固
定小数点データの上位の不要ビットを削除し有効ビット
のみを出力するようシフトすることにより、演算誤差を
小さくできるという効果がある。

【００７０】また、入力可能なデータ範囲を従来と比較
して大幅に拡大できるという効果がある。

【図面の簡単な説明】

【図１】本発明の演算装置の一実施の形態を示すブロッ
ク図である。

【図２】図１のコントロール回路の構成を示すブロック
図である。

【図３】本実施の形態の演算装置における動作の一例を
示すタイムチャートである。

【図４】図２のコントロール回路の動作の一例を示すタ
イムチャートである。

【図５】本実施の形態の演算装置の演算過程の一例を示
す説明図である。

【図６】従来の演算装置の一例を示すブロック図であ
る。

【図７】図６の信号選択生成回路と符号反転回路の構成
を示す回路図である。

【図８】従来の演算装置の演算過程の一例を示す説明図
である。

【符号の説明】

１，３，７，８，１３，１４，１７，２８，３７ セ
レクタ ２ シフタ ４，６，１２，１６，２６，３０ データバッファ ５，２９ 乗算器 ９，１５，３１ 加減算器 １０，３２ コントロール回路 １１ エンコーダ回路 １８，１９，３５ 信号選択生成回路 ２０，２７ 符号反転回路 ２１，２５，３６，３８ インクリメント回路 ２２，２４ インバーター回路 ２３ ＡＮＤ回路 ３３ レジスタ ３４ 加算器

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 演算対象の複数の固定小数点データを第
   １のクロック信号に同期して順次取込み制御信号に同期
   して前記複数の固定小数点データを含む演算候補データ
   から第１の演算データを選択する選択回路と、複数の前
   記第１の演算データ対応の第２の演算データの供給を受
   け第２のクロック信号に同期して乗算処理を行い乗算結
   果を出力する乗算回路と、複数の前記乗算結果の供給を
   受けて加算または減算を行い加減算結果を出力する第１
   の加減算回路と、前記制御信号を供給する制御回路とを
   備え、順次取込んだ前記固定小数点データの積和演算を
   行い前記固定小数点データと同一ビット幅の積和演算結
   果を出力する演算装置において、 前記制御回路が、前記第１の演算データから一義的に定
   まるシフト量を求めこのシフト量対応のシフト量制御信
   号を出力するシフト量設定手段を備え、 前記シフト量制御信号の制御に応答して前記第１の演算
   データを前記シフト量分シフトして前記第２の演算デー
   タを出力するシフタ回路を備えることを特徴とする演算
   装置。
2. 【請求項２】 前記シフト量設定手段が、前記固定小数
   点データの最上位の有意ビット１より上位の無効ビット
   ０の数に対応して前記シフト量を求めるテーブル形式の
   エンコード手段を含むエンコーダ回路を備えることを特
   徴とする請求項１記載の演算装置。
3. 【請求項３】 前記制御回路が、外部から供給を受けた
   固定小数点位置データを演算し前記加減算結果対応の出
   力小数点位置データを生成する小数点位置演算手段を備
   えることを特徴とする請求項１記載の演算装置。