JPH04345211A - コード変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は２進化１０進数（以下
ＢＣＤ数と称す）を２進数に変換するか又はこの逆の変
換を行なうコード変換器に関する。

【０００２】

【従来の技術】図２に従来のこの種のコード変換器の構
成を示す。先ずここではＢＣＤ数を２進数に変換する場
合を説明する。図中１は第１レジスタを示す。この第１
レジスタ１には初期状態で被変換数をストアさせる。従
ってこの例ではこの第１レジスタ１に２進数に変換すべ
きＢＣＤ数をストアさせる。

【０００３】第１レジスタ１にストアされたＢＣＤ数は
加算器２の一方の入力端子Ｂに入力されると共に、この
加算器２の他方の入力端子Ａに定数発生器３から補正値
が入力される。つまりこの補正値はＢＣＤ数を２進数に
変換する場合に必要な補正値で、ＢＣＤ数の各桁の数値
が所定数以上のとき補正値を加えて１／２に割算を行な
う。この補正をするか否かは比較器４によって判定され
る。つまり比較器４ではＢＣＤ数の各桁の数値が例えば
「８」以上のとき、その桁の数値に「−３」を加えて補
正し、その補正した値を１／２にする。この１／２にす
る割算は加算器２の出力側に設けた第１シフタ５によっ
て実行される。つまり加算器２で補正値が加えられたＢ
ＣＤ数は第１シフタ５によって１ビット下桁側にシフト
され、このシフト動作によって１／２の演算が実行され
る。このシフト動作により最下位ビットのデータが割算
の余りとして第２シフタ６に移される。第２シフタ６に
移された余りは第２シフタ６から第２レジスタ７にスト
アされる。

【０００４】一方、第１シフタ５に残されたデータ（１
／２にされたデータ）は第１レジスタ１に戻され、第１
レジスタ１から加算器２の入力端子Ａに入力される。こ
のとき、比較器４で「８」以上と判定された桁には定数
発生器３から補正値「−３」が与えられ、「−３」が加
えられて補正され、その補正されたＢＣＤ数が第１シフ
タ５にストアされ１／２にする演算が実行される。この
動作を被変換ＢＣＤコードのビット数に対応した回数分
実行することにより第２レジスタ７に２進数が得られる
。

【０００５】この様子を図３を用いて説明する。図３に
示した例では被変換ＢＣＤコードが「７４」の２桁の場
合を示す。第１レジスタ１の最下位桁には１０進数で「
４」に対応するＢＣＤ数「０１００」がストアされる。 また１０位の桁には１０進数で「７」に対応するＢＣＤ
数「０１１１」がストアされる。第１サイクルでこのＢ
ＣＤ数を第１シフタ５において下桁側に１ビットシフト
させ「７４」を１／２にする。このシフト動作によって
第２レジスタ７の上位ビットには余り「０」がストアさ
れる。これと共に第１レジスタ１には１ビットシフトさ
れたデータ「００１１」と「１０１０」とがストアされ
る。上位桁は「３」であり、下位桁は「９」であるから
、比較器４は下位桁に補正を行なうための制御信号を加
算器２に与える。従って下位桁には定数発生器３から「
−３」を加えて補正を行なう。

【０００６】図の例では「３」の補数「１１０１」を加
えた場合を示す。この補正により下位桁は第２サイクル
の部分に示すように「７」の値に補正される。尚補正時
は桁上りは禁止される。第３サイクル及び第４サイクル
でも補正演算が行なわれ、各サイクル毎に第１シフタ５
から第２シフタ６に余りが送られ、この余りが第２レジ
スタ７にストアされる。この例ではＢＣＤ数が２桁であ
る場合を例示したから２桁分の８サイクルが終了すると
ＢＣＤ数−２進数の変換が完了する。

【０００７】次に２進数をＢＣＤ数に変換する動作につ
いて図４を用いて説明する。この変換は２進数の最下位
ビットから順に２倍し、この２倍した結果、桁上がりし
たビットデータを第１レジスタに移す。同様の操作を（
ｎ−１）回繰返すことで１０進数を求めることができる
。この操作は、被変換数である２進数を第２レジスタ７
にストアし、ＢＣＤ数の原のビットデータとする。オー
ル０を第１レジスタ１にストアし、第１シフタ５と第２
シフタ６を連結して１ビット上位桁側にシフトさせるこ
とにより、上述した「２倍して桁上がりしたビットデー
タを第１レジスタに移す」動作を行なうことができる。

【０００８】ここでこの変換時には第１レジスタ１に移
されて来るＢＣＤ数の値が５以上になると、正しい変換
が行なわれなくなる。このために、第６サイクル乃至第
８サイクルに示すように補正値を「＋３」とし、補正演
算を併用して変換動作が実行される。この補正演算に用
いる補正値「＋３」も定数発生器から出力される。

【０００９】

【発明が解決しようとする課題】従来はＢＣＤ数を、２
進数に変換する場合、及び２進数をＢＣＤ数に変換する
場合も、何れの場合も第１レジスタ１にストアされたＢ
ＣＤ数を比較器４で比較判定し、必要は応じて定数発生
器３から補正値を出力させ、この補正値を加算器２に与
えている。このため変換のための演算処理ループ内に比
較判定動作と定数発生器３の補正値発生動作の二つのス
テップが含まれることになりそれだけ時間が長く掛る欠
点が生じる。

【００１０】然もこのコード変換装置を他の一般的な演
算装置として流用できるようにするために、第３レジス
タ８とマルチプレクサ９とが設けられている。このため
にＢＣＤ数から２進数に変換する場合、及びその逆の場
合も何れにしても比較判定動作と補正値発生動作に加え
てマルチプレクサ９の切換時間も加わるため益々動作速
度が低下する不都合がある。

【００１１】また定数発生器３とマルチプレクサ９等の
回路要素が必要なため、回路規模が大きくなる欠点もあ
る。つまり加算器２として３２ビットの加算器を利用し
たとすると、第１レジスタ１及び第２レジスタ７、第３
レジスタ８、比較器４、定数発生器３、第１シフタ５、
第２シフタ６は全て３２ビットの素子を使わなくてはな
らない。よって構成素子が一つでも増えると回路規模が
大きくなってしまうことになる。

【００１２】この発明の目的は回路規模を小さくできる
ことの外に、変換に要する演算速度を高速化することが
できるコード変換器を提供しようとするものである。

【００１３】

【課題を解決するための手段】この発明では第１レジス
タと、加算器と、第１シフタと、第１レジスタとから成
る閉ループから比較器と、マルチプレクサを除去すると
共に、比較器を閉ループの外側に設ける構造としたもの
である。つまり第１シフタの出力側に比較器を設け、こ
の比較器の比較結果を制御コードレジスタにストアし、
この制御コードレジスタにストアした制御コードにより
加算器では各桁毎に、補正のための加算演算を実行する
か否かを制御する。これと共に補正値は加算器の入力側
に設けた第３レジスタにストアしておき、この第３レジ
スタから加算器に与えられ、補正が必要な桁だけ補正演
算が実行される。

【００１４】このようにこの発明によれば第１シフタの
出力側に比較器を設けたから第１シフタから第１レジス
タに１／２の演算結果又は２倍する演算結果を帰還させ
るタイミングで、比較器にもこれらの演算結果を与える
ことができる。従って第１レジスタに演算結果がストア
され、出力の状態が安定するまでの間に制御コードレジ
スタから制御コードを出力させることができ、高速化を
達することができる。また定数発生器の代りに第３レジ
スタを流用したから定数発生器が不用となる。このため
に回路の規模を小さくすることができる利点も得られる
。

【００１５】

【実施例】図１を用いてこの発明の一実施例を示す。こ
の発明では加算器２の入力側に第１レジスタ１と第３レ
ジスタ８を設けると共に、第１シフタ５の出力側に比較
器４を設ける。比較器４は３２ビットの信号を取込み、
各桁毎に値の大小関係を比較演算し、各桁毎に１ビット
の比較結果を出力する。従って比較器４の出力はこの例
では８ビットの比較出力となる。この比較出力は制御コ
ードレジスタ１１に制御コードとしてストアされる。

【００１６】制御コードレジスタ１１にストアされた制
御コードは加算器２の制御端子Ｃに入力され、４桁の各
桁毎に補正演算を行なうか否かを制御する。加算器２の
入力側に設けた第３レジスタ８には補正値をストアする
。例えばＢＣＤ数を２進数に変換する場合はこの第３レ
ジスタ８の各桁（４桁）に「−３」（実際は「−３」の
捕数）をストアさせる。また２進数をＢＣＤ数に変換す
る場合は、第３レジスタ８の各桁に「３」をストアする
。

【００１７】第３レジスタ８にストアした補正値は第１
レジスタ１から与えられるＢＣＤ数と共に全てのサイク
ルで与えられるか、各桁毎に加算するか否かの制御は制
御コードレジスタ１１にストアした制御コードで制御さ
れる。つまりＢＣＤ数を２進数に変換する場合は第１シ
フタ５に出力され１／２に割算した結果が、各桁別に「
８」以上の場合は比較器４はその桁を補正演算すると判
定し、その桁の制御コードを例えばＨ論理に反転させる
。このＨ論理の制御コードが入力されると加算器２はＨ
論理が与えられた桁で補正演算を実行する。

【００１８】また逆に２進数をＢＣＤ数に変換する場合
には、第１シフタ５から第１レジスタ１に逆変換される
ＢＣＤ数が各桁の数値が「５」より大きい場合は比較器
４はその桁を補正演算すると判定し、その桁の制御コー
ドを例えばＨ論理に反転させる。このＨ論理の制御コー
ドが入力されると加算器２はＨ論理が与えられた桁で補
正演算を実行する。

【００１９】

【発明の効果】以上説明したように、この発明によれば
第１レジスタ１−加算器２−第１シフタ５−第１レジス
タ１の閉ループが構成される。比較器４の比較動作はこ
の閉ループの外側で実行される。これに対し、従来は補
正演算処理のループは第１レジスタ１−比較器４−定数
発生器３−マルチプレクサ９−加算器２−第１シフタ５
−第１レジスタ１の閉ループで構成されるため比較器４
−定数発生器３−マルチプレクサ９の部分が余分に長い
ため、１サイクルに要する時間が長く掛っていたが、こ
の発明では比較動作を上述したように閉ループの外側で
実行し、第１シフタ５から第１レジスタ１にＢＣＤ数を
送り返すタイミングと同じタイミングで比較動作を実行
している。よって演算の１サイクルに要する時間を短か
くでき、高速動作が可能なコード変換器を得ることがで
きる。

【００２０】また定数発生器を第３レジスタに置換し、
更にマルチプレクサを不要としたから回路規模を小さく
することができる利点も得られる。

【図面の簡単な説明】

【図１】この発明の一実施例を説明するためのブロック
図。

【図２】従来の技術を説明するためのブロック図。

【図３】ＢＣＤ数を２進数に変換する動作を説明するた
めの図。

【図４】２進数をＢＣＤ数に変換する動作を説明するた
めの図。

【符号の説明】

１　　　　第１レジスタ ２　　　　加算器 ４　　　　比較器 ５　　　　第１シフタ ６　　　　第２シフタ ７　　　　第２レジスタ ８　　　　第３レジスタ １１　　　　制御コードレジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　第１レジスタにストアされたデータを
   加算器に入力し、加算器の出力を第１シフタに取込み、
   第１シフタで１ビット下位桁側又は、上位桁側にシフト
   させることによって１／２の割算又は２倍する乗算を行
   なわせ、その割算、又は乗算結果を再び第１レジスタに
   帰還させ、これを繰返すことによってＢＣＤ数を２進数
   に、又は２進数をＢＣＤ数に変換するコード変換器にお
   いて、第１シフタの出力側に比較器を設け、この比較器
   で第１シフタから第１レジスタに帰還するＢＣＤ数を各
   桁別に大きさを判定し、補正が必要な桁に補正演算を実
   行させるための制御コードを発行させ、この制御コード
   を加算器に与えて桁別に補正演算を実行させるように構
   成したコード変換器。