Изобретение относитс к автоматике и вычислительной технике и может быть использовано дл преобразовани дробных чисел, представленных в двоичнодес тичном коде, в двоичный код. Известен преобразователь дес тичного кода в двоичный код, содержащий регистр числа, распределитель двоичных разр5щов по весам, блок управлени , переключатель эквивааентов, запоминающее устройство, одноразр дный двоичный сумматор и сдви гающий регистр l. Это устройство использует метод суммировани двоичных эквивалентов разр дов. На преобразовани W разр дов двоично-дес тичного числа в двоичное число требуетс hi циклов, где KW число разр дов в тетраде двоично-дес тичного числа. Наиболее близким к данному изобретению техническим решением вл етс универсальный преобразователь двоичнодес тичных чисел в двоичные, содержащий регистр тетрады и переключатель эквивалентов, входы которых соединены с управл ющей шиной, выходы регистра тетрады соединены со входами дешифратора , выходы переключател эквивалентов соединены со входами блоха хранени двоичных эквивапенггов дес тичных чисел, одноразрадный двоичный сумматор, выход которого соедин н со входом регистра сдвига, выход последнего соединен со входом одноразр дного двоичного сумматора ключ, формирователь двоичных эквивалентов дес тичных чисел, вьптолненный на одноразр дных двоичных сумматорах и линии задержки, выход блока зфанени двоичных эквивалентов дес тичных чисел соединен со входами линии задержки и первого одноразр дного двоичного сумматора формировател двоичных эквивалентов дес тичных чисел, выход первого одноразр дного двоичного сумматсфа соединен со входом второго одноразр дного двоичного сумматора того же формировател , выходы линии задержки и всех одвс ах дных двоичных сумматоров фор ищзовател двоичных аквивалеггтов дес тичных чисел соединены со входами клю чей, faropbie входы соединены с соответс вуюшимк выходеми дешифратора, выходы ключей соединены со вкоцом одноразр дного двоичного сумматора 21, Одёгако и это устройство использующ метод косвешюго умножени т- той пре образуемой тетрады на соответствующий дво1«Шз1й эквивалент 1U, имеет низкое быстродействие, так как длл преобрвхзова Тетрад необходимо затратить врем пр мо пропорциональное чиапу разр дов .uecaTJf4Horo ч1ксла T -t-K-m, где с - длительность тшсгирующего импульсар К - число разр дов двоичного экви-Валента вида Цель предлагаемого изобретени повышение быстродействи , Это достигаетс тем что в преобразователь дополнительно введены (VI -1) (|юрмирователей двоичных чисел ( разр дность преобразуемого дес т ного числа), лервые входы которых сое- дю1ены с соответствующими вь(ходами блока храиепш двоилных эквивалектов дес тич11ых чисел, ( одноразр дных двоичных сумматоров, первыми входами сое динен.ных с выходами соответствующи 4юрм5фователей двоичных эквивапентов дес ти:ч..ных чисел,, вторые входы -1-ых одноразр дных двоичных сумматоров ( 1-1,2,,,,, 1-1) соединены с выходам i -ьх одноразр. дных сумматоров ( 2,3,... и-1). второй вход (S-vl)-ro одноразр дного двоичного сумматора соедине с выходом п-го формировател эквивалентов дес т1-г ных чисел, вторые входы формирователей двоичнЕ11х эквивалентов дес тичных чисеэт соединены с соот ветствующими выходами регистра числа. На. чертеже представлена блок-схема предлагаемого устройства. Устройство содержит регистр 1 числа блок 2 хранени двоичных эквивалеьгтов дес тичных чисел, формирователи 3-1, 3-2„„.311 Двоичных эквивалентов дес тич чисел, одноразр дные двоичные cytv маторы4-1, 4-2,,„, 4-(и-1) сдвиговьЕй регистр 5е Преобразование осуществл етс путем одновременного суммировашш двоичных эквивалентов считываемых тетрад двоично-дес тичного кода и осуществл етс в соответствии ио следующим алгоритмом Л.,,Т,, iH 2 npeo6pa3OBajaioe дво1гчное число: двоичный эквивалент вида 10; Т тетрада двоично-дес тичного чис/ui, lATpoftcTBo работает следуюишм обраВ регистр 1 числа занос тс тетрады преобраауемого двоично-дес тичного кода Одновременно в устройство начинакзт поступать управл ющие сигналы, распределеш1ые во времени, число которых определ етс числом разр дов двоичш х экз вачентов вида , Из блока хранени двоичных эквивалентов дес тичных чисел считываютс одновременно i дво -иных эквивал.ентов вида , которые поступают на первые входы формирователей 3 двоичных эквивштентов дес тичк1 х чисел , на вторые входы которых поступают коды ДВОИЧ.НО-,дес тичных чисел, считываемых с регистра 1 числа, эквиваленты, снимаемые с выходом первого и второго формировател 3-1 и 3-2 двоичных эквивалентов дес тичньгх чисел поступают на первые входы первого и второго одноразр дных двоичных сумматоров 4-1 и 4-2. На второй вг.од первого одноразр дного двоичного сумматора 4-1 инфopмaJiи поступает с выхода второго одноразр дного двоичного сумматора 4-2. На второй вход ( -i -1)-го одноразр дного двоичного сумматора 4 информаци поступает с выхода i -того формировател двоичных эквивалентов дес тичных чисел. Результат суммировани всех двоиг ных чисел захшсываетс с первого одноразр дного двоичного сумматора 4-1 на сдвигающий регистр 5. Преобразованна двоична 1шформаци снимаетс с его выхода. Таким образом, процесс преобразовани двоично-дес тичного числа заключаетс в одновременном суммировании 1 двоичных эквивапентов дес тичных чисел, поступающих последовательным кодом на j одноразр дных двоичных сумматора 4, Врем преобразовани i тетрад двоично-дес тичного числа в известном преобразователе определ етс соотношением Y-t-VY -n(д) Врем работрл данного устройства определ етс выражением (2) где -t - длительность тшстирующего импульса; VI - число преобразуемых разр дов;