Изобретение относитс к вычислительной технике и может быть использовано в арифметических устройствах ЭВМ. Известно устройство дл преобразовани двоичных чисел в двоично-дес тичные и обратно, содержащее четырехразр дные сдвигающие регистры, матри цы преобразовани и генератор синхро импульсов р, Однако устройство имеет низкое быстродействие, что св зано с последовательным принципом обработки значений разр дов. Наиболее близким техническим реше нием к предложенному вл етс устрой ство дл преобразовани двоичных чисел в дес тичные и обратно, содержащее входной регистр, блок промежуточ ных преобразований, выходной сдвиговьй регистр, распределитель импульсов первый выход которого соединен с вто рым входом входного регистра, первые входы которого вл ютс входом устройства, четвертьм выход распределител импульсов соединен с вторым входом выходного сдвигового регистра первые входы которого соединены с выходами блока промежуточных преобра зований (2J. Недостаток известного технического решени заключаетс в сложности схемы и низкой скорости преобразовани . Цель изобретени - упрощение устройства при одновременном повышении скорости преобразовани . Поставленна цель достигаетс тем, что устройство дл преобразовани двоичных чисел в двоично-дес тич ные и обратно, содержащее входной регистр, первый вход которого соединен с информационным входом устройст ва, а второй вход подключен к первом выходу распределител импульсов,второй выход которого соединен с входом сдвига выходного сдвигового регистра информационньй вход которого подключен к выходу блока промежуточных пре образований, выход выходного сдвигового регистра вл етс выходом устройства , дополнительно содержит се .лектор тетрад, информационные вход и выход которого подключены к выходу входного регистра и входу блока промежуточных преобразований .соответ ственно, управл ющие входы селектора тетрад соединены с первой группой вькодов распределител импульсов, втора группа выходов которого подключена к группе входов блока промежуточных преобразований, причем блок промежуточных преобразований содержит буферньм регистр и русов преобразований (где N - количество битов преобразуемого числа), каждый из которых содержит два входных, два выходных регистра,первый и второй блоки пам ти,первьш и второй селекторы , выходы которых соединены с информационными входами соответствующих входных регистров, выходы которых соединены с адресными входами соответственно первого ивторого блоков пам ти, выходы которых подключены к информационйым входам соответствукмцих выходных регистров, причем выход первого выходного регистра , кроме выходного регистра последнего руса, соединен с информационными входами вторых селекторов того же и следук цего русов, выход первого выходного регистра п.оследнего руса соединен с входом буферного регистра, выходом подключенного к первому входу первого селектора последнего руса, выход второго выходного регистра каждого, кроме первого, руса соединен с первым информационным входом первого селектора того же руса и первым информационным входом первого селектора предьдущего руса, выход второго выходного регистра первого руса подключен к управл кицему входу первого селектора и вл етс выходом блока промежуточных преобразований , управл кщие входы селекторов , входных и выходных регистров и блоков пам ти подключены к соответствующим выходам первой группы распределител импульсов. На фиг.1 представлена блок-схема устройстваJ на фиг.2 - схема блока промежуточных преобразований; на фиг.З - промежуточные результат примера преобразовани числа в двоично-дес тичный код. На фиг.1 обозначено: входной регистр 1, селектор 2 тетрад, блок 3 промежуточных преобразований, выходной сдвиговый регистр А, распределитель импульсов 5, первый выход 6 распределител импульсов, перва группа 7.1-7.К выходов (где К - количество управл ющих входов, необходимых дл селекции тетрад преобразуемого числа ) распределител импульсов, втора группа выходов 8-11 распределител импульсов, второй выход 12 распределител импульсов, вход 13 и выход 14 блока промежуточных преобразований. Блок 3 промежуточных преобразований (см.фиг;2) содержит русов пре образований 3.1-3,j, где N количество битов преобразуемого числа, j 1,2,..., п, и буферный регистр 23, Каждый рус блока промежуточных преобразований содержит первьш и второй селекторы 15, 16, два входных регист ра 17, 18, первый и второй блоки пам ти 19, 0, два выходньк регистра 21, 22, буферный регистр 23 блока промежуточных преобразований. Рассмотрим работу устройства на примере, когда количество битов преобразуемого числа . Тогда , . . Число, подлежащее преобразованию, поступает на регистр 1, с выхода которого тетрады этого числа поочередно , под управлением сигналов, поступающих по шинам 7. распределител импульсов, начина со старшей тетрады , через селектор тетрад 2, поступают на вход 13 блока промежуточных преобразований, далее под управлени- ем сигнала, поступающего по шине 8 через селектор 16.1, Поступают на регистр 18.1 (см.фиг.2). Восьмибитный код информации с выходов входных регистров 17.1 и 18.1 поступает на адресные входы блоков пам ти 19.1 и 20,1, выполн кщих функцию преобразовани входной информации из двоичной системы в двоично-дес тичную и наоборот . В исходный момент, когда на входной регистр 18.1 передаетс старша тетрада преобразуемого числа, входной регистр 17.1 имеет нулевое значение. Информаци этой тетрады преобразуетс из одной системы в другую и помещаетс в регистры 21.1 и 22.1. Например, в режиме дес тичного преобразовани , если двоичный код старшей тетрады преобразуемого числа имеет значение 1100 (С), то код 0000 1100 (ОС), образованньй содержимым регистров 17.1 и 18.1, nodTynaeT на входы блоков пам ти 19.1 и 20,1, на выходах которых по вл етс код 0001 0010 (12.), представл ющий собой двоично-дес тичный код двоичного числа 1100 (С), причем старша тетрада 0001(1) двоично-дес тичного кода 12 по вл етс на выходе блока пам ти 19.1, а мпадша тетрада 0010 (2) - на выходе блока пам ти 20.1. Это двоично-дес тичное число с выходов блоков пам ти 19.1 и 20.1 принимаетс соответственно на регист ры 21.1 и 22.1. Старша тетрада этого кода (0001) представл ет собой старшую шестна ;цатиричную цифру двоичного числа (частного), получаемого от делени исходного двоичного числа на основании системы счислени , в которую переводитс исходное число (в данном случае на 10). Эта тетрада на втором русе подвергаетс такому же преобразованию, как и старша тетрада исходного числа на первом русе. Одновременно с передачей старшей тетрады исходного числа-на второй рус младша тетрада (0010) этого числа с выхода регистра 22.1 поступает на входной регистр 17.1 через селектор 15,1 первого руса, а на регистр 18.1 через селектор 16.1 поступает втора тетрада исходного числа. Если, например, эта тетрада имеет значение tMI(F), то код 0010 1111(2F), образованньй содержимым регистров17.1 и 18.1, преобразуетс в блоках пам ти 19.1 и 20.1 в двоично-дес тичный код, который равен 47 (0100, 0111), и передаетс на выходные регистры 21.1 и 22.1. Одновременно с получением на выходе первого руса результата преобразовани второй тетрады на выходе второго руса получаетс результат преобразовани старшей тетрады частного , полученного в предьщущем шаге на выходе первого руса. Затем старша тетрада результата преобразовани с выхода второго руса передаетс на вход третьего руса, младша тетрада - на вход того же руса, а старша тетрада с выхода первого руса поступает на вход второго руса, младша тетрада - на вход того же руса, котора совместно с третьей тетрадой исходного числа, поступившей в это врем на входной регистр 18.1 первого руса, образует новый байт дл дальнейшей обработки. Таким образом, устройство работает онвейерньв 1 способом. В каждом шаге реобразовани на входные регистры сех русов поступают результаты пребразовани предьщущего шага, а на выходные регистры - результаты преобразовани того же шаг§. После ввода последней тетрады исходного числа на выходе четвертого руса по вл етс результат обработки третьей цифры четвертого частного от делени исходного числа, а затем - последовательных частных на основание системы счислени , в которую переводитс исходное число, а на выходе регистра 22.-1 первого руса по вл етс тетрада окончательного результата . В это врем на буферном ре- гистре 23 находитс перва тетрада п того частного, котора получена в предьиущем шаге на выходе регистра 21.4 четвертого руса. После ввода последней тетрады кон чаетс режим работы блока промежуточ ных преобразователей Ввод и начина етс режим Вывод. Управл ющий сигнал на глине 8 мен ет свою пол рность и к входным регистрам 18.J получают доступ выходные регистры 21.J того же руса, а к входным регистрам 17.J выходные регистры 22.J+1 следующего руса, кроме четвертого руса, на входной регистр Т7.4 которого поступает вькод буферного регистра 23, В режиме Вывод мен етс направление потока информации снизу вверх. Здес имеет место тот факт, что после ввода последней цифры на первом русе завершаетс процесс делени исходного числа на основание системы счислени , в которую переводитс исходное число. На выходе регистра 22.1 по вл етс перва тетрада окончатель ного результата, тем самым освобожда етс первьй рус и его можно использовать дл завершени в следукнцем ша ге процесса делени частного, полученного от делени исходного числа, которое дл этого проводилось на вто рой русе. Содержимое регистра 21.1, которое вл етс последней цифрой частного, полуЧеьшого от делени исходного числа на основание системы счислени , через селектор 16.1 посту пает на регистр 18.1. На регистр 17. через селектор 15.1 с выхода регистра 22.2 второго руса поступает оста ток, полученный в результате преобразовани предпоследней тетрады первого частного, которьй до этого обра батывалс на втором русе. Код, обра зованный содержимым регистров 17.1 и 18.1, обрабатываетс в блоках пам ти 19.1и 20.1 таким же образом, как и в режиме Ввод. Этим завершаетс процесс делени первого частного, и на регистре 22.1 получаетс втора тетрада окончательного результата. . Такое перемещение освобождает второй рус и получение третьего частного с третьего руса переводитс на второй рус. С выхода регистра 22.2 через селектор 16.2 на регистр 18.2 поступает предпоследн цифра второго частного, а на регистр 17.2 через селектор 15.2 с третьего руса постуiiaeT остаток от обраббтки предпоследней цифры второго частного. В результате обработки кода, образованного содержимым регистров 17.2 и 18..2, в блоках пам ти 19.2 и 20.2 на регистре 21.2получаетс предпоследн цифра третьего частного, а на регистре 22.2 - остаток от обработки предпоследней цифры второго частного. В следующем шаге на первом русе завершаетс процесс делени второго частного и на регистре 22.1 получаетс треть тетрада окончательного результата. В этом же шаге на регистре 21.1 ползгчаетс последн тетрада третьего частного, котора используетс в следукидем шаге дл получени последующей тетрады окончательного результата. Таким же образом информаци перемещаетс с четвертого руса на третий, далее - на второй и первый русы и получаетс очередна тетрада окончательного результата. Делени четвертого частного, старша тетрада которого получена на буферном регистре 23, начинаетс на четвертом русе и, перемеща сь на каждом шаге, завершаетс на первом русе. В каждом шаге режима Вывод на первом русе завершаетс процесс делени очередного частного и на выходе регистра 22.1 по вл етс очередна тетрада окончательного результата. Эти тетрады передаютс на выходной сдвигающий регистр 4 (см.фиг.1), где, сдвига сь в каждом шаге, накапливаютс , образу конечный результат преобразовани : исходного числа. В таблице на фйг.З приведены промежуточные результаты примера преобразовани максимального 32-битного положительного числа 7FFFFFFF (представленного в пр мом коде) в двоично-дес тичньм . код 214783647.На фиг.3 по горизонтали показаны содержимые входных и выходных регистров каждого руса, а также значение входного регистра 1 (см.фиг.1) и буферного регистра 23 (см.фиг.2). Слева от вертикальной сплошной линии приведены номера руса буферного и входного ;регистров. Между штрихованными лини ми на первых и вторых строках приведены значени входных и выходных регистров соответственно дл каждого руса в каждом шаге. Номера шагов I приведены в нижней части таблицы I под сплошной горизонтальной линией. I Над верхней штрихованной линией приI ведено значе:ние входного регистра 1, I а под нижней штрихованной линией I значение буферного регистра 23. Стрелками показано формирование очередного преобразуемого байта дл дан ного руса как в режиме Ввод, так ив реАоше Вывод, а в пр моугольни 1ках указаны значени тетрад результа . та. Шаги 1+8 выполн ютс в режиме Ввод, а шаги 9+17 - в режиме Вывод . Система счислени , в которую пере водитс исходное число, определ етс значением управл ющего сигнала с расределител импульсов 5, передаваемого по шине 10, который вызывает активизацию одной из областей адресного пространства элемента пам ти, предназначенйого дл преобразовани байта данных из двоичной системы-в двоично-дес тичньй и наоборот. Работа устройства преобразовани синхронизирована управл ющими синхросигналами через входы 10 и 11. Врем преобразовани разделено на такты. Каждому шагу преобразовани соответствует один такт. В каждом такте работы устройства синхросигналом с шины 10 данные принимаютс на входные регистры всех русов, а синхросигналом с входа 11 - на выходные регистры . Благодар использованию изобретени значительно ускор етс выполнение команд преобразовани чисел. Ускорение операционной части этих команд обеспечиваетс по сравнени с известными более, чем в Д,7 раза.
I
Фиг.1
Фие. 2