SU388278A1 - Интегратор для параллельной цифровой интегрирующей машины с электронной коммутацией - Google Patents

Description

1

Изобретение относитс  к области вычислительной техники и может быть использовано при конструировании и разработке цифровых интегрирующих .машин (ЦИМ) .параллельнопоследовательного типа.

В -последовательных цифровых интеграторах , параллельных ЦИМ с многоразр дными прира1ден.и 1ми, обычно примен етс  алгоритм умножени  младшими разр дами вперед. Особенностью этого метода  вл етс  то, что образование каждого последующего приращени  интеграла возможно только после окончани  процедуры перемножени  текущего значени  подынтегральной функции на приращение аргумента.

При организации наиболее экономичной структуры электронной коммутации решающих |блоков используетс  дл  передачи приращений всего один информационный канал. В этом случае значительно увеличиваетс  общее врем  вычислений из-за того, что в момент передачи Приращений процесс интегрировани  должен -прерыватьс .

Дл  устранени  этого недостатка цифровых интеграторов последовательного типа можно применить алгоритм умножени  на одиН , начина  со старших, что-позвол ет фор-мировать старшие разр ды лрнращений интеграла и передавать их в другие интеграторы Б процессе операции умножени .

не дожида сь ее окончани . Однако использование такого алгоритма сокращает лишь то врем , которое отводитс  дл  -коммутации решающих блоков, но не ускор ет сам процесс

вычислений.

Цель изобретени  - сокращение времени вычислений в -последовательном цнфровом интеграторе , предназначенном дл  ЦИМ параллельного-типа , использующей однокаиальиую

электронную коммутацию решающих блоко. Это достигаетс  путем использовани  алгоритма умножени  одновременно на два разр да , начина  со старших, и такой организации структуры выходного устройства, котора 

позвол ет кодировать и передавать между иитеграторами -по одному информационному каналу образующиес  в -процессе умнол ени  пары разр дов приращени  и коды -коррекции в переданные старшие разр ды без прерывани  процесса вычислений.

На фиг. 1 показана функциональна  схема такого интегратора; на фиг, 2 - таблица возможных значений кода коррекции старщих разр дов приращений.

Предлагаемый интегратор содержит устройства ввода 1пр-нращений подынтегральной функции / и аргумента 2, иервый накапливающий сумматор 3, регистр 4 приращений аргумента, устройство 5 умножени , второй

накапливающий сумматор 6, реги-стр 7 остатKOiB , блок 8 вывода. Интегратор подключен к информационному каналу 9. Устройства /, 2 и блок 8 управл ютс  сигналами , поступающими по шинам 10, 11 и 12 из устройства управлени  ЦИМ. Устройства / и 2 осуществл ют прием пар разр дов приращений подыитегральной функции и аргумента , коррекцию лрнн тых величин и формирование из нпх кодов приращений. Выход устройства 1 св зан с первым сум.матором 3, в котором накалливаютс  и хран тс  текущие значени  подынтегральной 4)ункцин. Выход устройства 2 соединен с входом регистра 4, где хранитс  код приращени  аргумента. Этот код выдаетс  в устройство 5 умножени  парами разр дов, начина  со старщих. Устройство умножени  Предназначено дл  получени  частичных произведений путем умножени  значени  -подынтегральной функции, поступающего из первого накапливающего сумматора , на пары разр дов приращени  аргумента в соответствии с алгоритмом умножени  на два старщих разр да. Выход устройства умножени  соединен с входом второго сумматора 6, в котором происходит накоплекие суммы частичных произведений. Из сумматора 6 пары знаковых разр дов каждой суммы частичпых произведений поступают в устройство 13 пам ти, а разр д, содержащий возможный неренос из знаковых разр дов, - в схему 14 коррекции, в которой он запоминаетс . Схема коррекции запоминает также знак частичного произведени , приход щий с выхода устройства умножени . Схема коррекЦИК помимо функции запоминани  формирует также код коррекции в соответствии с таблицей , показанной на фиг. 2. Ио сигналу, поступающему по щине 12, содержимое устройства пам ти и код коррекции из схемы коррекции выдаютс  в информациоиный канал 9. Со вторым накапливающим сумматором св зан регистр, который хранит значение остатков , получаемых so втором накапливающем сумматоре, и выдает в иего лары разр дов остатка, начина  со старщих. В таблице, изображенной на фиг. 2, в столбцах 15, 16 приведены возможные комбинации знака частичных произведений, получаемых на выходе устройства умножени  (столбец /5), и переноса из знаковых разр дов сумм на выходе второго накапливающего сумматора (столбец 16). В столбце 17 показан код коррекции переданных старщих разр дов приращени . Этот код принимать три значени  +1; 0; -1. Работает интегратор так, что вычисление приращени  иитеграла и передача этого приращени  в другие интеграторы совмещены во времени. Это достигаетс  лутем такой организации вычислительного процесса, когда получение полного значени  приращени  интеграла осуществл етс  за несколько циклов, в каждом из которых определ етс  иова  пара разр дов приращени  и одновременно передаетс  в другие интеграторы пара, вычисленна  в предыдущем цикле. В св зи с этим под олным шагом интегрировани  понимаетс  процесс формировани  и передачи всего многоразр дного приращени , а под элементарным циклом вычислений процесс формировани  и передачи в другие решающие блоки пары разр дов и кода коррекции м огоразр дного приращени . К началу каждого шага нитегрнровани  интегратор приходит в такое состо ние, при котором со входном лстройстве 1 хранитс  приращение подынтегральной функции, в регистре 4 - приращение аргумента, в первом накапливающем сумматоре - предыдущее значение иодынтегралыюй функции, второй накапливающий сумматор и  чейки пам ти блока вывода сброшены в нуль, а в регистре 7 хранитс  значение остатка. Этот остаток представл ет собой те разр ды произведени  подынтегральной функции на все разр ды приращени  аргумента, которые остались после выделени  из этого произведеии  всех разр дов приращени  интеграла в предыдущем шаге интегрировани . В первом цикле в первом накапливающем сумматоре происходит суммирование предыдущего значени  подынтегральной функции с прирап№н:ием, поступающим из устройства ввода приращени  подынтегральной функции, и 1передача нового значени  подынтегральной функции на устройство 5, где осуществл етс  умножение этой величины на два старших разр да приращени  аргумента (в первом цикле это знаковые разр ды), выдаваемых из регистра приращени  аргумента. Полученное первое частичное произведение суммируетс  с содержимым второго накапливающего сумматора (в первом цикле это нуль). Два знаковых разр да получепной суммы представл ют собой пару старшнх разр дов приращени , а в разр де, предшествующем знаковым, хранитс  возможный перенос из знаковых разр дов - информаци  дл  образовани  кода коррекции. Этн три разр да вместе со значением знака первого частичного произведеии  в самом коице первого цнкла записываютс  в  чейки пам ти блока вывода, после чего содержимое второго накапливающего сумматора сдвигаетс  на два разр да в сторону старщих, а в освободившиес  младшие разр ды записываетс  пара старщих разр дов остатка из регистра остатков. На этом первый цикл заканчиваетс . Во втором цикле содержимое первого накапливающего сумматора не измен етс , и поэтому вычисленное в первом цикле значение нодынтегральиой функцин умножаетс  в устройстве 5 иа следующую пару разр дов приращени  аргумента, выдаваемую из регистра приращени  аргумента. После этого выполн ютс  остальные операпии, рассмотренные лри описании первого цикла. К концу второго цикла  чейки пам ти бло