SU409222A1 - Устройство для умножения - Google Patents
Устройство для умноженияInfo
- Publication number
- SU409222A1 SU409222A1 SU1624119A SU1624119A SU409222A1 SU 409222 A1 SU409222 A1 SU 409222A1 SU 1624119 A SU1624119 A SU 1624119A SU 1624119 A SU1624119 A SU 1624119A SU 409222 A1 SU409222 A1 SU 409222A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- outputs
- multiplier
- circuits
- counter
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
1
Изобретение.относитс к области автоматики и вычислительной техники и может быть использовано при реализации технических средств автоматики и вычислительной техники.
Известны устройства дл умножени , содержащие коммутатор, св занный выходами с шинами опроса регистра множимого и регистра множител , причем выходы регистра множимого через первую группу схемы «И соединены с входом одноразр дного двоичнодес тичного накопительного сумматора, выходы которого подключены к входам счетчика переносов, и через вторую группу схем «И, на другие входы которых подсоединены выходы генератора сигналов управлени , св заны с выходными шинами устройства, и преобразователь кодов.
Однако известные устройства сложны, так как в них необходимо применение регистров дл хра нени операндов. Кроме того, они не обеспечивают дннамической индикации результатов без иснользОвани регистра результата и не позвол ют отслеживать произведение при изменении значений сомножителей в процессе вычислений.
Предложенное устройство отличаетс тем, что выходы регистра множител соединены С входами преобразовател кодов, а выход преобразовател -с вторыми входами схем «И первой группы.
Это позвол ет упростить устройство и расширить его функциональные возможности.
Сокращение электронного оборудовани достигаетс за счет того, что при вычислении произведений дес тичных цифр управление накапливающим сумматором осуществл етс с помощью преобразовател кодов цифр множител в число-импульсный код.
Умножение проводитс многократно и непрерывно с определенной частотой, а произведение поступает непосредственно на визуальный индикатор динамического типа либо на какое-нибудь регистрирующее устройство.
Использование перекрестного метода в сочетании с многократным вычислением позвол ет реализовать преимущество данного метода умножени , заключающеес в том, что разр дность промежуточных результатов, которые необходимо хранить в процессе вычислений, значительно меньше, чем при других методах умножени .
При умножении /i-разр дных дес тичных чисел перекрестным методом разр дность промежуточных результатов не более Ig п + 3, в то врем как при умножении общеприн тым методом накоплени кратных мнол имого разр дность промежуточных результатов равна п+1
Поскольку в предлагаемом устройстве умножение выполн етс непрерывно и многократно , один или оба сомножител могут измен тьс в процессе вычислений. В этоы случае умножающее устройство отрабатывает измен ющеес произведение, что дает возможность в зависимости от значени результата динамически воздействовать на объекты, вл ющиес источниками сомножителей. Такие вычислительные устройства наход т применение в весовых дозирующих автоматах, в различных измерительных и технологических установках, в системах программного управле}1ИЯ и т. д.
На фиг. 1 представлена блок-схема умножающего устройства; на фиг. 2 -пример реализации схемы опроса разр дов операндов дл случа и 4; на фиг. 3 - пример реализации схемы преобразовател кодов.
Дл облегчени объ снени работы умножающего устройства на чертежах и в дальнейшем описании оно рассматриваетс во взаимодействии с двум tt-разр дными регистрами сомножителей, динамическим визуальным индикатором результата и генератором сигналов управлени . Реализаци этих узлов дл работы предложенного устройства несуществеННа и зависит от конкретных условий, в которых оно используетс .
Умножающее устройство 1 (фиг. 1) содержит схему опроса операндов - коммутатор 2, одноразр дный двоично-дес тичный накопительный сумматор 3, счетчик 4 переносов, преобразователь 5 позиционного кода цифр множител в число-импульсный код, группу схем «И 6, группу схем «И 7, шины сигналов опроса разр дов множимого 8, множител 9, входов кодов цифр множнмого 10, входов кодов цифр множител 11 и выходов кодов цифр произведени 12.
Ком:мутатор 2 состоит из счетчика 13, дешифратора 14 и групп схем «ИЛР 15 и 16. Выходы счетчика 13 подключены к соответствующим входам дешифратора 14, а выходы дешифратора - к соответствующим входам схем «ИЛИ 15 и 16. Выходы группы схем «ИЛИ 15 коммутатора 2 св заны с соответствующими шинами 8 сигналов опроса разр дов множимого, а выходы группы схем «ИЛР1 16-с соответствующими шинами 9 сигналов опроса разр дов множител . Кажда из шин 8 соединена с соответствующим управл ющим входом регистра 17 множимого, а кажда из щин 9 - с соответствующим управл ющим входом регистра 18 множител . Информационные выходы регистра 17 подсоединены к соответствующим шинам 10 входов кодов цифр множимого, а информационные выходы регистра 18 -к соответствующим шинам // входов кодов цифр множител .
Шины 10 соединены с информационными входами соответствующих схем «И 6, а шины // - с соответствующими входами преобразовател 5. Выход преобразовател св зан с управл ющими входами всех схем «И 6, выходы которых подключены к соответствующим входам сумматора 5. Выход переносов сумматора соединен с входом счетчика 4 переносов , выходы суммы сумматора -с входами соответствующих схем «И 7, выходы которых подключены к щинам 12 выходов кодов цифр
произведени .
Шины 12 св заиы также с входами индикатора 19. Выходы генератора 20 сигналов управлени соединены с соответствующими входами сумматора в, счетчика 4 переносов,
преобразовател 5 кодов, группы схем «И 7 и счетчика 13.
Предложенное устройство работает следующим образом.
Пусть в регистрах 17 и 18 имеютс л-разр дные сомножители: множимое , ..., uiflo и множитель В Ь„- , ..., bibo.
Необходимо получить на индикаторе 19
произведение С Czn-iCiCo.
В 0-ом цикле (т. е. при вычислении разр да Со произведени ) опрашиваютс разр ды GO, о; в 1-м цикле: «о, &i и «ь 6о и т.д.; в (2п-1)-м цикле: , . Всего при вычислении произведени опрашиваетс п различных пар разр дов сомножителей, причем
каждый разр д каждого сомножител опрашиваетс п раз. В соответствии с этим разр дность счетчика 13 коммутатора 2 выбираетс таким образом, чтобы он имел не менее, чем п состо ний. У дешифратора 14 ti выходов,
каждый из которых соответствует одному из состо ний счетчика. Кажда из групп схем «РШИ 15, 16 содержит п /г-входовых схем «ИЛИ, причем кажда схема из группы схем «ИЛИ 15 соответствует одному из разр дов
множимого, а группы схем «ИЛИ /5 -множител . Входы каждой схемы «ИЛИ соединены с п выходами дешифратора 14, соответствующими тем состо ни м счетчика, в которых должен опрашиватьс данный разр д данi;oro операнда согласно приведенной последовательности опроса (с точностью до перестаj:OBKH нар внутри каждого цикла).
В предложенном устройстве проводитс многократное повторное вычислите произведени . Следовательно, необходимо осуществл ть многократный повторный опрос операндов в соответствии с приведенным пор дком. При использовании указанного коммутатора такой опрос обеспечиваетс подачей на вход
счетчика 13 от генератора 20 простейшей непрерывной последовательности счетных импульсов . Это приводит к дополнительной эко1 омии оборудовани в схемах управлени . Итак, в каждом состо нии счетчика на шины входов кодов цифр множимого и множител поступает пара цифр, соответствующих данному состо нию разр дов сомножителей. Умножение этих цифр проводитс следующим образом .
Код цифры множимого ноступает с шин 10 входов на информационные входы группы схем «И в и сумматор 3. Код цифры множител подаетс с шин 11 на преобразователь 5, который преобразует этот код в число-импульсный . 11ред.11и.аа1 ;juiC5i, чти 1и1фр1л множител постуиаил 1;а вход умюжшииичч) ycipoiiCTiu iкоде , 8---4---2-1. Иреобразов;пель состоит из схем «К 21-24 и схемы «ИЛИ 25. К первым входам схем «PI 21-24 подключены шины цифр кода множител свесами, соответственно 1,2,4,8. На вторые входы схем «И 21-24 проход т соответственно 1,2,4,8 импульсов от rciiepaTopa 20, причем временное расположение импульсов может быть, например, таKUM , как показано на фиг. 3. Выходы схем «И 21-24 подключены к входам схемы «ИЛИ 25, выход которой вл етс выходом преобразовател кодов. Таким образом, после падачи серии импульсов , показанной на фиг. 3, на выход преобразовател кодов подаетс число импульсов, соответствующее пифре множител , опрашиваемой в данный момент. В результате через группу схем «И 6 цифра множимого, опрашиваема в данный момент, поступает па вход накопительного сумматора столько раз, сколько единиц содержитс в цифре м ожител . Возникающие при сложении переносы попадают из сумматора в счетчик 4 переносов, емкость которого зависит от разр дности сомножителей . В соответствии с алгоритмом перекрестного умножени в конце г-го цикла на сум.маторе содержитс /- цифра произведени . Из генератора 20 в конце каждого цикла подаетс сигнал на управл ющие входы всех схем «И 7, в результате чего код данной цифры произведени поступает через шипы 12 на входы индикатора 19. Затем проводитс сдвиг содержимого счетчика 4 и сумматора 3 на один дес тичный разр д biip;iiu), liOc.ie чего устройство переходит к вьпю.шсиию с.чсдующего цикла. Концу каждого цикла соответствует определенное состо ние счетчика 13, и, следовательно , сигнал на определенном выходе дешифратора 14. Эти сигналы могут быть использованы дл управлени разр дными входами индикатора, что вл етс дополнительным преимуществом предлагаемой схемы коммутатора . Необходимые дл качественной индикации частота вычислений произведени и длительность высветки каждой цифры завис т от характеристик примен емого индикаторного устройства . Предмет изобретени Устройство дл умножеии.ч, содержащее коммутатор, св занный выходами с шинами опроса регистра множимого и регистра множител , а причем выходы регистра множимого через первую группу схем «И св заны с входами одноразр дного двоично-дес тичного накопительного сумматора, выходы которого подключены к входам счетчика переносов, и через вторую группу схем «И, другими входами св занных с выходом генератора сигналов управлени , соединены с выходными шинами устройстве., и преобразователь кодов, отличающеес тем, что, с целью упропдепи устройства, выходы регистра множител соединены с входами преобразовател кодов, выход которого св заи с другими входами первой группы схем «И.
17
r-i---r--i
L..
-t
QO
1 2 Ч- 8 V
-Ъ,
1ПППППП
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1624119A SU409222A1 (ru) | 1971-02-09 | 1971-02-09 | Устройство для умножения |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1624119A SU409222A1 (ru) | 1971-02-09 | 1971-02-09 | Устройство для умножения |
Publications (1)
Publication Number | Publication Date |
---|---|
SU409222A1 true SU409222A1 (ru) | 1973-11-30 |
Family
ID=20466519
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1624119A SU409222A1 (ru) | 1971-02-09 | 1971-02-09 | Устройство для умножения |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU409222A1 (ru) |
-
1971
- 1971-02-09 SU SU1624119A patent/SU409222A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU409222A1 (ru) | Устройство для умножения | |
US3373269A (en) | Binary to decimal conversion method and apparatus | |
US4570056A (en) | Automatically adaptable radix conversion system for use with variable length input numbers | |
SU1280624A1 (ru) | Устройство дл умножени чисел с плавающей зап той | |
US3229080A (en) | Digital computing systems | |
SU388278A1 (ru) | Интегратор для параллельной цифровой интегрирующей машины с электронной коммутацией | |
SU593211A1 (ru) | Цифровое вычислительное устройство | |
SU987619A1 (ru) | Устройство дл умножени | |
SU781809A1 (ru) | Множительное устройство | |
SU1264168A1 (ru) | Генератор псевдослучайной последовательности | |
US3688100A (en) | Radix converter | |
SU1072040A1 (ru) | Устройство дл делени двоичного числа на коэффициент | |
SU798858A1 (ru) | Вычислительный узел цифровойСЕТОчНОй МОдЕли дл РЕшЕНи диффЕРЕН-циАльНыХ уРАВНЕНий B чАСТНыХ пРОизВОд-НыХ | |
SU962914A1 (ru) | Преобразователь целых комплексных чисел в двоичный код | |
SU748409A1 (ru) | Устройство дл умножени двоично- дес тичных чисел | |
SU1439580A1 (ru) | Устройство дл одновременного вычислени двух многочленов | |
SU549808A1 (ru) | Устройство дл делени | |
SU367421A1 (ru) | ЦИФРОВОЕ УСТРОЙСТВО дл УСКОРЕННОГО ДЕЛЕНИЯ | |
SU451079A1 (ru) | Множительное устройство последовательного действи | |
SU813446A1 (ru) | Устройство дл решени систем ли-НЕйНыХ уРАВНЕНий | |
SU769535A1 (ru) | Устройство дл вычислени степенной функции | |
SU815726A1 (ru) | Цифровой интегратор | |
SU752332A1 (ru) | Устройство дл вычислени функции | |
SU960805A1 (ru) | Устройство дл умножени | |
RU1791813C (ru) | Устройство дл делени чисел на константу типа 2 @ + 1 |