JP2004185800A - 範囲選択可能なアドレスデコーダと、これを用いる高速グラフィック処理用フレームメモリー装置 - Google Patents
範囲選択可能なアドレスデコーダと、これを用いる高速グラフィック処理用フレームメモリー装置 Download PDFInfo
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Abstract
【解決手段】本発明は、大きさの制限されたポータブル端末機において、プロセッサーの負担を減らすために、それぞれ2個のアドレスにより所望の範囲のアドレス指定が可能な行/列アドレスレデコーダを用いることにより、一度に所望の範囲の複数のメモリーセルを選択、データ書きが可能にして、高速のグラフィック処理がなされうるフレームメモリー装置を提供する。
【選択図】 図2
Description
一方、従来のポータブル端末機において、LCDのような表示装置にビデオ信号を表示するとき、グラフィックデータは、プロセッサー(ホスト)からアドレス指定によりRAMからなるフレームメモリー(Frame Memory)に一時的に記入された後、それからデータが読み取られて表示装置に表示される。
つまり、前記方式の従来のRAMにおいては、図1に示されるように、マトリックス方式で配列される複数のメモリーセル(1)に対する列アドレスを選択するための列アドレスデコーダ(2)と、行アドレスを選択するための行アドレスデコーダ(3)とを一体に備えている。このようなRAMにおいては、それぞれ一つの列アドレスと行アドレスが列/行アドレスデコーダ(2,3)に印加されて、一つのメモリーセルを選択、書くのが可能であるようにして入力データを貯蔵している。
以下の説明において、12は2進数の「1」、310は10進数の「3」を表し、2'b11は2進数の2ビット信号「11」、4'b1111は2進数の4ビット信号「1111」、16'hffffは2進数の16bi信号「1111-1111-1111-1111」、0000-0111-1111-00002は2進数の「0000011111110000」を表す。
図5に示された第3実施例による8-to-256範囲選択可能なアドレスデコーダ(40)は、3つの4-to-16範囲選択可能なデコーダを用いる第1ないし第3範囲選択可能なデコーダ(42-44)を使用して具現される。前記第1ないし第3範囲選択可能なデコーダ(42-44)は、8ビットアドレス入力の場合、ハイ及びローの2つのアドレス入力の上位4ビット[7:4]と、下位4ビット[3:0]を別々に適用して、共通の部分を選択するように具現する。
つまり、第3実施例による範囲選択可能なアドレスデコーダ(40)は、まず、図6のように、256個のアドレス(A0-A255)を16グループに分けて、16個のアドレスを一つの単位にして、ハイ及びローの2つのアドレス入力においてのそれぞれ上位4ビット[7:4]によって該当グループを選択し、ローアドレス入力の下位4ビット[3:0]により選択されるグループ内部の16個のアドレスの中からローアドレス範囲を選択し、ハイアドレス入力の下位4ビット[3:0]により選択されるグループ内部の16個のアドレスの中からハイアドレス範囲を選択して、選択されたローアドレスとハイアドレスとの間の総てのアドレスを選択するようになる。
XORゲート(41)は、ハイ及びローの2つのアドレス入力においてのそれぞれ上位4ビット[7:4]を入力されてハイ及びローアドレス入力の上位4ビット[7:4]値が互いに同一であるか否かを判断し、同一な場合、02出力を発生して1グループのみ選択し、同一ではない場合、12出力を発生して該当する複数のグループを選択するグループ活性化(enable)信号を発生する。
前記のように構成された本発明の第3実施例による8-to-256範囲選択可能なアドレスデコーダ(40)の作用について、以下に詳細に説明する。
A. 上位4ビットにより一つのグループのみ選択された場合
この場合は、ハイ及びローアドレス入力の上位4ビット[7:4]値が互いに同一な場合であって、XORゲート(41)の出力はゼロ(02)になる。この場合、第1マルチプレックサ(48)及び第2ないし第4マルチプレックサグループ(49a,49b,50)の総ての出力は、ゼロポート(port)の入力値が出力される。
ハイアドレス入力値が0011_10102であり、ローアドレス入力値が0011_01002であれば、第1範囲選択可能なデコーダ(42)の出力は0000_0000_0000_10002になり、第3範囲選択可能なデコーダ(44)の出力は0000_0111_1111_00002になる。このとき、第2及び第3マルチプレックサグループ(49a,49b)の出力はいずれもゼロ(02)になって、第1及び第2ANDゲートグループ(55,56)の出力はいずれもゼロ(256'b0)になる。同時に、第4マルチプレックサグループ(50)の出力は、第1範囲選択可能なデコーダ(42)の出力、つまり0000_0000_0000_10002のそれぞれの1ビットと第3範囲選択可能なデコーダ(44)の出力の16ビット、いずれも16個の第3ANDゲートグループ(57)において、それぞれ論理積(logical product)(AND)になり、その結果、256ビットの値が出力される。
この場合はハイ及びローの2つのアドレス入力の上位4ビット[7:4]値が互いに同一ではない場合であって、XORゲート(41)の出力が12になると、グループを選択した結果、2グループ以上が選択された場合で、図7及び図10のようにローグループ(low)、ミドルグループ(mid)及びハイグループ(hi)に分けて処理するようになる。
XORゲート(41)の出力が12になると、第1マルチプレックサ(48)及び第2ないし第4マルチプレックサ(49a,49b,50)の総ての出力は、「1」ポート(port)の入力値が出力される。
したがって、実例として、ハイアドレス入力値が0110_00102(9810)であり、ローアドレス入力値が0011_10002(5610)であれば、第1範囲選択可能なデコーダ(42)の出力は0000_0000_0111_10002になり、第2範囲選択可能なデコーダ(43)の入力はローアドレス入力値の下位4ビット10002と4ビット11112になって、出力は1111_1111_0000_00002になる。さらに、第3範囲選択可能なデコーダ(44)の入力は、ハイアドレス入力値の下位4ビット00102と4ビット00002になり、出力は0000_0000_0000_00112になる。
前記と類似するように、まず、ミドルグループ(mid)を選択して活性化させるためのミドル活性化信号(MID-EN)は、前記第1範囲選択可能なデコーダ(42)の出力、右方向シフトレジスタ(51)によって第1範囲選択可能なデコーダ(42)の出力を1ビット右方向にシフトさせた0000_0000_0011_11002出力、及び、左方向シフトレジスタ(52)によって第1範囲選択可能なデコーダ(42)の出力を1ビット左方向にシフトさせた0000_0000_1111_0000を、ミドル活性化信号発生器(46)において論理積(AND)を取ると、その結果値は、0000_0000_0011_0000と得られる。
さらに、ハイグループ(hi)を選択して活性化させるためのハイ活性化信号(HI-EN)は、前記第1範囲選択可能なデコーダ(42)の出力、右方向シフトレジスタ(51)によって第1範囲選択可能なデコーダ(42)の出力を1ビット右方向にシフトさせた後、第2反転器によって反転された出力1111_1111_1100_0011、及び、左方向シフトレジスタ(52)によって第1範囲選択可能なデコーダ(42)の出力を1ビット左方向にシフトさせた出力0000_0000_1111_0000を、ハイ活性化信号発生器(47)において論理積(AND)を取ると、その結果値は、0000_0000_0100_0000と得られる。
ハイグループ(hi)は、ハイアドレス入力の下位4ビット[3:0]により選択されたグループ内部の16個のアドレスの中からハイアドレス値が選択されて、ローグループ(low)とハイグループ(hi)との間のミドルグループ(mid)は、グループ内部の総てのアドレスを12と出力して選択されたローアドレスとハイアドレスとの間の総てのアドレスが選択されるようにする。
まず、ローグループ(low)は、ローアドレス入力の下位4ビット[3:0]によって選択されるグループ内部の16個のアドレスの中から、ローグアドレス値が選択されるようになる。
この場合、前記のように第4マルチプレックサグループ(50)からの出力は「1」ポートの入力値が出力されるため、16個の第3ANDゲートグループ(57)のそれぞれの一側の入力端子には、ハイ活性化信号(HI-EN)として1111_1111_1111_1111の1ビットが印加されて、他側の入力端子には、第3範囲選択可能なデコーダ(44)の出力0000_0000_0000_00112が全部印加され、16個の第3ANDゲートグループ(57)の出力値0000_0000_0000_00112は、ハイグループの出力として97から98まで全部12(one)であり、残りの総ては02(zero)である値を有する。
図11(a)は、X軸に平行な直線を描く場合を示すものである。この場合、範囲選択可能な列アドレスデコーダ(12)に印加される、ロー及びハイ列アドレス(HI-COL-ADD,LOW-COL-ADD)として所望の直線の下限値と上限値、例えば3と6を指定して、範囲選択可能な行アドレスデコーダ(13)のロー(low)及びハイ(hi)行アドレス(HI-ROW-ADD,LOW-ROW-ADD)として一つの値、例えば4を指定する場合、図11(a)のようにX軸に平行な直線が表示される。
さらに、前記の本発明の第1実施例によるフレームメモリー装置においては、列及び行アドレスデコーダは、何れも範囲選択可能なデコーダを使用して具現したものである。
図12は、本発明の第2実施例によるフレームメモリー装置の概略構成図であって、X軸に平行な2つの平行線(L1,L2)を一度に描く際、使用されることができる。
前記アドレスデコーダ(70)は、図15のように、ハイ(high)とロー(low)の2つのアドレスを入力されて、それぞれ2つのアドレスラインに位置するメモリーセルの総て(図12の場合は、斜線を引いた2個のラインのメモリーセル)を活性化させうる、2つのアドレス選択信号を生成するデコーダである。
したがって、前記のデコーダ構造を持つ第4実施例によるフレームメモリー装置においては、8ビットのハイ及びロー行くアドレスの入力により汎用アドレスデコーダ(70)から指定される2つの行ラインと、ハイ及びロー列アドレスの入力により汎用アドレスデコーダ(70a)から指定される2つの列ラインとが、互いに交差している地点の4つのメモリーセルが指定されて、データが書かれるようになる。つまり、四角形の4つの隅に対応する4つのメモリーセル(M22,M27,M72,M77)を一度の書き動作で描くことができるようになる。
前記の実施例においては、ハイ及びローアドレスが最大8ビットである場合を例として、256×256大きさのメモリーセルを備えたフレームメモリー装置に対するものを例示したが、本発明においては、前記の実施例に限定されず、範囲選択可能なデコーダの入力ビット数を拡張することにより、さらに大きなメモリー容量を有するメモリー装置に対しても変形可能なことは、当業者においても容易に理解できることである。
Claims (14)
- マトリックス方式で配列される複数のメモリーセルと、
第1及び第2列アドレスを受けて、前記複数のメモリーセルに対する少なくとも1以上の連続される列アドレス範囲を指定するために、少なくとも1以上の連続される列アドレス選択信号を発生するための範囲選択可能な列アドレスデコーダと、
第1及び第2行アドレスを受けて、前記複数のメモリーセルに対する少なくとも1以上の連続される行アドレス範囲を指定するために、少なくとも1以上の連続される行アドレス選択信号を発生するための範囲選択可能な行アドレスデコーダと、から構成されて、
前記少なくとも1以上の連続される列アドレス選択信号と、少なくとも1以上の連続される行アドレス信号とにより選択される複数のメモリーセルに対して、グラフィックデータ書きが一度に行われることを特徴とするフレームメモリー装置。 - 前記第1及び第2列アドレスが互いに同一であり、第1及び第2行アドレスが互いに異なる場合、第1及び第2行アドレスの間の連続されたアドレスに該当するY軸と平行な1本の直線状の複数のメモリーセルが選択され、前記第1及び第2行アドレスが互いに同一であり、第1及び第2列アドレスが互いに異なる場合、第1及び第2列アドレスの間の連続されたアドレスに該当するX軸と平行な1本の直線状の複数のメモリーセルが選択されることを特徴とする請求項1に記載のフレームメモリー装置。
- 前記第1及び第2列アドレスが互いに異なり、第1及び第2行アドレスが互いに異なる場合、第1及び第2列アドレスの間の連続されたアドレスに該当されて、第1及び第2行アドレスの間の連続されたアドレスに該当される四角形状内の総てのメモリーセルが選択されることを特徴とする請求項1に記載のフレームメモリー装置。
- 前記範囲選択可能な列アドレスデコーダと範囲選択可能な行アドレスデコーダは、それぞれ第1及び第2列アドレスと第1及び第2行アドレスがそれぞれ8ビット信号の場合、256個の全体アドレスを16グループに分けて16個のアドレスを一つの単位にして、前記第1及び第2アドレス入力においてのそれぞれ上位4ビットによって該当グループを選択して、第1及び第2アドレスの中からローアドレス入力の下位4ビットによって選択されるグループ内部の16個のアドレスの中からローアドレス範囲を選択し、第1及び第2アドレスの中からハイアドレス入力の下位4ビットによって選択されるグループ内部の16個のアドレスの中からハイアドレス範囲を選択して、選択された第1アドレスと第2アドレスとの間の連続される総てのアドレスを選択することにより、連続された範囲のアドレス選択がなされることを特徴とする請求項1に記載のフレームメモリー装置。
- 前記範囲選択可能な列アドレスデコーダと範囲選択可能な行アドレスデコーダは、それぞれ8−to−256範囲選択可能なデコーダから構成されて、
前記8−to−256範囲選択可能なデコーダは、
前記ハイ及びローの2つのアドレス入力の上位4ビット値が互いに同一であるか否かを判断し、同一な場合1グループだけを選択して、同一ではない場合には2以上のグループが選択されるようにマルチプレックサに対する出力選択信号を発生するXORゲートと、
前記ハイ及びローの2つのアドレス入力の上位4ビット入力間の範囲を選択するための第1範囲選択可能なデコーダを備えて、ハイ及びローの2つのアドレス入力の上位4ビット値が互いに同一ではない場合、それぞれローグループ、ミドルグループ及びハイグループを選択するロー活性化信号、ミドル活性化信号及びハイ活性化信号を発生するためのグループ選択回路と、
前記ローアドレス入力の下位4ビットによって選択されるローグループ内部の16個のアドレスの中からローアドレス範囲を選択するために、「1111」とローアドレス入力値の下位4ビットとの間の範囲値を選択するための第2範囲選択可能なデコーダと、
前記ハイアドレス入力の下位4ビットによって選択されるグループ内部の16個のアドレスの中からハイアドレス範囲を選択するために、「0000」とハイアドレス入力値の下位4ビットとの間の範囲値を選択するための第3範囲選択可能なデコーダと、
前記第3範囲選択可能なデコーダの入力端子に、前記ローアドレス入力の下位4ビットと「0000」との中からいずれか一つの入力を、前記グループ選択回路の出力に応じて選択的に出力するための第1マルチプレックサと、
16個からなされて、各々の一側の入力端子に「0」が印加され他側の入力端子にロー活性化信号が印加されて、グループ選択回路の出力が出力選択信号として印加される第2マルチプレックサグループと、
16個からなされて、各々の一側の入力端子に「0」が印加され他側の入力端子にミドル活性化信号が印加されて、グループ選択回路の出力が出力選択信号として印加される第3マルチプレックサグループと、
16個からなされて、各々の一側の入力端子に第1範囲選択可能なデコーダの出力が印加され、他側の入力端子にハイ活性化信号(HI-EN)が印加されて、グループ選択回路の出力が出力選択信号として印加される第4マルチプレックサグループと、
前記第2範囲選択可能なデコーダの出力がそれぞれの一側の入力に連結されて、別の入力端子にはそれぞれ16個の第2マルチプレックサグループの出力が連結される、16個の第1ANDゲートグループと、
選択されたローアドレスとハイアドレスとの間の総てのアドレスを選択するように総ての出力に「1」を出力するために、それぞれの一側の入力に「1」が印加されて、別の入力端子にはそれぞれ16個の第3マルチプレックサグループの出力が連結される、16個の第2ANDゲートグループと、
前記第3範囲選択可能なデコーダの出力がそれぞれの一側の入力に連結されて、別の入力端子にはそれぞれ16個の第4マルチプレックサグループの出力が連結される、16個の第3ANDゲートグループと、
前記第1ないし第3ANDゲートグループの出力を論理和するためのORゲートと、から構成されることを特徴とする請求項4に記載のフレームメモリー装置。 - 前記グループ選択回路は、ハイ及びローの2つのアドレスの上位4ビット入力間の範囲を選択するための第1範囲選択可能なデコーダと、
前記第1範囲選択可能なデコーダの出力を右方向に1ビットシフトさせるための右方向シフトレジスタと、
前記第1範囲選択可能なデコーダの出力を左方向に1ビットシフトさせるための左方向シフトレジスタと、
前記右方向シフトレジスタの出力を反転させるための第1反転器と、
前記左方向シフトレジスタの出力を反転させるための第2反転器と、
前記右方向シフトレジスタの出力と、前記第1範囲選択可能なデコーダの出力及び第1反転器の出力を組み合わせてローグループを選択して活性化させるロー活性化信号を発生するためのロー活性化信号発生器と、
前記右方向シフトレジスタの出力と、前記第1範囲選択可能なデコーダの出力及び左方向シフトレジスタの出力を組み合わせてミドルグループを選択して活性化させるミドル活性化信号を発生するためのミドル活性化信号発生器と、
前記第2反転器の出力と、前記第1範囲選択可能なデコーダの出力及び左方向シフトレジスタの出力を組み合わせてハイグループを選択して活性化させるハイ活性化信号を発生するためのハイ活性化信号発生器と、から構成されることを特徴とする請求項5に記載のフレームメモリー装置。 - 前記グループ選択回路は、ハイ及びローの2つのアドレスの上位4ビット値が互いに同一な場合、1グループのみを選択するように第1マルチプレックサ及び第2ないし第4マルチプレックサグループの出力を、全部ゼロポート(port)入力が選択されるようにして第1及び第2ANDゲートグループの出力が全部ゼロになるようにし、
前記第1範囲選択可能なデコーダの出力のそれぞれの一つのビットと第3範囲選択可能なデコーダの出力の16ビット、総てが16個の第3ANDゲートグループでそれぞれ論理積(AND)されて、列あるいは行アドレス信号として発生されることを特徴とする請求項5に記載のフレームメモリー装置。 - 前記グループ選択回路は、ハイ及びローの2つのアドレスの上位4ビット値が互いに同一ではない場合、複数のグループを選択するグループ活性化(enable)信号を発生して、第1マルチプレックサ及び第2ないし第4マルチプレックサグループの出力を、全部「1」ポートの入力が選択されるようにし、
前記第1ANDゲートグループから選択されるローグループに属するローアドレス範囲を第2範囲選択可能なデコーダの出力によって選択し、第2ANDゲートグループから選択されるミドルグループに属するミドルアドレス範囲を選択し、第3ANDゲートグループから選択されるハイグループに属するハイアドレス範囲を第3範囲選択可能なデコーダの出力によって選択することを特徴とする請求項5に記載のフレームメモリー装置。 - 前記第1ないし第3範囲選択可能なデコーダは、それぞれ4−to−16範囲選択可能なデコーダから構成されて、
前記4−to−16範囲選択可能なデコーダは、
前記4ビットのローアドレスが印加されるとき、16ビットデコーディング出力を発生する汎用第1デコーダと、
前記4ビットのハイアドレスが印加されるとき、16ビットデコーディング出力を発生する汎用第2デコーダと、
前記第1デコーダの第1ないし第16出力と、第2デコーダの第1ないし第16出力とを信号処理して、前記ローアドレスとハイアドレスとの間の範囲値を選択するための第1ないし第30XORゲートと、から構成されることを特徴とする請求項5乃至8のいずれか1項に記載のフレームメモリー装置。 - マトリックス方式で配列される複数のメモリーセルと、
ハイ及びロー列アドレスを受けて、前記複数のメモリーセルに対する少なくとも1以上の列アドレス範囲を指定するための、少なくとも1以上の列アドレス選択信号を発生するための範囲選択可能な列アドレスデコーダと、
ハイ及びロー行アドレスを受けて、前記複数のメモリーセルに対する2つの行アドレスを指定するための、2つの行アドレス選択信号を発生するための汎用アドレスデコーダと、から構成されて、
前記ハイ及びロー行アドレスの入力により汎用アドレスデコーダから指定される2つの行ラインにおいて、範囲選択可能な列デコーダによって指定されるロー列アドレスからハイ列アドレスまでの間のメモリーセルが指定され、一度にX軸に平行な2本の平行線グラフィックデータが記入されることを特徴とするフレームメモリー装置。 - マトリックス方式で配列される複数のメモリーセルと、
ハイ及びロー行アドレスを受けて、前記複数のメモリーセルに対する少なくとも1以上の行アドレス範囲を指定するための、少なくとも1以上の行アドレス選択信号を発生するための範囲選択可能な行アドレスデコーダと、
ハイ及びロー列アドレスを受けて、前記複数のメモリーセルに対する2つの列アドレスを指定するための、2つの列アドレス選択信号を発生するための汎用アドレスデコーダと、から構成されて、
前記ハイ及びロー列アドレスの入力により汎用アドレスデコーダから指定される2つの列ラインにおいて、範囲選択可能な行デコーダによって指定されるロー行アドレスからハイ行アドレスまでの間のメモリーセルが指定され、一度にY軸に平行な2本の平行線グラフィックデータが記入されることを特徴とするフレームメモリー装置。 - マトリックス方式で配列される複数のメモリーセルと、
ハイ及びロー列アドレスを受けて、前記複数のメモリーセルに対する2つの列アドレス範囲を指定するための、2つの列アドレス選択信号を発生するための第1汎用アドレスデコーダと、
ハイ及びロー行アドレスを受けて、前記複数のメモリーセルに対する2つの行アドレスを指定するための、2つの行アドレス選択信号を発生するための第2汎用アドレスデコーダと、から構成されて、
前記ハイ及びロー行アドレスの入力により汎用アドレスデコーダから指定される2つの行ラインと、ハイ及びロー列アドレスの入力によって汎用アドレスデコーダから指定される2つの列ラインが互いに交差している地点の4つのメモリーセルが、一度の書き動作でグラフィックデータが記入されることを特徴とするフレームメモリー装置。 - 前記汎用アドレスデコーダは、
それぞれ8ビットのハイ及びローアドレス入力が印加されるとき、それぞれ256個の出力の中で一つの出力を活性化させる汎用第1及び第2の8−to−256デコーダと、
前記第1及び第2の8−to−256デコーダの同一レベル出力を、それぞれ論理和するための第1ないし第256のORゲートとから構成されることを特徴とする請求項10乃至13のいずれか1項に記載のフレームメモリー装置。 - それぞれ8ビットのハイ及びローアドレスが印加されるとき、ハイ及びローアドレスの間の連続される範囲値を選択するための8−to−256範囲選択可能なデコーダにおいて、
前記ハイ及びローの2つのアドレス入力の上位4ビット値が互いに同一であるか否かを判断して、同一な場合1グループだけを選択し、同一ではない場合には2以上のグループが選択されるように、マルチプレックサに対する出力選択信号を発生するXORゲートと、
前記ハイ及びローの2つのアドレス入力の上位4ビット入力間の範囲を選択するための第1の4−to−16範囲選択可能なデコーダとを備えて、ハイ及びローの2つのアドレス入力の上位4ビット値が互いに同一ではない場合、それぞれローグループ、ミドルグループ及びハイグループを選択するロー活性化信号、ミドル活性化信号及びハイ活性化信号を発生するためのグループ選択回路と、
前記ローアドレス入力の下位4ビットによって選択されるローグループ内部の16個のアドレスの中から、ローアドレス範囲を選択するために、「1111」とローアドレス入力値の下位4ビットとの間の範囲値を選択するための第2の4−to−16範囲選択可能なデコーダと、
前記ハイアドレス入力の下位4ビットによって選択されるグループ内部の16個のアドレスの中から、ハイアドレス範囲を選択するために、「0000」とハイアドレス入力値の下位4ビットとの間の範囲値を選択するための第3の4−to−16範囲選択可能なデコーダと、
前記第3の4−to−16範囲選択可能なデコーダの入力端子に、前記ローアドレス入力の下位4ビットと「0000」との中でいずれか一つの入力を、前記グループ選択回路の出力に応じて選択的に出力するための第1マルチプレックサと、
16個からなされて、各々の一側の入力端子に「0」が印加され他側の入力端子にロー活性化信号(LOW-EN)が印加されて、グループ選択回路の出力が出力選択信号として印加される第2マルチプレックサグループと、
16個からなされて、各々の一側の入力端子に「0」が印加され他側の入力端子にミドル活性化信号(MID-EN)が印加されて、グループ選択回路の出力が出力選択信号として印加される第3マルチプレックサグループと、
16個からなされて、各々の一側の入力端子に第1の4−to−16範囲選択可能なデコーダの出力が印加され、他側の入力端子にハイ活性化信号(HI-EN)が印加されて、グループ選択回路の出力が出力選択信号として印加される第4マルチプレックサグループと、
前記第2の4−to−16範囲選択可能なデコーダの出力がそれぞれの一側の入力に連結されて、別の入力端子にはそれぞれ16個の第2マルチプレックサグループの出力が連結される、16個の第1ANDゲートグループと、
選択されたローアドレスとハイアドレスとの間の総てのアドレスを選択するように総ての出力に「1」を出力するために、それぞれの一側の入力に「1」が印加されて、別の入力端子にはそれぞれ16個の第3マルチプレックサグループの出力が連結される、16個の第2ANDゲートグループと、
前記第3の4−to−16範囲選択可能なデコーダの出力がそれぞれの一側の入力に連結されて、別の入力端子にはそれぞれ16個の第4マルチプレックサグループの出力が連結される、16個の第3ANDゲートグループと、
前記第1ないし第3ANDゲートグループの出力を論理和するためのORゲートと、から構成されることを特徴とする8−to−256範囲選択可能なデコーダ。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0075814A KR100494980B1 (ko) | 2002-12-02 | 2002-12-02 | 범위선택 가능한 어드레스 디코더와 이를 이용한 고속그래픽 처리용 프레임 메모리 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004185800A true JP2004185800A (ja) | 2004-07-02 |
JP3917582B2 JP3917582B2 (ja) | 2007-05-23 |
Family
ID=32388297
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003399703A Expired - Fee Related JP3917582B2 (ja) | 2002-12-02 | 2003-11-28 | 範囲選択可能なアドレスデコーダと、これを用いる高速グラフィック処理用フレームメモリー装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7009893B2 (ja) |
JP (1) | JP3917582B2 (ja) |
KR (1) | KR100494980B1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
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JP5103663B2 (ja) * | 2007-09-27 | 2012-12-19 | ルネサスエレクトロニクス株式会社 | メモリ制御装置 |
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-
2002
- 2002-12-02 KR KR10-2002-0075814A patent/KR100494980B1/ko not_active IP Right Cessation
-
2003
- 2003-11-21 US US10/717,459 patent/US7009893B2/en not_active Expired - Lifetime
- 2003-11-28 JP JP2003399703A patent/JP3917582B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR100494980B1 (ko) | 2005-06-13 |
KR20040048051A (ko) | 2004-06-07 |
JP3917582B2 (ja) | 2007-05-23 |
US7009893B2 (en) | 2006-03-07 |
US20040105336A1 (en) | 2004-06-03 |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110216 Year of fee payment: 4 |
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R250 | Receipt of annual fees |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120216 Year of fee payment: 5 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R250 | Receipt of annual fees |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130216 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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R250 | Receipt of annual fees |
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S531 | Written request for registration of change of domicile |
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|
R350 | Written notification of registration of transfer |
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S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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