JP2004185800A - 範囲選択可能なアドレスデコーダと、これを用いる高速グラフィック処理用フレームメモリー装置 - Google Patents

Abstract

【課題】一つのアドレスに対して一つのデータだけを書く構造である一般的なメモリー(RAM)の場合、グラフィック処理を高速化にするのに障害になる。さらに、グラフィックディスプレイの最終段であるLCDパネルがSTNからTFTを経て有機ELに変化することにより、高速支援能力が増加する趨勢を考えると、高速のグラフィック処理を支援する構造のメモリーの必要性は必須不可欠である。
【解決手段】本発明は、大きさの制限されたポータブル端末機において、プロセッサーの負担を減らすために、それぞれ２個のアドレスにより所望の範囲のアドレス指定が可能な行／列アドレスレデコーダを用いることにより、一度に所望の範囲の複数のメモリーセルを選択、データ書きが可能にして、高速のグラフィック処理がなされうるフレームメモリー装置を提供する。
【選択図】 図２

Description

本発明は、範囲選択可能なアドレスデコーダと、これを用いる高速グラフィック処理用フレームメモリー装置に関するもので、特に、２つのアドレスにより所望の範囲のアドレス指定が可能な行／列アドレスデコーダを用いて、一度に所望の範囲の複数のメモリーセルを選択して書くことが可能である、範囲選択可能なアドレスデコーダと、これを用いる高速のグラフィック処理用フレームメモリー装置に関する。

移動通信端末機やＰＤＡ(以下、「ポータブル端末機」という)等のように、汎用ＰＣより劣るデータ処理能力を持つプロセッサーを備えたポータブル端末機においては、ＬＣＤのような表示装置にグラフィックを用いたアニメーション映像、ゲームや広告等を高速に表示するためには、グラフィック処理において高速の信号処理技術が求められている。

特に、最近に入ってはＬＣＤパネルがＳＴＮからＴＦＴ方式に変わっていて、さらにＴＦＴ ＬＣＤより一層早い信号応答の可能な有機ＥＬディスプレイが開発されているし、４０和音ベル音機能に３０万画素級カメラ付き等、多様な音声及び映像処理を要求する機能が採択されていて、これに反して、ポータブル端末機の大きさはさらに小型化しつつあり、ポータブル端末機としては、制限された空間内に高速の信号処理を具現しなければならない二重の苦労に直面している。

従って、このようなポータブル端末機においては、信号処理のために搭載されるプロセッサーの高性能化はもちろん、前記の高機能の信号処理のために、できるだけプロセッサーに重い負担をかからないようにシステムを構成することが必要である。
一方、従来のポータブル端末機において、ＬＣＤのような表示装置にビデオ信号を表示するとき、グラフィックデータは、プロセッサー(ホスト)からアドレス指定によりＲＡＭからなるフレームメモリー(Frame Memory)に一時的に記入された後、それからデータが読み取られて表示装置に表示される。

前記フレームメモリーとして使用される一般的なメモリー(RAM)の場合は、一つのアドレスに対して一つのデータのみを書く構造を持っているため、グラフィック処理の高速化において障害になっているし、プロセッサーに負担になっている。
つまり、前記方式の従来のＲＡＭにおいては、図１に示されるように、マトリックス方式で配列される複数のメモリーセル(1)に対する列アドレスを選択するための列アドレスデコーダ(2)と、行アドレスを選択するための行アドレスデコーダ(3)とを一体に備えている。このようなＲＡＭにおいては、それぞれ一つの列アドレスと行アドレスが列／行アドレスデコーダ(2,3)に印加されて、一つのメモリーセルを選択、書くのが可能であるようにして入力データを貯蔵している。

ここで、従来のグラフィック処理方式の例を、図１のように、一定な行アドレスに列アドレスが１から１００までの直線を描く場合を考えてみる。つまり、行アドレスをスクリーンのｙ軸値で、列アドレスをスクリーンのｘ軸値で仮定する場合、前記直線はｘ軸と平行な直線を意味するもので、従来の単一メモリーセル指定方式の構造を持つメモリーであれば、100回のメモリー書きを実行しなければ一つの直線を描くことはできなくなる。したがって、グラフィック処理を高速化するにおいて、従来技術は不可欠に改善されなければならない必要があるのである。

さらに、例えば行アドレスも１から100まで、そして列アドレスも１から100までの四角形を描く場合、従来の技術では、100×100、つまり10000回のメモリー書きが行わなければならないため、グラフィック処理速度が遅く、これにより前記動作をもって繰り返して処理することによるプロセッサーに対する負担が増加するようになる。

一方、PCT国際公開公報WO 1996/36052及び韓国公開特許公報第2001-54447号においては、大面積のフレームバッファーを素早くクリアーするか、ディスプレーのための背景を生成するためにメモリーセルブロック単位で記録を行う技術が開示されている。しかしながら、この技術はメモリーセルブロック内部の複数のメモリーセルを使用者が所望するバターンで一度にグラフィックデータを記録するように指定することは不可能であった。

従って、本発明はこのような従来技術の問題点を鑑みて案出されたもので、その基本目的は、大きさの制限されたポータブル端末機において、プロセッサーの負担を減らすように、それぞれ２つのアドレスによって所望の範囲の連続されるアドレス指定が可能な行／列アドレスデコーダを用いることにより、一度に所望の範囲の複数のメモリーセルを選択、データ書きが可能になって、高速のグラフィック処理を行えるフレームメモリー装置を提供することにある。

本発明の他の目的は、行／列アドレスデコーダの中で一つは、二つのアドレスによって所望の範囲の連続されるアドレス指定が可能である範囲選択可能なアドレスデコーダを利用し、別のアドレスデコーダは２つのアドレスを使用して、２つのアドレスラインを指定できるアドレスデコーダを組み合わせることにより、一度に所望の範囲の２本の直線に対応する複数のメモリーセルを選択、データ書きが可能になって、高速のグラフィック処理を行えるフレームメモリー装置を提供するにある。

本発明のさらに他の目的は、それぞれ二つのアドレスを使用して二つのアドレスラインを指定できる一対の行／列アドレスデコーダを組み合わせることにより、一度に所望の４地点のメモリーセルを選択、データ書きが可能になって、高速のグラフィック処理を行えるフレーム装置を提供するにある。

本発明の他の目的は、二つのアドレスによって所望の範囲のアドレス指定が可能であって、フレームメモリー装置において、一度に所望の範囲の複数のメモリーセルを選択、指定できる範囲選択可能なアドレスデコーダを提供するにある。

上記の目的を達成するために、本発明の第１特徴によると、本発明は、マトリックス方式で配列される複数のメモリーセルと、第１及び第２列アドレスを受けて、前記複数のメモリーセルに対する少なくとも１以上の連続される列アドレス範囲を指定するために、少なくとも１以上の連続される列アドレス選択信号を発生するための範囲選択可能な列アドレスデコーダと、第１及び第２行アドレスを受けて、前記複数のメモリーセルに対する少なくとも１以上の連続される行アドレス範囲を指定するために、少なくとも１以上の連続される行アドレス選択信号を発生するための範囲選択可能な行アドレスデコーダと、から構成されて、前記少なくとも１以上の連続される列アドレス選択信号と、少なくとも１以上の連続される行アドレス信号とにより選択される複数のメモリーセルに対して、グラフィックデータ書きが一度に行われることを特徴とするフレームメモリー装置を提供する。

本発明の第２特徴によると、本発明は、マトリックス方式で配列される複数のメモリーセルと、ハイ及びロー列アドレスを受けて、前記複数のメモリーセルに対する少なくとも１以上の列アドレス範囲を指定するための、少なくとも１以上の列アドレス選択信号を発生するための範囲選択可能な列アドレスデコーダと、ハイ及びロー行アドレスを受けて、前記複数のメモリーセルに対する２つの行アドレスを指定するための、２つの行アドレス選択信号を発生するための汎用アドレスデコーダと、から構成され、前記ハイ及びロー行アドレスの入力により汎用アドレスデコーダから指定される２つの行ラインにおいて、範囲選択可能な列デコーダによって指定されるロー列アドレスからハイ列アドレスまでの間のメモリーセルが指定され、一度にＸ軸に平行な２本の平行線グラフィックデータが記入されることを特徴とするフレームメモリー装置を提供する。

本発明の第３特徴によると、本発明はマトリックス方式で配列される複数のメモリーセルと、ハイ及びロー行アドレスを受けて、前記複数のメモリーセルに対する少なくとも１以上の行アドレス範囲を指定するための、少なくとも１以上の行アドレス選択信号を発生するための範囲選択可能な行アドレスデコーダと、ハイ及びロー列アドレスを受けて、前記複数のメモリーセルに対する２つの列アドレスを指定するための、２つの列アドレス選択信号を発生するための、汎用アドレスデコーダと、から構成され、前記ハイ及びロー列アドレスの入力により汎用アドレスデコーダから指定される二つの列ラインにおいて、範囲選択可能な行デコーダによって指定されるロー行アドレスからハイローアドレスまでの間のメモリーセルが指定され、一度にＹ軸に平行な２本の平行線グラフィックデータが記入されることを特徴とするフレームメモリー装置を提供する。

前記範囲選択可能な列アドレスデコーダと範囲選択可能な行アドレスデコーダは、それぞれ第１及び第２列アドレスと第１及び第２行アドレスがそれぞれ８ビット信号の場合、256あ個の全体アドレスを16グループに分けて16個のアドレスを一つの単位にして、前記第１及び第２アドレス入力においてのそれぞれ上位４ビットによって該当グループを選択して、第１及び第２アドレスの中からロー(low)アドレス入力の下位４ビットによって選択されるグループ内部の16個のアドレスの中からローアドレス範囲を選択するし、第１及び第２アドレスの中からハイ(hi)アドレス入力の下位４ビットによって選択されるグループ内部の16個のアドレスの中からハイアドレス範囲を選択して、選択された第１アドレスと第２アドレスとの間の連続される総てのアドレスを選択することにより、連続された範囲のアドレス選択がなされる。

さらに、前記範囲選択可能な列アドレスデコーダと範囲選択可能な行アドレスデコーダは、それぞれ8−to−256範囲選択可能なデコーダから構成されて、前記8−to−256範囲選択可能なデコーダは、前記ハイ及びローの２つのアドレス入力の上位４ビット値が互いに同一であるか否かを判断して、同一な場合１グループだけを選択して、同一ではない場合には２以上のグループが選択されるように、マルチプレックサに対する出力選択信号を発生するXORゲートと、前記ハイ及びローの２つのアドレス入力の上位４ビット入力間の範囲を選択するための第１範囲選択可能なデコーダとを備えて、ハイ及びローの２つのアドレス入力の上位４ビット値が互いに同一ではない場合、それぞれローグループ(low)、ミドルグループ(mid)及びハイグループ(hi)を選択するロー活性化信号(LOW-EN)、ミドル活性化信号(MID-EN)及びハイ活性化信号(HI-EN)を発生するためのグループ選択回路と、前記ローアドレス入力の下位４ビットによって選択されるローグループ内部の16個のアドレスの中から、ローアドレス範囲を選択するために、「1111」とローアドレス入力値の下位４ビットとの間の範囲値を選択するための第２範囲選択可能なデコーダと、前記ハイアドレス入力の下位４ビットによって選択されるグループ内部の16個のアドレスの中から、ハイアドレス範囲を選択するために、「0000」とハイアドレス入力値の下位４ビットとの間の範囲値を選択するための第３範囲選択可能なデコーダと、前記第３範囲選択可能なデコーダの入力端子に、前記ローアドレス入力の下位４ビットと「0000」との中でいずれか一つの入力を、前記グループ選択回路の出力に応じて選択的に出力するための第１マルチプレックサと、16個からなされて、それぞれ一側の入力端子に「0」が印加されて他側の入力端子にロー活性化信号(LOW-EN)が印加され、グループ選択回路の出力が出力選択信号として印加される第２マルチプレックサグループと、16個からなされて、それぞれ一側の入力端子に「0」が印加されて他側の入力端子にミドル活性化信号(MID-EN)が印加され、グループ選択回路の出力が出力選択信号として印加される第３マルチプレックサグループと、16個からなされて、それぞれ一側の入力端子に第１範囲選択可能なデコーダの出力が印加されて、他側の入力端子にハイ活性化信号(HI-EN)が印加され、グループ選択回路の出力が出力選択信号として印加される第４マルチプレックサグループと、前記第２範囲選択可能なデコーダの出力がそれぞれの一側の入力に連結されて、別の入力端子にはそれぞれ16個の第２マルチプレックサグループの出力が連結される、16個の第１ANDゲートグループと、選択されたローアドレスとハイアドレスとの間の総てのアドレスを選択するように、総ての出力に「1」を出力するために、それぞれの一側の入力に「1」が印加されて、別の入力端子にはそれぞれ16個の第３マルチプレックサグループの出力が連結される、16個の第２ANDゲートグループと、前記第３範囲選択可能なデコーダの出力がそれぞれの一側の入力に連結されて、別の入力端子にはそれぞれ16個の第４マルチプレックサグループの出力が連結される、16個の第３ANDゲートグループと、前記第１ないし第３ANDゲートグループの出力を論理和するためのORゲートと、から構成される。

前記第１ないし第３範囲選択可能なデコーダは、それぞれ4−to−16範囲選択可能なデコーダから構成されて、前記4−to−16範囲選択可能なデコーダは、前記４ビットのローアドレスが印加されるとき、16ビットデコーディング出力を発生する汎用第１デコーダと、前記４ビットのハイアドレスが印加されるとき、16ビットデコーディング出力を発生する汎用第２デコーダと、前記第１デコーダの第１ないし第１６出力と、第２デコーダの第１ないし第１６出力とを信号処理して、前記ローアドレスとハイアドレスとの間の範囲値を選択するための第１ないし第３０XORゲートと、から構成されるのが好ましい。

前記フレームメモリー装置は、第１及び第２列アドレスが互いに同一であり、第１及び第２行アドレスが互いに異なる場合、第１及び第２行アドレスの間の連続されたアドレスに該当するＹ軸と平行な１本の直線状の複数のメモリーセルが選択され、前記第１及び第２行アドレスが互いに同一であり、第１及び第２列アドレスが互いに異なる場合、第１及び第２列アドレスの間の連続されたアドレスに該当するＸ軸と平行な１本の直線状の複数のメモリーセルが選択される。

前記フレームメモリー装置は、前記第１及び第２列アドレスが互いに異なり、第１及び第２行アドレスが互いに異なる場合、第１及び第２列アドレスの間の連続されたアドレスに該当され、第１及び第２行アドレスの間の連続されたアドレスに該当される四角形状内の総てのメモリーセルが選択される。

本発明の第４特徴によると、本発明はマトリックス方式で配列される複数のメモリーセルと、ハイ及びロー列アドレスを受けて、前記複数のメモリーセルに対する２つの列アドレスを指定するための、２つの列アドレス選択信号を発生するための第１汎用アドレスデコーダと、ハイ及びロー行アドレスを受けて、前記複数のメモリーセルに対する２つの行アドレスを指定するための、２つの行アドレス選択信号を発生するための、第２汎用アドレスデコーダと、から構成され、前記ハイ及びロー行アドレスの入力により汎用アドレスデコーダから指定される２つの行ラインと、ハイ及びロー列アドレスの入力により汎用アドレスデコーダから指定される、２つの列ラインが互いに交差している地点の４つのメモリーセルが、一度の書き動作でグラフィックデータが記入されることを特徴とするフレームメモリー装置を提供する。

前記汎用アドレスデコーダは、それぞれ８ビットのハイ及びローアドレス入力が印加されるとき、それぞれ256個の出力の中で一つの出力を活性化させる汎用第１及び第２の8−to−256デコーダと、前記第１及び第２の8−to−256デコーダの同一レベル出力を、それぞれ論理和するための256個のORゲートとから構成されることができる。

前記のように、本発明においては、行アドレスデコーダと列アドレスデコーダのすべてにおいて、一定な範囲のメモリーセルを全部選択、書くのが可能であるようにして、一度の書き動作でアドレス指定された四角形を描くことができるようになる。よって、フレームメモリー前段のグラフィック処理部においても、メモリー書き動作が終わるのを待つまでもなく、次の動作を素早く処理できることによって、携帯電話、PDA等のポータブル端末機において高速のグラフィック処理が可能になる。

以下に、上記の本発明の好ましい実施例を示された添付図面を参考にしてさらに詳細に説明する。
以下の説明において、1₂は２進数の「1」、3₁₀は10進数の「3」を表し、2'b11は２進数の２ビット信号「11」、4'b1111は２進数の４ビット信号「1111」、16'hffffは２進数の１６bi信号「1111-1111-1111-1111」、0000-0111-1111-0000₂は２進数の「0000011111110000」を表す。

添付された図２は、本発明の第１実施例によるフレームメモリー装置の概略構成図であって、第１実施例によるフレームメモリー装置は、マトリックス方式で配列される複数のメモリーセル(11)と、第１及び第２列アドレスを受けて、前記複数のメモリーセル(11)に対する少なくとも１以上の列アドレス範囲を指定するための、少なくとも１以上の列アドレス選択信号を発生するための範囲選択可能な列アドレスデコーダ(range selectable column address decoder)(12)と、第１及び第２行アドレスを受けて、前記複数のメモリーセル(11)に対する少なくとも１以上の行アドレス範囲を指定するための、少なくとも１以上の行アドレス選択信号を発生するための範囲選択可能な行アドレスデコーダ(13)と、から構成されている。

図２に示された本発明の第１実施例によるフレームメモリー装置は、行／列アドレスデコーダ(12,13)であって、いずれも本発明による範囲選択可能なデコーダから構成される。この範囲選択可能なデコーダは、ハイ(high)とロー(low)の２つのアドレスを入力されて、２つのアドレス間の範囲に位置するメモリーセルのすべて(図２の場合は、斜線を引いた４個のメモリーセル)を活性化させ得るアドレス選択信号を生成するデコーダである。

前記の範囲選択可能なアドレスデコーダの概念を説明するために、まず、２ビットのアドレスを入力されて4×4メモリー装置に使用する簡単な例を挙げてみる。図３に示された範囲選択可能なアドレスデコーダ(20)の第１実施例は、２つの一般的な2-to-4デコーダ(つまり、２ビット入力で４個の出力の中、一つを選択可能なデコーダ)からなる第１及び第２デコーダ(21,22)の出力を６個の第１ないし第６XORゲート(23a-23f)で処理する構造になっている。

前記第１デコーダ(21)の出力(Ｑ1-Ｑ4)と第２デコーダ(22)の出力(Ｑ5-Ｑ8)は、最上位ポートの出力を除いて、最下位ポートの次の上位ポートからそれぞれのデコーダ出力(Ｑ2-Ｑ7)が第１ないし第６XORゲート(23a-23f)それぞれの一つの入力として連結されて、第１ないし第５XORゲート(23a-23e)の出力が次回のXORゲート(23b-23f)の別の入力として連結される構造を持っていて、第１XORゲート(23a)の他の入力としては第１デコーダ(21)の最下位ポート出力(Ｑ1)が連結されている。

この場合、範囲選択可能なアドレスデコーダ(20)の全体的な出力アドレス(A0-A3)は、下位アドレスから順次的に、第１デコーダ(21)の最下位ポート出力(Q1)、第２XORゲート(23b)、第４XORゲート(23d)及び第６XORゲート(23f)の出力から得られる。

前記範囲選択可能なアドレスデコーダ(20)の動作は、図３のように、ハイアドレス(HI-ADD)値が、例えば2'b11、つまり、3₁₀(3₁₀は10進数３を表す)であり、ローアドレス(LOW-ADD)値が、2'b01、つまり、1₁₀である場合、ハイアドレスが印加される第２デコーダ(22)は３を意味するポートのみ1₂(1₂は２進数の１を意味する)と出力されて、ローアドレスが印加される第１デコーダ(21)は１を意味するポートのみ1₂と出力される。

このような出力は、共に第１ないし第６XORゲート(23a-23f)を順次的に経ながら、最終出力アドレス(A0-A3)は1₁₀を意味するポートから3₁₀を意味するポートまで、全部1₂と出力されるようになる。つまり、範囲選択可能なアドレスデコーダ(20)に印加されるローアドレス(LOW-ADD)値からハイアドレス(HI-ADD)値までの範囲内の総ての出力アドレス(A0-A3)のポートが1₂と設定されて、残りのポートは総て0₂と出力される。

図４には、ハイ及びローアドレス値としてそれぞれ４ビットをアドレスに入力される、もっと拡張された範囲選択可能なアドレスデコーダ(30)の第２実施例が提示されている。第２実施例もさらに第１実施例と類似して、4-to-16デコーダからなる第１及び第２デコーダ(31,32)と、第１ないし第３０XORゲート(33)とから構成されている。

図４から分かるように、入力アドレスのビット数が拡張されることによって、XORゲート(33)の数が多くなるようになり、これによる出力までの伝達遅延時間(Propagation Delay Time)が問題になりうる。つまり、Ｎビットアドレスの場合、直列に連結されるXORゲートの数は２＊(２^Ｎ−１)で、例えば８ビットアドレスの場合、２＊(２^８−１)＝５１０個のXORゲートが直列に連結される。これは、アドレスデコーダの伝達遅延時間の増加によりメモリーの正常的な動作を保証できないようにするのもできる。

このような問題を解決するために、図５には、本発明による8-to-256範囲選択可能なアドレスデコーダ(40)の第３実施例が提示されている。
図５に示された第３実施例による8-to-256範囲選択可能なアドレスデコーダ(40)は、３つの4-to-16範囲選択可能なデコーダを用いる第１ないし第３範囲選択可能なデコーダ(42-44)を使用して具現される。前記第１ないし第３範囲選択可能なデコーダ(42-44)は、８ビットアドレス入力の場合、ハイ及びローの２つのアドレス入力の上位４ビット[7：4]と、下位４ビット[3：0]を別々に適用して、共通の部分を選択するように具現する。

第３実施例による範囲選択可能なアドレスデコーダ(40)は、前記の第１及び第２実施例とは異なる方式で、ローアドレス(LOW-ADD)値からハイアドレス(HI-ADD)値までの範囲内においての総ての出力アドレスを選択する。
つまり、第３実施例による範囲選択可能なアドレスデコーダ(40)は、まず、図６のように、256個のアドレス(A0-A255)を16グループに分けて、16個のアドレスを一つの単位にして、ハイ及びローの２つのアドレス入力においてのそれぞれ上位４ビット[7：4]によって該当グループを選択し、ローアドレス入力の下位４ビット[3：0]により選択されるグループ内部の16個のアドレスの中からローアドレス範囲を選択し、ハイアドレス入力の下位４ビット[3：0]により選択されるグループ内部の16個のアドレスの中からハイアドレス範囲を選択して、選択されたローアドレスとハイアドレスとの間の総てのアドレスを選択するようになる。

もし、ハイ及びローの２つのアドレス入力においてのそれぞれ上位４ビット[7：4]により該当グループを選択した結果、一つのグループのみ選択された場合は、図８のように、該当グループ内で下位４ビット[3：0]による出力で選択されたローアドレスとハイアドレスとの間の総てのアドレスを選択する。

しかし、ハイ及びローの２つのアドレス入力においてのそれぞれ上位４ビット[7：4]により該当グループを選択した結果、２つのグループ以上が選択された場合は、図７及び図１０のように、ローグループ(low)、ミドルグループ(mid)及びハイグループ(hi)に分けて処理するようになる。

つまり、ハイ及びローの２つのアドレス入力においてのそれぞれ上位４ビット[7：4]によりローグループ(low)、ミドルグループ(mid)及びハイグループ(hi)が選択された場合、ローグループ(low)は、ローアドレス入力の下位４ビット[3：0]により選択されるグループ内部の16個のアドレス中からローアドレス値が選択されて、ハイグループ(hi)は、ハイアドレス入力の下位４ビット[3：0]により選択されるグループ内部の16個のアドレス中からハイアドレス値が選択され、ローグループ(low)とハイグループ(hi)間のミドルグループ(mid)は、グループの内部の総てのアドレスを1₂と出力して選択されたローアドレスとハイアドレスとの間の総てのアドレスが選択されるようになる。

まず、第３実施例による範囲選択可能なアドレスデコーダ(40)は、XORゲート(40)を使用して、ハイ及びローアドレス入力により１つのグループあるいは２以上のグループが選択されるか否かを判断する。
XORゲート(41)は、ハイ及びローの２つのアドレス入力においてのそれぞれ上位４ビット[7：4]を入力されてハイ及びローアドレス入力の上位４ビット[7：4]値が互いに同一であるか否かを判断し、同一な場合、0₂出力を発生して１グループのみ選択し、同一ではない場合、1₂出力を発生して該当する複数のグループを選択するグループ活性化(enable)信号を発生する。

第３実施例による範囲選択可能なアドレスデコーダ(40)は、さらにXORゲート(41)に印加されるハイ及びローアドレス入力においてのそれぞれ上位４ビット[7：4]を用いて、２以上のグループが選択されるとき、該当されるローグループ(low)、ミドルグループ(mid)及びハイグループ(hi)を選択するためのグループ選択回路(59)を含む。

前記グループ選択回路(59)は、ハイ及びローの２つのアドレス入力においてのそれぞれ上位４ビット[7：4]が印加されるとき、２つのアドレス入力間の範囲値を選択するための第１範囲選択可能なデコーダ(42)と、前記第１範囲選択可能なデコーダ(42)の出力を右方向に１ビットシフトさせるための右方向シフトレジスタ(SR-R)(51)と、前記第１範囲選択可能なデコーダ(42)の出力を左方向に１ビットシフトさせるための左方向シフトレジスタ(SR-L)(52)と、前記右方向シフトレジスタ(51)の出力を反転させるための第１反転器(53)と、前記左方向シフトレジスタ(52)の出力を反転させるための第２反転器(54)と、前記右方向シフトレジスタ(51)の出力と、前記第１範囲選択可能なデコーダ(42)の出力及び第１反転器(53)の出力を組み合わせてローグループ(low)を選択して活性化させるためのロー活性化信号(LOW-EN)を発生するためにANDゲートからなるロー活性化信号発生器(45)と、前記右方向シフトレジスタ(51)の出力と、前記第１範囲選択可能なデコーダ(42)の出力及び左方向シフトレジスタ(52)の出力を組み合わせてミドルグループ(mid)を選択して活性化させるためのミドル活性化信号(MID-EN)を発生するためにANDゲートからなるミドル活性化信号発生器(46)と、前記第２反転器(54)の出力と、前記第１範囲選択可能なデコーダ(42)の出力及び左方向シフトレジスタ(52)の出力を組み合わせてハイグループ(hi)を選択して活性化させるための、ハイ活性化信号(HI-EN)を発生するためにANDゲートからなるハイ活性化信号発生器(47)と、から構成される。

さらに、前記範囲選択可能なアドレスデコーダ(40)は、選択されたローグループ(low)、ミドルグループ(mid)及びハイグループ(hi)のアドレスが指定されうるように、ローアドレス入力の下位４ビット[3：0]によって選択されるローグループ内部の16個のアドレスの中からローアドレス値を選択するために、ローアドレス入力値の下位４ビットと4'b1111が印加される第２範囲選択可能なデコーダ(43)と、ハイアドレス入力の下位４ビット[3：0]によって選択されたグループ内部の16個のアドレスの中からハイアドレス値を選択するために、4'b0000とハイアドレス入力値の下位４ビットが印加される第３範囲選択可能なデコーダ(44)と、を含む。

前記第３範囲選択可能なデコーダ(44)の入力端子には、前記ローアドレス入力の下位４ビット[3：0]と4'b0000との中でいずれか一つの入力を、前記XORゲート(41)の出力に応じて選択的に出力するための第１マルチプレックサ(48)が備えられている。

前記第１マルチプレックサ(48)には、XORゲート(41)により１グループのみ選択された場合、0₂出力が印加されて、ローアドレス入力の下位４ビット[3：0]が第３範囲選択可能なデコーダ(44)に出力されて、複数のグループが選択された場合には1₂出力が印加されて4'b0000が出力される。

前記第２範囲選択可能なデコーダ(43)の出力は、16個の第１ANDゲートグループ(55)のそれぞれの一側の入力に連結されて、前記第３範囲選択可能なデコーダ(44)の出力は、16個の第３ANDゲートグループ(57)のそれぞれの一側の入力に連結されている。さらに、ミドルグループでは、選択されたローアドレスとハイアドレスとの間の総てのアドレスを選択するように、総ての出力において「1」を出力するために、16個の第２ANDゲートグループ(56)のそれぞれの一側の入力に「1」が印加される。

さらに、前記第１ないし第３ANDゲートグループ(55,56,57)のそれぞれの入力端子には、それぞれ16個の第２ないし第４マルチプレックサグループ(49a,49b,50)が挿入されているし、これらマルチプレックサグループ(49a,49b,50)の出力を選択するために、XORゲート(41)の出力が共通的に印加せれている。

第２マルチプレックサグループ(49a)には、一側の入力端子に1'b0が印加されて、他側の入力端子にロー活性化信号発生器(45)のロー活性化信号(LOW−EN)が印加され、第３マルチプレックサグループ(49b)には、一側の入力端子に1'b0が印加されて、他側の入力端子にミドル活性化信号発生器(46)のミドル活性化信号(MID−EN)が印加され、第４マルチプレックサグループ(50)の一側の入力端子に第１範囲選択可能なデコーダ(42)の出力が印加されて、他側の入力端子にハイ活性化信号(HI−EN)が印加されている。

前記第１ないし第３ANDゲートグループ(55,56,57)の出力のそれぞれは、その後、ORゲート(58)を通じて論理和がなされる。
前記のように構成された本発明の第３実施例による8-to-256範囲選択可能なアドレスデコーダ(40)の作用について、以下に詳細に説明する。

まず、上位４ビットによる第１範囲選択可能なデコーダ(42)の出力は、次の２つの場合に分類される。
Ａ. 上位４ビットにより一つのグループのみ選択された場合
この場合は、ハイ及びローアドレス入力の上位４ビット[7：4]値が互いに同一な場合であって、XORゲート(41)の出力はゼロ(0₂)になる。この場合、第１マルチプレックサ(48)及び第２ないし第４マルチプレックサグループ(49a,49b,50)の総ての出力は、ゼロポート(port)の入力値が出力される。

以下に、例をあげて説明する。
ハイアドレス入力値が0011_1010₂であり、ローアドレス入力値が0011_0100₂であれば、第１範囲選択可能なデコーダ(42)の出力は0000_0000_0000_1000₂になり、第３範囲選択可能なデコーダ(44)の出力は0000_0111_1111_0000₂になる。このとき、第２及び第３マルチプレックサグループ(49a,49b)の出力はいずれもゼロ(0₂)になって、第１及び第２ANDゲートグループ(55,56)の出力はいずれもゼロ(256'b0)になる。同時に、第４マルチプレックサグループ(50)の出力は、第１範囲選択可能なデコーダ(42)の出力、つまり0000_0000_0000_1000₂のそれぞれの１ビットと第３範囲選択可能なデコーダ(44)の出力の16ビット、いずれも16個の第３ANDゲートグループ(57)において、それぞれ論理積(logical product)(AND)になり、その結果、256ビットの値が出力される。

つまり、図８のように、第１範囲選択可能なデコーダ(42)の出力(0000_0000_0000_1000₂)により、16個のグループの中で第４番グループのみ活性化されて、残りのグループの出力はすべてゼロになる。つまり、16個の第３ANDゲートグループ(57)中で４番目のANDゲートのみ活性化されて、残りの15個のANDゲートは、出力がゼロ(0)と設定される。

さらに、前記４番目のANDゲートでは、第３範囲選択可能なデコーダ(44)の出力(0000_0111_1111_0000₂)が、別の入力(1111_1111_1111_1111)と論理積(AND)になり、第３範囲選択可能なデコーダ(44)の出力そのままで出力される。

つまり、最終ORゲート(58)の出力値は、ハイアドレス入力値である0011_1010₂、つまり58₁₀と、ローアドレス入力値である0011_0100₂、つまり52₁₀との間の範囲に該当される出力ビットのみ1₂と出力されて、残りは全部ゼロ(0₂)と出力されて、52から58までの間の範囲内にある総てのアドレスが指定されることが分かる。

Ｂ．上位４ビットにより２以上のグループが選択された場合
この場合はハイ及びローの２つのアドレス入力の上位４ビット[7：4]値が互いに同一ではない場合であって、XORゲート(41)の出力が1₂になると、グループを選択した結果、２グループ以上が選択された場合で、図７及び図１０のようにローグループ(low)、ミドルグループ(mid)及びハイグループ(hi)に分けて処理するようになる。

以下に例をあげて説明する。
XORゲート(41)の出力が1₂になると、第１マルチプレックサ(48)及び第２ないし第４マルチプレックサ(49a,49b,50)の総ての出力は、「1」ポート(port)の入力値が出力される。
したがって、実例として、ハイアドレス入力値が0110_0010₂(98₁₀)であり、ローアドレス入力値が0011_1000₂(56₁₀)であれば、第１範囲選択可能なデコーダ(42)の出力は0000_0000_0111_1000₂になり、第２範囲選択可能なデコーダ(43)の入力はローアドレス入力値の下位４ビット1000₂と４ビット1111₂になって、出力は1111_1111_0000_0000₂になる。さらに、第３範囲選択可能なデコーダ(44)の入力は、ハイアドレス入力値の下位４ビット0010₂と４ビット0000₂になり、出力は0000_0000_0000_0011₂になる。

選択されたローグループ(low)、ミドルグループ(mid)及びハイグループ(hi)を活性化させるために、グループ選択信号(59)の第１範囲選択可能なデコーダ(42)において前記第２入力アドレスの上位４ビットによって得られた0000_0000_0111_1000₂出力値は、その後、図９（a）ないし（c）に示されたような信号処理がなされる。

まず、ローグループ(low)を選択して活性化させるためのロー活性化信号(LOW-EN)は、右方向シフトレジスタ(51)によって第１範囲選択可能なデコーダ(42)の出力を１ビット右方向にシフトさせた0000_0000_0011_1100₂出力と、前記第１範囲選択可能なデコーダ(42)の出力及び左方向シフトレジスタ(52)によって第１範囲選択可能なデコーダ(42)の出力を１ビット左方向にシフトさせた後、第１反転器(53)によって反転された出力1111_1111_0000_1111と、をロー活性化信号発生器(45)において論理積(AND)を取ると、その結果値は、0000_0000_0000_1000と得られる。

前記のロー活性化信号発生器(45)の出力0000_0000_0000_1000は、第４グループを活性化させることを意味する。
前記と類似するように、まず、ミドルグループ(mid)を選択して活性化させるためのミドル活性化信号(MID-EN)は、前記第１範囲選択可能なデコーダ(42)の出力、右方向シフトレジスタ(51)によって第１範囲選択可能なデコーダ(42)の出力を１ビット右方向にシフトさせた0000_0000_0011_1100₂出力、及び、左方向シフトレジスタ(52)によって第１範囲選択可能なデコーダ(42)の出力を１ビット左方向にシフトさせた0000_0000_1111_0000を、ミドル活性化信号発生器(46)において論理積(AND)を取ると、その結果値は、0000_0000_0011_0000と得られる。

前記ミドル活性化信号発生器(46)の出力0000_0000_0011_0000は、第５及び第６グループを活性化させることを意味する。
さらに、ハイグループ(hi)を選択して活性化させるためのハイ活性化信号(HI-EN)は、前記第１範囲選択可能なデコーダ(42)の出力、右方向シフトレジスタ(51)によって第１範囲選択可能なデコーダ(42)の出力を１ビット右方向にシフトさせた後、第２反転器によって反転された出力1111_1111_1100_0011、及び、左方向シフトレジスタ(52)によって第１範囲選択可能なデコーダ(42)の出力を１ビット左方向にシフトさせた出力0000_0000_1111_0000を、ハイ活性化信号発生器(47)において論理積(AND)を取ると、その結果値は、0000_0000_0100_0000と得られる。

前記ハイ活性化信号発生器(47)の出力0000_0000_0100_0000は、第７グループを活性化させることを意味する。
ハイグループ(hi)は、ハイアドレス入力の下位４ビット[3：0]により選択されたグループ内部の16個のアドレスの中からハイアドレス値が選択されて、ローグループ(low)とハイグループ(hi)との間のミドルグループ(mid)は、グループ内部の総てのアドレスを1₂と出力して選択されたローアドレスとハイアドレスとの間の総てのアドレスが選択されるようにする。

ここで、選択された各グループにおいての出力値を図１０を参考にして見ると、次の通りである。
まず、ローグループ(low)は、ローアドレス入力の下位４ビット[3：0]によって選択されるグループ内部の16個のアドレスの中から、ローグアドレス値が選択されるようになる。

前記のように第２マルチプレックサグループ(49a)からの出力は「1」ポート(port)の入力値が出力されるため、16個の第１ANDゲートグループ(55)のそれぞれの一側の入力端子には、ロー活性化信号(LOW-EN)として1111_1111_1111_1111の１ビットが印加されて、他側の入力端子には、第２範囲選択可能なデコーダ(43)の出力1111_1111_0000_0000₂が全部印加され、16個の第１ANDゲートグループ(55)の出力値は、ローグループの出力として56から64まで全部1₂(one)であり、残りの総ては0₂(zero)である値を有する。

ハイグループ(hi)は、ハイアドレス入力の下位４ビット[3：0]によって選択されるグループ内部の16個のアドレスの中から、ハイアドレス値が選択されるようになる。
この場合、前記のように第４マルチプレックサグループ(50)からの出力は「1」ポートの入力値が出力されるため、16個の第３ANDゲートグループ(57)のそれぞれの一側の入力端子には、ハイ活性化信号(HI-EN)として1111_1111_1111_1111の１ビットが印加されて、他側の入力端子には、第３範囲選択可能なデコーダ(44)の出力0000_0000_0000_0011₂が全部印加され、16個の第３ANDゲートグループ(57)の出力値0000_0000_0000_0011₂は、ハイグループの出力として97から98まで全部1₂(one)であり、残りの総ては0₂(zero)である値を有する。

さらに、ミドルグループでは、選択されたローアドレスとハイアドレスとの間の総てのアドレスを選択して、総ての出力において1₂(all's one)を出力するために、16個の第２ANDゲートグループ(56)のそれぞれの一側の入力に、ミドル活性化信号(MID-EN)として1111_1111_1111_1111の１ビットが印加されて、他側の入力端子には、「1」、つまり、1111_1111_1111_1111が印加され、16個の第２ANDゲートグループ(56)の出力値1111_1111_1111_1111₂は、ミドルグループの出力として65から96まで全部1₂(one)であり、残りの総ては0₂(zero)である値を有する。

したがって、第１ないし第３ANDゲートグループ(55-57)のOR演算出力は56から98まで1₂(one)であり、残りの総ては0₂(zero)である値で、ハイアドレス入力値である0110_0010₂(98₁₀)と、ローアドレス入力値である0011_1000₂(56₁₀)と間の範囲に該当される出力ビットのみ１になって、残りは全部０になる。

以下、図１１（a）ないし（c）を参考にして、本発明の第１実施例によるフレームメモリー装置を使用して具現可能なグラフィックの例を説明する。
図１１（a）は、Ｘ軸に平行な直線を描く場合を示すものである。この場合、範囲選択可能な列アドレスデコーダ(12)に印加される、ロー及びハイ列アドレス(HI-COL-ADD,LOW-COL-ADD)として所望の直線の下限値と上限値、例えば３と６を指定して、範囲選択可能な行アドレスデコーダ(13)のロー(low)及びハイ(hi)行アドレス(HI-ROW-ADD,LOW-ROW-ADD)として一つの値、例えば４を指定する場合、図１１（a）のようにＸ軸に平行な直線が表示される。

図１１（b）は、Ｙ軸に平行な直線を描く場合を示すものである。この場合、範囲選択可能な行アドレスデコーダ(13)に印加されるロー及びハイ行アドレスとして、所望の直線の下限値と上限値、例えば２と７を指定して、範囲選択可能な列アドレスデコーダ(12)のロー及びハイ列アドレスとして一つの値、例えば４を指定する場合、図１１（b）のようにＹ軸に平行な直線が表示される。

図１１（c）は、色をつめた四角形を描く場合を示すものである。このように、色がつめられた四角形を描く場合は、範囲選択可能な列アドレスデコーダ(12)に印加されるロー及びハイ列アドレスとして、所望の四角形の列の範囲の下限値と上限値、例えば３と６を指定して、範囲選択可能な行アドレスデコーダ(13)のロー及びハイ行アドレスとして四角形の行範囲の下限値と上限値、例えば３と６を指定すると、示されたような正四角形あるいは長方形の空間に対するグラフィックが、一度に可能になる。

以上までの例は、全部一度に書くのが可能であるため、メモリーセルの数くらい書かなければならない従来のメモリー構造に比べて、比較するまでもなく高速化が可能であり、その結果、メモリー前段のグラフィック処理部においてメモリー書き動作が完了されるのを待つ必要がなくなることによって、グラフィック処理部の構造も簡単になりうる。

前記の第１実施例によるフレームメモリー装置は、列及び行デコーダが、それぞれ８ビットの入力を受けて256アドレス出力を発生するため、256×256大きさのメモリー容量を持つフレームメモリーに使用するのが可能になる。
さらに、前記の本発明の第１実施例によるフレームメモリー装置においては、列及び行アドレスデコーダは、何れも範囲選択可能なデコーダを使用して具現したものである。

しかし、本発明では、ハイ及びローアドレスによって２つのアドレスラインを指定できる一般的なアドレスデコーダと、前記の範囲選択可能なデコーダとを組み合う場合、次のように２本の直線を一度に書くのが可能になる。
図１２は、本発明の第２実施例によるフレームメモリー装置の概略構成図であって、Ｘ軸に平行な２つの平行線(L1,L2)を一度に描く際、使用されることができる。

本発明の第２実施例によるフレームメモリー装置は、マトリックス方式で配列される複数のメモリーセル(11)と、ハイ及びロー列アドレスを受けて、前記複数のメモリーセル(11)に対する少なくとも１以上の列アドレス範囲を指定するための、少なくとも１以上の列アドレス選択信号を発生するための範囲選択可能な列アドレスデコーダ(12)と、ハイ及びロー行アドレスを受けて、前記複数のメモリーセル(11)に対する２つの行アドレスを指定するための、２つの行アドレス選択信号を発生するための汎用アドレスデコーダ(70)と、から構成されている。
前記アドレスデコーダ(70)は、図１５のように、ハイ(high)とロー(low)の２つのアドレスを入力されて、それぞれ２つのアドレスラインに位置するメモリーセルの総て(図１２の場合は、斜線を引いた２個のラインのメモリーセル)を活性化させうる、２つのアドレス選択信号を生成するデコーダである。

前記汎用アドレスデコーダ(70)は、それぞれ８ビットのハイ及びローアドレス入力が印加されるとき、それぞれ256個の出力の中で一つの出力を活性化させる汎用第１及び第２の8-to-256デコーダ(71,72)と、前記第１及び第２の8-to-256デコーダ(71,72)の同一レベル出力を、それぞれ論理和するための256個のORゲート(73)と、から構成されている。

従って、前記汎用アドレスデコーダ(70)は、それぞれ８ビットのハイ及びローアドレス入力が第１及び第２の8-to-256デコーダ(71,72)に印加されるとき、それぞれ256個の出力の中で一つの出力を活性化させるデコーダ出力を発生し、第１及び第２の8-to-256デコーダ(71,72)のそれぞれの出力はゲート(73)で論理和されるため、結局、２つのデコーダ(71,72)出力が行アドレスとして発生される。

したがって、前記のデコーダ構造を持つ第２実施例によるフレームメモリー装置においては、８ビットのハイ及びロー行アドレスの入力により汎用アドレスデコーダ(70)から指定される２つの行ラインにおいて、範囲選択可能な列デコーダ(12)によって指定されるロー列アドレスからハイ列アドレスまでの間のメモリーセルが指定されて、データが書かれるようになる。つまり、Ｘ軸に平行な２本の平行線(L1,L2)を一度の書き動作で描くことができるようになる。

図１３は、本発明の第３実施例によるフレームメモリー装置の概略構成図である。第３実施例は第２実施例と類似していて、ただ、範囲選択可能なアドレスデコーダを行アドレスデコーダとして使用して、図１５に示された汎用アドレスデコーダを列アドレスデコーダとして使用する構造である。

したがって、前記のデコーダ構造を持つ第３実施例によるフレームメモリー装置においては、８ビットのハイ及びロー列アドレスの入力により汎用アドレスデコーダ(70a)から指定される２つの列ラインに対して、範囲選択可能な行アドレスデコーダ(13)によって指定されるロー行アドレスからハイ行アドレスまでの間のメモリーセルが指定されて、データが書かれるようになる。つまり、Ｙ軸に平行な２本の平行線(L11,L12)を一度の書き動作で描くことができるようになる。

図１４は、本発明の第４実施例によるフレームメモリー装置の概略構成図である。前記第４実施例によるフレームメモリー装置は、図１５に示された汎用アドレスデコーダを列及び行アドレスデコーダ(70a,70)として使用した構造である。
したがって、前記のデコーダ構造を持つ第４実施例によるフレームメモリー装置においては、８ビットのハイ及びロー行くアドレスの入力により汎用アドレスデコーダ(70)から指定される２つの行ラインと、ハイ及びロー列アドレスの入力により汎用アドレスデコーダ(70a)から指定される２つの列ラインとが、互いに交差している地点の４つのメモリーセルが指定されて、データが書かれるようになる。つまり、四角形の４つの隅に対応する４つのメモリーセル(M22,M27,M72,M77)を一度の書き動作で描くことができるようになる。

したがって、前記の第２ないし第４実施例によるフレームメモリー装置においては、第１実施例よりは劣るが、図１に示された従来のメモリ装置に比べると、相対的に一度に複数のメモリーセルに対するデータ書きが可能であって、高速のグラフィック処理を行えるようになる。

本発明のメモリー構造を通じて携帯電話、PDA等でのグラフィック処理の高速化が可能になる。これは、現在LCDパネルがSTNからTFTを経て有機EL(OLED)へ進化する趨勢を鑑みてみると、非常に有用な効果を提供するようになる。
前記の実施例においては、ハイ及びローアドレスが最大８ビットである場合を例として、256×256大きさのメモリーセルを備えたフレームメモリー装置に対するものを例示したが、本発明においては、前記の実施例に限定されず、範囲選択可能なデコーダの入力ビット数を拡張することにより、さらに大きなメモリー容量を有するメモリー装置に対しても変形可能なことは、当業者においても容易に理解できることである。

前記のように、本発明では、大きさの制限されたポータブル端末機において、プロセッサーの負担を減らすように、それぞれ２つのアドレスによって所望の範囲の連続されるアドレス指定が可能な行／列アドレスデコーダを用いることにより、一度に所望の範囲の複数のメモリーセルを選択、データ書きが可能になって、高速のグラフィック処理を行える。

したがって、本発明は、高速のグラフィック処理において必要であるグラフィックデータをフレームメモリーに貯蔵する技術を含む、例えば、携帯電話(cellular phone)、PDA等のようなポータブル端末機の総ての分野において適用可能である。

以上までは、本発明を特定の好ましい実施例を例として示して説明したが、本発明は、前記の実施例に限定されず、本発明の趣旨に外れない範囲内で、当該発明の属する技術分野において通常の知識を持つ者により、多様な変更と修正が可能である。

従来のグラフィック処理用メモリー装置の概略構成図である。 本発明の第１実施例によるフレームメモリー装置の概略構成図である。 図２の範囲選択可能なアドレスデコーダの概念を容易に説明するために、４×４メモリー装置に使用される第１実施例に対する詳細回路図である。 図２の範囲選択可能なアドレスデコーダとして使用される、第２実施例に対する詳細回路図である。 図２の範囲選択可能なアドレスデコーダとして使用される、第３実施例に対する詳細回路図である。 本発明による範囲選択可能なアドレスデコーダの範囲選択に適用される単位グループ指定方式を説明するための説明図である。 本発明による範囲選択可能なアドレスデコーダにおいて、２つ以上の単位グループ選択を示す説明図である。 範囲選択可能なアドレスデコーダにおいて、一つの単位グループのみを選択した場合、選択された単位グループ内のアドレス指定を説明するための説明図である。 範囲選択可能なアドレスデコーダにおいて、２つ以上の単位グループを選択した場合、図５に示されるグループ選択回路のグループ選択信号処理の過程を例示する説明図である。 範囲選択可能なアドレスデコーダにおいて、２つ以上の単位グループを選択した場合、図５に示されるグループ選択回路のグループ選択信号処理の過程を例示する説明図である。 範囲選択可能なアドレスデコーダにおいて、２つ以上の単位グループを選択した場合、図５に示されるグループ選択回路のグループ選択信号処理の過程を例示する説明図である。 範囲選択可能なアドレスデコーダにおいて、２つ以上の単位グループを選択した場合、全体的なアドレス指定のための信号処理過程を例示する説明図である。 それぞれ本発明の第１実施例によるフレームメモリー装置を使用して具現可能なグラフィックの例を示す図である。 それぞれ本発明の第１実施例によるフレームメモリー装置を使用して具現可能なグラフィックの例を示す図である。 それぞれ本発明の第１実施例によるフレームメモリー装置を使用して具現可能なグラフィックの例を示す図である。 本発明の第２実施例によるフレームメモリー装置の概略構成図である。 本発明の第３実施例によるフレームメモリー装置の概略構成図である。 本発明の第４実施例によるフレームメモリー装置の概略構成図である。 第２ないし第４実施例のフレームメモリー装置に使用される汎用アドレスデコーダの詳細回路図である。

符号の説明

１１…メモリーセル １２…範囲選択可能な列デコーダ １３…範囲選択可能な行デコーダ ２０，３０，４０…範囲選択可能なデコーダ ２１，２２，３１，３２…第１及び第２デコーダ ２３ａ−２３ｆ，４１…ＸＯＲゲート ３３…第１ないし第３０ＸＯＲゲート ４２−４４…第１ないし第３範囲選択可能なデコーダ ４５…ロー活性化信号発生器 ４６…ミドル活性化信号発生器 ４７…ハイ活性化信号発生器 ４８…第１マルチプレックサ ４９ａ，４９ｂ，５０…第２ないし第４マルチプレックサグループ ５１…右方向シフトレジスタ ５２…左方向シフトレジスタ ５３，５４…第１及び第２反転器 ５５-５７…第１ないし第３ＡＮＤゲートグループ ５８…ＯＲゲート ５９…グループ選択回路 ７０，７０ａ…汎用アドレスレジスタ ７１，７２…第１及び第２の8-to-256デコーダ ７３…ＯＲゲート

Claims (14)

1. マトリックス方式で配列される複数のメモリーセルと、
   第１及び第２列アドレスを受けて、前記複数のメモリーセルに対する少なくとも１以上の連続される列アドレス範囲を指定するために、少なくとも１以上の連続される列アドレス選択信号を発生するための範囲選択可能な列アドレスデコーダと、
   第１及び第２行アドレスを受けて、前記複数のメモリーセルに対する少なくとも１以上の連続される行アドレス範囲を指定するために、少なくとも１以上の連続される行アドレス選択信号を発生するための範囲選択可能な行アドレスデコーダと、から構成されて、
   前記少なくとも１以上の連続される列アドレス選択信号と、少なくとも１以上の連続される行アドレス信号とにより選択される複数のメモリーセルに対して、グラフィックデータ書きが一度に行われることを特徴とするフレームメモリー装置。
2. 前記第１及び第２列アドレスが互いに同一であり、第１及び第２行アドレスが互いに異なる場合、第１及び第２行アドレスの間の連続されたアドレスに該当するＹ軸と平行な１本の直線状の複数のメモリーセルが選択され、前記第１及び第２行アドレスが互いに同一であり、第１及び第２列アドレスが互いに異なる場合、第１及び第２列アドレスの間の連続されたアドレスに該当するＸ軸と平行な１本の直線状の複数のメモリーセルが選択されることを特徴とする請求項１に記載のフレームメモリー装置。
3. 前記第１及び第２列アドレスが互いに異なり、第１及び第２行アドレスが互いに異なる場合、第１及び第２列アドレスの間の連続されたアドレスに該当されて、第１及び第２行アドレスの間の連続されたアドレスに該当される四角形状内の総てのメモリーセルが選択されることを特徴とする請求項１に記載のフレームメモリー装置。
4. 前記範囲選択可能な列アドレスデコーダと範囲選択可能な行アドレスデコーダは、それぞれ第１及び第２列アドレスと第１及び第２行アドレスがそれぞれ８ビット信号の場合、256個の全体アドレスを16グループに分けて16個のアドレスを一つの単位にして、前記第１及び第２アドレス入力においてのそれぞれ上位４ビットによって該当グループを選択して、第１及び第２アドレスの中からローアドレス入力の下位４ビットによって選択されるグループ内部の16個のアドレスの中からローアドレス範囲を選択し、第１及び第２アドレスの中からハイアドレス入力の下位４ビットによって選択されるグループ内部の16個のアドレスの中からハイアドレス範囲を選択して、選択された第１アドレスと第２アドレスとの間の連続される総てのアドレスを選択することにより、連続された範囲のアドレス選択がなされることを特徴とする請求項１に記載のフレームメモリー装置。
5. 前記範囲選択可能な列アドレスデコーダと範囲選択可能な行アドレスデコーダは、それぞれ8−to−256範囲選択可能なデコーダから構成されて、
   前記8−to−256範囲選択可能なデコーダは、
   前記ハイ及びローの２つのアドレス入力の上位４ビット値が互いに同一であるか否かを判断し、同一な場合１グループだけを選択して、同一ではない場合には２以上のグループが選択されるようにマルチプレックサに対する出力選択信号を発生するXORゲートと、
   前記ハイ及びローの２つのアドレス入力の上位４ビット入力間の範囲を選択するための第１範囲選択可能なデコーダを備えて、ハイ及びローの２つのアドレス入力の上位４ビット値が互いに同一ではない場合、それぞれローグループ、ミドルグループ及びハイグループを選択するロー活性化信号、ミドル活性化信号及びハイ活性化信号を発生するためのグループ選択回路と、
   前記ローアドレス入力の下位４ビットによって選択されるローグループ内部の16個のアドレスの中からローアドレス範囲を選択するために、「1111」とローアドレス入力値の下位４ビットとの間の範囲値を選択するための第２範囲選択可能なデコーダと、
   前記ハイアドレス入力の下位４ビットによって選択されるグループ内部の16個のアドレスの中からハイアドレス範囲を選択するために、「0000」とハイアドレス入力値の下位４ビットとの間の範囲値を選択するための第３範囲選択可能なデコーダと、
   前記第３範囲選択可能なデコーダの入力端子に、前記ローアドレス入力の下位４ビットと「0000」との中からいずれか一つの入力を、前記グループ選択回路の出力に応じて選択的に出力するための第１マルチプレックサと、
   16個からなされて、各々の一側の入力端子に「0」が印加され他側の入力端子にロー活性化信号が印加されて、グループ選択回路の出力が出力選択信号として印加される第２マルチプレックサグループと、
   16個からなされて、各々の一側の入力端子に「0」が印加され他側の入力端子にミドル活性化信号が印加されて、グループ選択回路の出力が出力選択信号として印加される第３マルチプレックサグループと、
   16個からなされて、各々の一側の入力端子に第１範囲選択可能なデコーダの出力が印加され、他側の入力端子にハイ活性化信号(HI-EN)が印加されて、グループ選択回路の出力が出力選択信号として印加される第４マルチプレックサグループと、
   前記第２範囲選択可能なデコーダの出力がそれぞれの一側の入力に連結されて、別の入力端子にはそれぞれ16個の第２マルチプレックサグループの出力が連結される、16個の第１ANDゲートグループと、
   選択されたローアドレスとハイアドレスとの間の総てのアドレスを選択するように総ての出力に「1」を出力するために、それぞれの一側の入力に「1」が印加されて、別の入力端子にはそれぞれ16個の第３マルチプレックサグループの出力が連結される、16個の第２ANDゲートグループと、
   前記第３範囲選択可能なデコーダの出力がそれぞれの一側の入力に連結されて、別の入力端子にはそれぞれ16個の第４マルチプレックサグループの出力が連結される、16個の第３ANDゲートグループと、
   前記第１ないし第３ANDゲートグループの出力を論理和するためのORゲートと、から構成されることを特徴とする請求項４に記載のフレームメモリー装置。
6. 前記グループ選択回路は、ハイ及びローの２つのアドレスの上位４ビット入力間の範囲を選択するための第１範囲選択可能なデコーダと、
   前記第１範囲選択可能なデコーダの出力を右方向に１ビットシフトさせるための右方向シフトレジスタと、
   前記第１範囲選択可能なデコーダの出力を左方向に１ビットシフトさせるための左方向シフトレジスタと、
   前記右方向シフトレジスタの出力を反転させるための第１反転器と、
   前記左方向シフトレジスタの出力を反転させるための第２反転器と、
   前記右方向シフトレジスタの出力と、前記第１範囲選択可能なデコーダの出力及び第１反転器の出力を組み合わせてローグループを選択して活性化させるロー活性化信号を発生するためのロー活性化信号発生器と、
   前記右方向シフトレジスタの出力と、前記第１範囲選択可能なデコーダの出力及び左方向シフトレジスタの出力を組み合わせてミドルグループを選択して活性化させるミドル活性化信号を発生するためのミドル活性化信号発生器と、
   前記第２反転器の出力と、前記第１範囲選択可能なデコーダの出力及び左方向シフトレジスタの出力を組み合わせてハイグループを選択して活性化させるハイ活性化信号を発生するためのハイ活性化信号発生器と、から構成されることを特徴とする請求項５に記載のフレームメモリー装置。
7. 前記グループ選択回路は、ハイ及びローの２つのアドレスの上位４ビット値が互いに同一な場合、１グループのみを選択するように第１マルチプレックサ及び第２ないし第４マルチプレックサグループの出力を、全部ゼロポート(port)入力が選択されるようにして第１及び第２ANDゲートグループの出力が全部ゼロになるようにし、
   前記第１範囲選択可能なデコーダの出力のそれぞれの一つのビットと第３範囲選択可能なデコーダの出力の16ビット、総てが16個の第３ANDゲートグループでそれぞれ論理積(AND)されて、列あるいは行アドレス信号として発生されることを特徴とする請求項５に記載のフレームメモリー装置。
8. 前記グループ選択回路は、ハイ及びローの２つのアドレスの上位４ビット値が互いに同一ではない場合、複数のグループを選択するグループ活性化(enable)信号を発生して、第１マルチプレックサ及び第２ないし第４マルチプレックサグループの出力を、全部「１」ポートの入力が選択されるようにし、
   前記第１ANDゲートグループから選択されるローグループに属するローアドレス範囲を第２範囲選択可能なデコーダの出力によって選択し、第２ANDゲートグループから選択されるミドルグループに属するミドルアドレス範囲を選択し、第３ANDゲートグループから選択されるハイグループに属するハイアドレス範囲を第３範囲選択可能なデコーダの出力によって選択することを特徴とする請求項５に記載のフレームメモリー装置。
9. 前記第１ないし第３範囲選択可能なデコーダは、それぞれ4−to−16範囲選択可能なデコーダから構成されて、
   前記4−to−16範囲選択可能なデコーダは、
   前記４ビットのローアドレスが印加されるとき、16ビットデコーディング出力を発生する汎用第１デコーダと、
   前記４ビットのハイアドレスが印加されるとき、16ビットデコーディング出力を発生する汎用第２デコーダと、
   前記第１デコーダの第１ないし第１６出力と、第２デコーダの第１ないし第１６出力とを信号処理して、前記ローアドレスとハイアドレスとの間の範囲値を選択するための第１ないし第３０XORゲートと、から構成されることを特徴とする請求項５乃至８のいずれか１項に記載のフレームメモリー装置。
10. マトリックス方式で配列される複数のメモリーセルと、
    ハイ及びロー列アドレスを受けて、前記複数のメモリーセルに対する少なくとも１以上の列アドレス範囲を指定するための、少なくとも１以上の列アドレス選択信号を発生するための範囲選択可能な列アドレスデコーダと、
    ハイ及びロー行アドレスを受けて、前記複数のメモリーセルに対する２つの行アドレスを指定するための、２つの行アドレス選択信号を発生するための汎用アドレスデコーダと、から構成されて、
    前記ハイ及びロー行アドレスの入力により汎用アドレスデコーダから指定される２つの行ラインにおいて、範囲選択可能な列デコーダによって指定されるロー列アドレスからハイ列アドレスまでの間のメモリーセルが指定され、一度にＸ軸に平行な２本の平行線グラフィックデータが記入されることを特徴とするフレームメモリー装置。
11. マトリックス方式で配列される複数のメモリーセルと、
    ハイ及びロー行アドレスを受けて、前記複数のメモリーセルに対する少なくとも１以上の行アドレス範囲を指定するための、少なくとも１以上の行アドレス選択信号を発生するための範囲選択可能な行アドレスデコーダと、
    ハイ及びロー列アドレスを受けて、前記複数のメモリーセルに対する２つの列アドレスを指定するための、２つの列アドレス選択信号を発生するための汎用アドレスデコーダと、から構成されて、
    前記ハイ及びロー列アドレスの入力により汎用アドレスデコーダから指定される２つの列ラインにおいて、範囲選択可能な行デコーダによって指定されるロー行アドレスからハイ行アドレスまでの間のメモリーセルが指定され、一度にＹ軸に平行な２本の平行線グラフィックデータが記入されることを特徴とするフレームメモリー装置。
12. マトリックス方式で配列される複数のメモリーセルと、
    ハイ及びロー列アドレスを受けて、前記複数のメモリーセルに対する２つの列アドレス範囲を指定するための、２つの列アドレス選択信号を発生するための第１汎用アドレスデコーダと、
    ハイ及びロー行アドレスを受けて、前記複数のメモリーセルに対する２つの行アドレスを指定するための、２つの行アドレス選択信号を発生するための第２汎用アドレスデコーダと、から構成されて、
    前記ハイ及びロー行アドレスの入力により汎用アドレスデコーダから指定される２つの行ラインと、ハイ及びロー列アドレスの入力によって汎用アドレスデコーダから指定される２つの列ラインが互いに交差している地点の４つのメモリーセルが、一度の書き動作でグラフィックデータが記入されることを特徴とするフレームメモリー装置。
13. 前記汎用アドレスデコーダは、
    それぞれ８ビットのハイ及びローアドレス入力が印加されるとき、それぞれ256個の出力の中で一つの出力を活性化させる汎用第１及び第２の8−to−256デコーダと、
    前記第１及び第２の8−to−256デコーダの同一レベル出力を、それぞれ論理和するための第１ないし第256のORゲートとから構成されることを特徴とする請求項１０乃至１３のいずれか１項に記載のフレームメモリー装置。
14. それぞれ８ビットのハイ及びローアドレスが印加されるとき、ハイ及びローアドレスの間の連続される範囲値を選択するための8−to−256範囲選択可能なデコーダにおいて、
    前記ハイ及びローの２つのアドレス入力の上位４ビット値が互いに同一であるか否かを判断して、同一な場合１グループだけを選択し、同一ではない場合には２以上のグループが選択されるように、マルチプレックサに対する出力選択信号を発生するXORゲートと、
    前記ハイ及びローの２つのアドレス入力の上位４ビット入力間の範囲を選択するための第１の4−to−16範囲選択可能なデコーダとを備えて、ハイ及びローの２つのアドレス入力の上位４ビット値が互いに同一ではない場合、それぞれローグループ、ミドルグループ及びハイグループを選択するロー活性化信号、ミドル活性化信号及びハイ活性化信号を発生するためのグループ選択回路と、
    前記ローアドレス入力の下位４ビットによって選択されるローグループ内部の16個のアドレスの中から、ローアドレス範囲を選択するために、「1111」とローアドレス入力値の下位４ビットとの間の範囲値を選択するための第２の4−to−16範囲選択可能なデコーダと、
    前記ハイアドレス入力の下位４ビットによって選択されるグループ内部の16個のアドレスの中から、ハイアドレス範囲を選択するために、「0000」とハイアドレス入力値の下位４ビットとの間の範囲値を選択するための第３の4−to−16範囲選択可能なデコーダと、
    前記第３の4−to−16範囲選択可能なデコーダの入力端子に、前記ローアドレス入力の下位４ビットと「0000」との中でいずれか一つの入力を、前記グループ選択回路の出力に応じて選択的に出力するための第１マルチプレックサと、
    16個からなされて、各々の一側の入力端子に「0」が印加され他側の入力端子にロー活性化信号(LOW-EN)が印加されて、グループ選択回路の出力が出力選択信号として印加される第２マルチプレックサグループと、
    16個からなされて、各々の一側の入力端子に「0」が印加され他側の入力端子にミドル活性化信号(MID-EN)が印加されて、グループ選択回路の出力が出力選択信号として印加される第３マルチプレックサグループと、
    16個からなされて、各々の一側の入力端子に第１の4−to−16範囲選択可能なデコーダの出力が印加され、他側の入力端子にハイ活性化信号(HI-EN)が印加されて、グループ選択回路の出力が出力選択信号として印加される第４マルチプレックサグループと、
    前記第２の4−to−16範囲選択可能なデコーダの出力がそれぞれの一側の入力に連結されて、別の入力端子にはそれぞれ16個の第２マルチプレックサグループの出力が連結される、16個の第１ANDゲートグループと、
    選択されたローアドレスとハイアドレスとの間の総てのアドレスを選択するように総ての出力に「1」を出力するために、それぞれの一側の入力に「1」が印加されて、別の入力端子にはそれぞれ16個の第３マルチプレックサグループの出力が連結される、16個の第２ANDゲートグループと、
    前記第３の4−to−16範囲選択可能なデコーダの出力がそれぞれの一側の入力に連結されて、別の入力端子にはそれぞれ16個の第４マルチプレックサグループの出力が連結される、16個の第３ANDゲートグループと、
    前記第１ないし第３ANDゲートグループの出力を論理和するためのORゲートと、から構成されることを特徴とする8−to−256範囲選択可能なデコーダ。

Images