KR100287135B1 - 어드레스 멀티플렉싱 방법을 사용한 사각형 영역 채움 메모리 - Google Patents

어드레스 멀티플렉싱 방법을 사용한 사각형 영역 채움 메모리 Download PDF

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Abstract

본 발명은 사각형 영역 채움 메모리에 관한 것으로서, 메모리 어레이; 순차적으로 입력되는 사각형 영역의 하한 어드레스와 상한 어드레스를 선택적으로 디코딩하는 X 디코더/MUX와 Y 디코더/MUX; 상기 X 디코더/MUX와 Y 디코더/MUX의 출력을 저장하여 원하는 밴드에 해당하는 선택라인들을 선택하여 상기 메모리 어레이로 공급하기 위한 X 선택기와 Y선택기로 구성된다. 따라서, 필요한 어드레스 핀수를 1/2로 줄였으며, 하한 어드레스 디코딩시와 상한 어드레스 디코딩시에 같은 하드웨어 로직을 사용하므로 어드레스 디코딩을 위해 필요한 하드웨어 구현 비용을 줄일 수 있고, 메모리 사이클 타임을 줄여 줄 수 있다.

Description

어드레스 멀티플렉싱 방법을 사용한 사각형 영역 채움 메모리
제1도는 4개의 어드레스로 표현되는 화면상의 사각형 영역을 나타낸 도면.
제2도는 종래의 사각형 영역 채움 메모리를 나타낸 도면.
제3도는 제2도에 도시된 메모리에 사용된 어드레스 디코딩 로직을 나타낸 도면.
제4도는 본 발명에 의한 어드레스 멀티플렉싱 방법을 사용한 사각형 영역 채움 메모리를 나타낸 도면.
제5도는 제4도에 도시된 메모리에 사용된 어드레스 디코딩 로직을 나타낸 도면.
제6도는 제4도에 도시된 디코더의 세부회로도.
제7도는 제4도에 도시된 선택기의 세부회로도.
제8도는 제4도에 도시된 디코더와 선택기의 동작 타이밍도.
본 발명은 사각형 영역 채움 메모리에 관한 것으로서, 특히 사각형 형태의 영역의 채움을 어드레스 멀티플렉싱 방법을 이용하여 일반적인 DRAM보다 효율적으로 수행하기 위한 사각형 영역 채움 메모리에 관한 것이다.
컴퓨터 그래픽스에서 화면 클리어 동작이나 사각형 영역 채움 동작을 자주 하며, 이때 화면상의 사각형 영역은 제1도에 도시된 바와 같이 4개의 어드레스, LLX, LLY, URX, URY로 표현된다. 이러한 사각형 영역이 같은 색으로 표현되기 위해서는 일반 DRAM의 경우에는 n×m(n=URX-LLX+1, m=URY-LLY+1)번의 메모리 라이트 사이클이 필요하다. 이러한 n×m번의 메모리 라이트 사이클을 한번의 메모리 라이트 사이클로 대치함으로써 사각형 영역 채움 동작을 빠르게 처리할 수 있는 메모리 구조가 Daniel S. Whelan에 의해 제안되었다.
Daniel S. Whelan에 의해 제안된 메모리 구조는 제2도에 도시된 바와 같으며, 이 메모리 구조(10)는 로우 선택 라인과 칼럼 선택 라인을 갖는 메모리 셀들로 이루어진 메모리 어레이, LLX부터 URX까지의 n개의 칼럼들을 동시에 선택할 수 있는 X밴드 디코더(20), LLY부터 URY까지의 m개의 로우들을 동시에 선택할 수 있는 Y밴드 디코더(30) 등으로 이루어진다. X밴드 디코더(20)과 Y밴드 디코더(30)은 동일한 어드레스 디코딩 로직으로 구성되며, 제3도에 예로서 두개의 상한(upper) 어드레스 라인과 하한(lower) 어드레스 라인을 갖는 어드레스 디코딩 로직을 나타내었다. 제3도에 도시된 밴드 디코더의 기본 개념은 다음과 같다.
주어지는 하한 어드레스에 의해서는 하한 어드레스를 포함한 상위 어드레스들에 해당하는 선택라인들을 모두 선택하고, 주어지는 상한 어드레스에 의해서는 상한 어드레스를 포함한 하위 어드레스들에 해당하는 선택라인들을 모두 선택한다. 다음, 아들 결과값을 선택라인별로 논리곱하면, 원하는 밴드, 하한 어드레스로부터 상한 어드레스까지의 모든 어드레스들에 해당하는 최종 선택라인들을 얻게된다. 여기서, 상한 스트로브 신호와 하한 스트로브 신호는 제2도의 디코더 스트로브 신호에 해당한다. 또한 상한 캐리 신호와 하한 캐리신호는 제2도의 메모리 구조(10)를 매트릭스 형태로 여러개를 사용하여 프레임 버퍼로 사용할 경우에 대비하여 하나의 메모리안의 밴드 디코더의 결과를 다른 메모리안의 밴드 디코더에 알려주기 위한 신호이다. 그리고, 상한 캐리신호와 하한 캐리신호는 각각 제2도의 URX 캐리신호와 URY 캐리신호, LLX 캐리신호와 LLY 캐리신호에 해당한다.
제3도에 도시된 밴드 디코더의 동작을 하한 어드레스 [LA1,LA0]가 '01'이고, 상한 어드레스 [UA1,UA0]가 '11'인 경우에 대하여 살펴보면 다음과 같다.
하한 어드레스 [LA1,LA0]가 '01'이므로 오아게이트(80)의 출력은 '0'이 되고, 오아게이트(90,100,110)의 출력은 '1'이 되며, 상한 어드레스 [UA1,UA0]가 '11'이므로 오아게이트(40,50,60)의 출력은 '1'이 되고, 오아게이트(70)의 출력은 '0'이 된다. 최종적으로 오아게이트(90,60), 오아게이트(100,50), 오아게이트(110,40)의 출력에 의해 '01'부터 '03'까지 원하는 원하는 선택라인들, SELECT1, SELECT2, SELECT3들을 선택할 수 있다.
한편, 제3도에 도시된 종래의 밴드 디코더는 오아게이트(40,80)의 출력이 각각 오아게이트(50,90)의 입력으로 연결되고, 오아게이트(50,90)의 출력이 각각 오아게이트(60,70)과 오아게이트(100,110)의 입력으로 연결되는 구조로 되어 있다.
이러한 구조는 전송지연(propagation delay)에 의해 n개의 어드레스 라인에 대하여 logn의 디코딩 타임을 가지며, 칼럼 어드레스 라인수와 로우 어드레스 라인수가 다른 경우 어드레스 라인의 수가 많은 쪽의 디코딩 타임에 의하여 메모리 사이클 타임이 결정된다. 또한, 이러한 구조는 상한 어드레스와 하한 어드레스를 함께 공급하므로 n개의 어드레스 라인에 대하여 2×n개의 어드레스 핀이 필요하다. 즉, i개의 칼럼 어드레스 라인과 j개의 로우 어드레스 라인을 갖는 메모리의 경우에 필요한 어드레스 핀수는 2i+2j가 되어 실제 메모리 제조시 어드레스 핀수가 많아지는 단점이 있다.
따라서, 본 발명의 목적은 상술한 문제점을 해결하기 위하여, 사각형 영역의 채움 동작을 고속으로 억세스하기 위한 사각형 영역 채움 메모리를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명에 의한 사각형 영역 채움 메모리는 메모리 어레이; 순차적으로 입력되는 사각형 영역의 하한 어드레스와 상한 어드레스를 선택적으로 디코딩하는 X 디코더/MUX와 Y 디코더/MUX; 상기 X 디코더/MUX와 Y 디코더/MUX의 출력을 저장하여 원하는 밴드에 해당하는 선택라인들을 선택하여 상기 메모리 어레이로 공급하기 위한 X 선택기와 Y선택기를 포함하는 것을 특징으로 한다.
그러면 본 발명에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
본 발명에 의한 사각형 영역 채움 메모리에서는 종래의 밴드 디코더의 어드레스 디코딩 타임을 n개의 어드레스 라인에 대하여 '1'로 줄이고, 어드레스 멀티플렉싱 방법에 의해 n개의 어드레스 라인에 대해 n개의 어드레스 핀만 사용하도록 어드레스 핀수를 줄인 것이다.
제4도는 본 발명에 의한 사각형 영역 채움 메모리를 나타낸 블럭도로서, 메모리 어레이(115), 순차적으로 입력되는 하한 어드레스와 상한 어드레스를 선택하여 디코딩하는 X 디코더/MUX(150) 및 Y 디코더/MUX(130)과, 각각 X 디코더/MUX(150)와 Y 디코더/MUX(130)의 출력을 저장하여 원하는 밴드에 해당하는 선택라인들을 선택하는 X 선택기(160)와 Y선택기(14)로 구성된다. 여기서, L/U 선택신호는 하한 어드레스와 상한 어드레스를 선택하기 위해 주어지는 신호이며, LATCH 신호는 디코더의 출력을 저장하기 위해 사용되는 신호이다. 한편, X 디코더/MUX(150)와 Y 디코더/MUX(130)는 동일한 구조를 가지며, X 선택기(160)와 Y 선택기(14)는 동일한 구조를 갖는다.
제5도는 본 발명에서 사용된 디코더/MUX와 선택기로 구성된 어드레스 디코딩 로직의 개념도로서, 종래의 밴드 디코더에 비해 오아게이트(170,180,190,200)의 출력이 다른 오아게이트의 입력에 연결되지 않고, 어드레스 디코딩 결과가 오아게이트(170,180,190,200)의 입력에 동시에 연결되므로 종래의 방법보다 빠른 밴드 어드레스 디코딩 타임을 갖는다. 여기서, 여러개의 메모리를 사용하는 경우에 대비하여 종래의 밴드 디코더에서 사용된 캐리신호는 상한 어드레스 라인을 상한 스트로브 신호와 하한 스트로브 신호 발생회로에 연계시키면 되므로 생략하였다.
제5도에 도시된 어드레스 디코딩 로직의 동작을 설명하면, 우선 하한 어드레스 [LA1,LA0]를 공급하고, 하한 스트로브 신호를 구동한다. 이때 선택기(140,160)안의 오아게이트(170,180,190,200)은 하한 어드레스에 대한 중간 밴드 어드레스 디코딩값을 디코더(130,150)로부터 공급받아 내부의 래치에 저장한다.
다음, 상한 어드레스 [UA1,UA0]를 공급하고, 상한 스트로브 신호를 구동한다. 이때 선택기(140,160)안의 오아게이트(170,180,190,200)은 상한 어드레스에 대한 중간 밴드 어드레스 디코딩값을 생성한다.
이 디코딩값들은 앤드게이트(210,220,230,240)에 의해 이전에 래치에 저장된 하한 어드레스에 대한 중간 밴드 어드레스 디코딩값과 논리합되어 원하는 밴드에 해당하는 선택라인들을 구동하게 된다.
제6도는 제4도에 도시된 디코더(130,150)의 세부회로도로서, 입력 어드레스의 디코딩을 위한 앤드게이트(330,340,350,360)와, 하한 어드레스와 상한 어드레스에 대한 디코딩 결과를 선택하기 위한 MUX(250,260,270,280)로 이루어진다.
제6도에 도시된 디코더의 동작을 살펴보면, L/U 선택신호에 의해 하한 어드레스가 입력될 때에는 각 MUX(250,260,270,280)의 IO 핀의 입력값들이 MUX(250,260,270,280)의 출력핀 0로 출력되며, 상한 어드레스가 입력될 때에는 각 MUX(250,260,270,280)의 I1 핀의 입력값들이 MUX(250,260,270,280)의 출력핀 0로 출력된다.
따라서, 하한 어드레스가 입력딜 때에는 MUX(280)의 출력은 입력 어드레스 [A1,A0]가 '00'인 경우를 디코딩한 앤드게이트(360)의 출력이 되고, 상한 어드레스가 입력될 때에는 MUX(280)의 출력은 입력 어드레스 [A1,A0]가 '11'인 경우를 디코딩한 앤드게이트(330)의 출력이 된다.
이와 같은 방법으로 MUX(250,260,270,280)의 출력인 TEMP i 신호들은 하한 어드레스 혹은 상한 어드레스에 대한 디코딩값을 출력한다.
제7도는 제4도에 도시된 선택기(140,160)의 상세회로도로서, 디코더(130,150)의 출력인 TEMP i 신호를 입력하여 중간 밴드 어드레스 디코딩을 하기 위한 오아게이트(170,180,190,200), 하한 어드레스에 대한 중간 밴드 어드레스 디코딩 결과를 저장하기 위한 래치(290,300,310,320), 상한 어드레스에 대한 중간 밴드 어드레스 디코딩 결과와 래치(290,300,310,320)에 저장되어 있는 하한 어드레스에 대한 중간 밴드 어드레스 디코딩 결과를 논리곱하여 최종 결과를 얻기 위한 앤드게이트(210,220,230,240)로 이루어진다.
여기서, 하한 어드레스에 대한 중간 밴드 어드레스 디코딩 결과는 LATCH 신호에 의해 선택기내의 래치(290,300,310,320)에 저장된다.
제8도는 제6도와 제7도에 도시된 디코더(130,150)와, 선택기(140,160)에 대한 동작 타이밍도로서, 4개의 어드레스 LLX, LLY, URX와 URY로 표현되는 사각형 영역에 대하여 채움 동작을 수행한다.
상술한 바와 같은 본 발명에 의한 사각형 영역 채움 메모리에서는 한번의 라이트 사이클만으로 n×m개의 화소들로 이루어지는 사각형 영역에 대한 채움 동작을 수행할 수 있도록 종래의 사각형 영역 채움 메모리 구조에서 어드레스 디코딩 부분을 수정함으로써, 그래픽스에서 사용되는 기본 동작들 중의 하나인 선그리기 동작의 경우에도 그리고자 하는 선을 1×m 혹은 n×1의 사각형 영역으로 간주할 수 있으므로 본 발명에 의한 사각형 영역 채움 메모리를 사용하여 빠르게 선을 그릴 수 있다. 또한, 본 발명에 의한 사각형 영역 채움 메모리에서 사용된 어드레스 디코딩 로직은 n개의 어드레스 라인에 대하여 종래의 어드레스 디코딩 로직의 어드레스 디코딩 타임 logn보다 빠른 '1'을 가지므로 메모리 사이클 타임을 줄여 줄 수 있다. 또한, 빠른 어드레스 디코딩 타임은 사각형 영역 채움 동작에 소요되는 시간뿐 아니라 1×1의 사각형 영역을 갖는 것으로 간주되는 한 화소에 대한 리드 사이클 타임과 라이트 사이클 타임을 줄여 줄 수 있다.
또한, 본 발명에 의한 사각형 영역 채움 메모리에 사용되는 어드레스 디코딩 로직은 어드레스 멀티플렉싱방법을 사용하여 필요한 어드레스 핀수를 1/2로 줄였으며, 하한 어드레스 디코딩시와 상한 어드레스 디코딩시에 같은 하드웨어 로직을 사용하므로 어드레스 디코딩을 위해 필요한 하드웨어 구현 비용을 줄일 수 있다.

Claims (3)

  1. 사각형 영역의 로우 셀렉트 라인과 칼럼 셀렉트 라인을 갖는 메모리 셀로 이루어진 메모리 어레이; 순차적으로 입력되는 사각형 영역의 하한 어드레스와 상한 어드레스를 선택적으로 디코딩 하는 X 디코더/MUX와 Y 디코더/MUX; 상기 X 디코더/MUX와 Y 디코더/MUX의 출력을 저장하여 원하는 밴드에 해당하는 선택 라인들을 선택하여 상기 메모리 어레이로 공급하기 위한 X 선택기와 Y선택기를 포함하는 것을 특징으로 하는 어드레스 멀티플렉싱 방법을 사용한 사각형 영역 채움 메모리.
  2. 제1항에 있어서, 상기 디코더는 입력 어드레스의 디코딩을 위한 4개의 앤드게이트; 및 상기 4개의 앤드게이트로부터 출력되는 하한 어드레스와 상한 어드레스에 대한 디코딩 결과를 선택하기 위한 4개의 MUX로 구성되는 것을 특징으로 하는 어드레스 멀티플렉싱 방법을 사용한 사각형 영역 채움 메모리.
  3. 제1항에 있어서, 상기 선택기는 상기 디코더의 출력을 입력하여 중간 밴드 어드레스 디코딩을 하기 위한 4개의 오아게이트; 상기 4개의 오아게이트에서 출력되는 하한 어드레스에 대한 중간 밴드 어드레스 디코딩 결과를 저장하기 위한 4개의 래치; 및 상한 어드레스에 대한 중간 밴드 어드레스 디코딩 결과와 상기 4개의 래치에 저장되어 있는 하한 어드레스에 대한 중간 밴드 어드레스 디코딩 결과를 논리곱하여 최종 결과를 얻기 위한 4개의 앤드게이트로 구성되는 것을 특징으로 하는 어드레스 멀티플렉싱 방법을 사용한 사각형 영역 채움 메모리.
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