JPH0844320A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数走査線同時選択駆動法によりフレームレ
スポンス現象を抑制し、しかも該駆動法のための表示デ
ータの直交変換演算処理を削減し、これにより演算処理
回路１０１での消費電力を抑えつつ、高解像度で高速な
ＳＴＮ液晶パネルに高コントラストの表示を行わせるこ
とができる液晶表示装置１００を得る。 【構成】 関数格納部２から直交関数行列の列関数デー
タを、ブロックメモリ１から各セグメント電極に対応す
る列表示データを取り出し、演算処理部５にて、該列関
数データの要素と列表示データの要素とに対する演算処
理を、１水平同期期間毎に順次列関数データを変えて行
う。その際、各水平同期期間では、その期間の演算処理
で用いる列関数データと、その１つ前の水平同期期間で
の演算処理に用いた列関数データとの間で値が変化して
いる列関数データの要素についてのみ、該列表示データ
の要素との演算処理を行い、他の列関数データの要素に
ついては、１つ前の水平同期期間での演算処理の結果を
用いるにようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速応答でかつ高解像
度の液晶表示装置に関し、特にその駆動系の演算処理回
路に関するものである。本発明は、パソコン、ワープロ
をはじめとする各種ＯＡ機器やマルチメディア端末、Ａ
Ｖ（オーディオビジュアル）機器などの広範囲な表示装
置に適用可能であり、特に表示品位を維持しながら表示
電力の低減が求められるものに適している。

【０００２】

【従来の技術】通常、高解像度で高速な応答特性を持つ
単純マトリクスＳＴＮ（Super Twisted Nematic）液晶
パネルにおいて、一つの行電極に大きな選択パルスを１
フレームに１度だけ印加する従来の線順次駆動（Ｄｕｔ
ｙ駆動）を行うと、高速応答液晶の高速な立ち上がり及
び立ち下がり特性のためにフレームレスポンス現象が発
生し、印加された実効電圧のＯＮ／ＯＦＦ比通りに液晶
が応答しなくなる。

【０００３】このフレームレスポンス現象について簡単
に説明する。例えば、図８に示すように、ある画素につ
いて数フレームに渡って白表示（オン状態）を保持し、
その後の数フレームの期間、黒表示（オフ状態）とする
場合、応答性の低い液晶は、図８（ｃ）に示すように、
概ね実効電圧のＯＮ／ＯＦＦ比（図８（ａ）のＯＮ区間
とＯＦＦ区間との長さの比）に応じて応答する。これに
対して、応答性の高い液晶は、図８（ｂ）に示すよう
に、走査線に印加される選択パルスの立ち上がり及び立
ち下がりに対応して応答することとなり、ＯＮ区間にお
いても液晶の透過率が零となる期間が生じてしまう。こ
の結果、高速応答液晶では、各フレーム毎の走査線印加
パルスに応答してしまうフレームレスポンス現象によっ
て、光学的コントラストが低下してしまう。

【０００４】このため、高速かつ高解像度のＳＴＮ液晶
パネルにおいてその光学的コントラストを維持するため
には、フレームレスポンス現象が抑制されるよう液晶を
駆動することが重要となる。

【０００５】そこで、従来から、複数走査線同時選択駆
動法と言われ、１フレーム内に数多くの小さな選択パル
スを複数の走査行電極に同時に印加することで、フレー
ムレスポンス現象を抑制し、高解像度で高速なＳＴＮ液
晶パネルに高コントラストの表示を行わせることができ
る駆動法がある。

【０００６】このような駆動法では、図９に示すよう
に、ある画素について数フレームに渡って白表示（オン
状態）を保持し、その後の数フレームの期間、黒表示
（オフ状態）とする場合、ＯＮ区間の間は小さい選択パ
ルスが連続して走査線に印加されることとなるため、応
答性の高い液晶であっても、図９（ｂ）に示すように、
概ね実効電圧のＯＮ／ＯＦＦ比（図９（ａ）のＯＮ区間
とＯＦＦ区間との長さの比）に応じて応答する。この場
合、ＯＮ区間において、該当する画素の液晶の透過率が
零となる期間はなく、高速応答液晶でのフレームレスポ
ンス現象を抑制することができる。

【０００７】この複数走査線同時選択駆動法には、常に
全ての行電極を選択走査する全ライン選択駆動法と、行
電極をいくつかのブロックに分け３値の行電圧レベルに
より複数の行電極を選択する複数ライン選択駆動法があ
る。これらの駆動法はいずれも、直交関数を用いて表示
データを直交変換して列電極に加え、行電極には演算に
用いた直交関数のデータを印加することにより、変換し
た表示データを液晶パネル側で逆変換して表示するよう
にしたものである。このような駆動法の基本的なシステ
ムは、１９７９年にインドのラマン研究所のＮ．Ｖ．Ｍ
ａｄｈｕｓｕｄａｎａらによって提案されたものであ
る。

【０００８】以下、全ライン選択駆動法を例にとって実
際の演算処理について説明する。図１０は、全ライン選
択駆動により液晶表示を行う液晶表示装置の構成を示す
システムブロック図である。ここでは、１フレームに対
する表示データはサイズＮ×Ｍの２値データとし、ＯＮ
ドッドの表示データを（＋１）、ＯＦＦドッドの表示デ
ータを（−１）で表すこととする。

【０００９】図において、２００は全ライン選択駆動に
より駆動される液晶パネル２１０を有する液晶表示装置
で、この液晶パネル２１０は、図１１に示すように、相
互に平行なＭ本のセグメント電極９１と、該セグメント
電極と液晶層（図示せず）を介して対向する相互に平行
なＮ本のコモン電極９２とを有し、該両電極の交差部分
への電圧印加により液晶による画像表示が行われるよう
構成されている。

【００１０】また、上記液晶表示装置２００はフレーム
メモリ２０１と関数格納部２０２とを有し、該フレーム
メモリ２０１は、マトリクス状に配列された画素（Ｎ行
×Ｍ列）に対応した１フレーム分の表示データＩ（図１
２参照）を格納可能な構成となっている。ここで、フレ
ームメモリ２０１が必要なのは、通常表示データのアク
セスは、各画素のデータを１フレームの水平方向（行方
向）にスキャンして行われるのに対し、表示データの直
交変換処理は、各画素のデータを垂直方向（列方向）に
スキャンして行われるためである。

【００１１】上記関数格納部２０２には表示データの直
交変換に用いる直交関数行列が格納されている。上記直
交関数としては一般にＷａｌｓｈ関数がよく用いられ
る。このＷａｌｓｈ関数行列は各要素が＋１あるいは−
１の値をとる２^Sの大きさを持つ正規直交行列である。
この液晶表示装置２００は、全ライン選択により駆動さ
れるため、選択行電極数は表示データの行数と同じＮ本
である。この場合、上記直交変換処理には、Ｋ＝２^Sと
したときＮ≦Ｋを満足する最も小さいＫ行Ｋ列の大きさ
をもつＷａｌｓｈ関数行列（図１３（ａ）参照）から、
異なるＮ本の行ベクトルを取り出してなる直交関数行列
（図１３（ｂ）参照）を用いる。ここでは第１行目の行
ベクトルから第Ｎ行目の行ベクトルを順番に取り出して
いるが、ランダムにＮ本取り出してもよい。このように
して作られた直交関数行列の列ベクトルをＷ（１）〜Ｗ
（ｋ）とする。なお図１４は、Ｋ＝８とした時のＷａｌ
ｓｈ関数行列の具体的な数値配列を示している。

【００１２】またこの液晶表示装置２００は、Ｎ個のＸ
ＯＲゲートからなる、上記フレームメモリ２０１の出力
と関数格納部２０２の出力とを入力とするＸＯＲ回路２
０３を備えている。このＸＯＲ回路２０３は、フレーム
メモリ２０１に書き込まれた表示データの第ｊ列目の列
ベクトルＩｊ ＝［Ｉ_1j・・・Ｉ_Nj］と、関数格納部２
０２の第ｔ列目の列ベクトルＷ（ｔ）＝［Ｗ_1t・・・Ｗ
_Nt］とを各要素について比較し、一致の場合＋１、不一
致の場合−１として各要素について比較結果を出力する
ものである。

【００１３】このＸＯＲ回路２０３の出力には、該回路
２０３からの各要素についての比較結果の総和Ｇｊ
（ｔ）を求めるＳＵＭ回路２０４が接続され、この回路
２０４の出力には、Ｄ／Ａ変換器２０５が接続されてい
る。

【００１４】上記比較結果の総和Ｇｊ（ｔ）は下記の
（１）式により定義される。

【００１５】

【数１】

【００１６】そして上記液晶表示装置２００には、上記
Ｄ／Ａ変換器２０５の出力に基づいて上記液晶パネル２
１０の列電極（セグメント電極）９１を駆動するセグメ
ントドライバ２０７、及び上記関数格納部２０２からの
出力データに基づいて上記液晶パネル２１０の行電極
（コモン電極）９２を駆動するコモンドライバ２０６が
設けられている。

【００１７】次に動作について説明する。

【００１８】まず、フレームメモリ２０１に書き込まれ
たＮ×Ｍの表示データＩを列方向に読み出し、表示デー
タの第１列目の列ベクトルＩ1 ＝［Ｉ₁₁・・・Ｉ_N1］を
ＸＯＲ回路２０３に入力する。同時に、関数格納部２０
２から直交関数行列の第１列目の列ベクトルＷ（１）＝
［Ｗ₁₁・・・Ｗ_N1］を読み出し、該ＸＯＲ回路２０３に
入力する。このＸＯＲ回路２０３では、これを構成する
Ｎ個のＸＯＲゲートの各々で、上記列ベクトルＩ１の要
素と列ベクトルＷ（１）の要素とを比較する。上記ＸＯ
Ｒゲートは、比較の結果両要素の値が一致した場合＋１
を出力し、不一致である場合は−１を出力する。

【００１９】そして上記ＳＵＭ回路２０４はＸＯＲ回路
２０３で得られた、列ベクトルＩ１，Ｗ（１）について
のＮ個の乗算結果を加算し、下記の（２）式に示すデー
タ側信号Ｇ₁（１）を出力する。

【００２０】

【数２】

【００２１】この列ベクトルＷ（１）との乗算総和処理
を、表示データＩの第２列目の列ベクトルＩ２から第Ｍ
列目の列ベクトルＩM についても行いデータ側信号Ｇ₂
（１）〜Ｇ_M（１）を得て、これらを順次Ｄ／Ａ変換
し、関数格納部２０２の第１列目の列ベクトルＷ（１）
に対するデータ側信号としてセグメントドライバ２０７
に与える。

【００２２】上記データ側信号Ｇ₁（１）〜Ｇ_M（１）の
Ｄ／Ａ変換が全て終了したら、タイミングを合わせて走
査側ドライバ２０６からは関数格納部２０２の第１列目
の列データＷ₁₁〜Ｗ_N1を全コモン電極９２へ印加し、デ
ータ側ドライバ２０７からはアナログ値に変換したデー
タ側信号Ｇ₁（１）〜Ｇ_M（１）を全セグメント電極９１
に印加する。これにより１水平走査期間の演算処理が完
了する。

【００２３】以上の処理を関数格納部２０２の第２列目
の列ベクトルＷ（２）＝［Ｗ₁₂・・・Ｗ_N2］以降につい
ても同様に行い、関数格納部２０２の最終の列データで
ある第Ｋ列目の列ベクトルＷ（Ｋ）の処理を行って１フ
レーム分のシーケンスを終了する。これによりフレーム
メモリ２０１に格納された１フレーム分の表示データＩ
が液晶パネル２１０上に表示される。

【００２４】また、複数ライン選択駆動法についても基
本的なアルゴリズムは上述の全ライン選択駆動法と同じ
である。複数ライン駆動法では、図１５に示すように液
晶パネル２１０の行電極９２をいくつかのブロックＢに
分け、各ブロック毎に表示データの直交変換及びその逆
変換を行って、１フレーム分の表示データを液晶パネル
上に表示する。

【００２５】このような複数ライン選択駆動法により駆
動される液晶表示装置では、フレームメモリ２０１の容
量、ＸＯＲ回路２０３の規模は行選択本数（すなわちブ
ロック数の逆数）に依存する。またブロック毎に演算を
行う原理上コモンドライバ２０６は、演算処理の行われ
ていないブロックのコモン電極が駆動されないようにす
るため、３値選択ドライバとする必要がある。

【００２６】ところで、複数ライン選択駆動法では、直
交変換に用いる関数行列（図１６及び図１７参照）の取
り方によってデータの演算処理の方法が異なる。

【００２７】図１６及び図１７に示す関数行列は、いず
れも１フレーム分の表示データを図１５に示すように４
つのブロックＢに分けて行われる演算処理に対応するも
のであるが、図１６に示す、表示データ１フレーム分の
関数行列は、第１〜第４の各ブロックにおいて、１フレ
ーム期間に選択パルスとして走査線に印加される走査選
択駆動波形を分散させたもので、以下このような関数行
列を用いる複数ライン選択駆動法を分散型複数ライン選
択駆動法という。一方、図１７に示す、表示データ１フ
レーム分の関数行列は、第１〜第４の各ブロックにおい
て、１フレーム期間に選択パルスとして走査線に印加さ
れる走査選択駆動波形をまとめたもので、以下このよう
な関数行列を用いる複数ライン選択駆動法を非分散型複
数ライン選択駆動法という。

【００２８】一般的には分散型のものは非分散型のもの
に比べると、行電極に印加される走査線駆動波形が１フ
レーム期間内で均等に分散しているため、少ない行選択
本数でフレームレスポンス現象の抑制を図ることができ
る。また、演算の順序の関係上、分散型では１つのブロ
ックのフレーム期間Ｘ分（図１６参照）のメモリ容量が
必要であるのに対し、非分散型ではメモリ容量は、１ブ
ロックの、走査線駆動波形が存在する期間Ｙ分（図１７
参照）に相当する容量のみでよい。また、表示データの
直交変換のための演算に使用するＸＯＲゲートは、どち
らの場合も行選択本数の数だけ必要である。

【００２９】

【発明が解決しようとする課題】上述したように、複数
の行電極を同時に走査する複数ライン選択駆動法では、
高速，高解像度の単純マトリクスＳＴＮ液晶パネルにお
いて、従来一般的に行われてきた線順次駆動にくらべて
高い光学的コントラストを持った表示を得ることができ
る。

【００３０】しかしながら、表示データの直交変換を行
うためにはフレームメモリやＸＯＲゲートなどの演算処
理のための回路が必要になり、これにより消費電力が大
きく増加してしまう。また、フレームメモリ２０１の容
量は、非分散型の複数ライン選択駆動法を用いることで
ある程度低減できるが、大量の電力を消費するＸＯＲ
（排他的論理和）の演算処理については、従来の複数ラ
イン選択駆動法では分散型、非分散型に関わらず行選択
本数分だけのＸＯＲゲートが必要となってしまう。

【００３１】本発明は、上記のような問題点を解決する
ためになされたもので、複数走査線同時選択駆動法によ
りフレームレスポンス現象を抑制することができ、しか
も複数走査線同時選択駆動のための表示データの直交変
換演算処理を削減することができ、これにより演算回路
での消費電力を抑えつつ、高解像度で高速なＳＴＮ液晶
パネルに高コントラストの表示を行わせることができる
液晶表示装置を得ることが本発明の目的である。

【００３２】

【課題を解決するための手段】そこで、本件発明者等
は、上記本発明の目的を達成すべく鋭意研究した結果、
直交変換行列として用いられるＷａｌｓｈ関数は、第ｉ
番目の列ベクトルと第（ｉ−１）番目の列ベクトルとの
間では、±１値を取る全要素のうち半数の要素について
はその値が変化していないものであることに着目し、Ｗ
ａｌｓｈ関数等の関数行列に基づく表示データの直交変
換のための演算処理を、その列ベクトルを順次選択して
行う際、各列ベクトルの要素に対する演算のうち、前回
の演算処理に用いた列ベクトルの要素と異なる要素につ
いての演算のみ行うようにすることにより、表示データ
の直交変換のための演算処理を効率よく行うことができ
る点を見出した。

【００３３】すなわち、この発明に係る液晶表示装置
は、相互に平行な複数のセグメント電極と、該セグメン
ト電極と液晶層を介して対向する相互に平行な複数のコ
モン電極とを有し、該両電極の交差部分への電圧印加に
より液晶による画像表示が行われる液晶パネルと、表示
画像１フレームの全領域に対応する表示データ，あるい
は該表示画像１フレームを垂直走査方向に複数に分割し
たブロックに対応する表示データを、列方向の相関関係
を持つ直交関数行列を用いて直交変換するデータ変換手
段と、該直交変換した変換表示データを全セグメント電
極に順次印加するとともに、該表示画像１フレームの全
領域あるいは分割したブロックに対応する全コモン電極
に、該直交変換に用いた直交関数行列の列データを選択
パルスとして順次印加して、該変換表示データを該液晶
パネル上で逆変換するデータ逆変換手段とを備えてい
る。ここで該データ変換手段は、該直交関数行列の列デ
ータを構成する各要素と、該表示データの、各セグメン
ト電極に対応する列表示データを構成する各要素とに対
する演算処理を、１水平同期期間毎に順次該直交関数行
列の列データを変えて行う演算処理回路を有している。
また該演算処理回路は、各水平同期期間では、その期間
の演算処理で用いる列データと、その１つ前の水平同期
期間での演算処理に用いた列データとの間で値が変化し
ている要素についてのみ、該列表示データの要素との演
算処理を行い、該両列データの間で値に変化のない要素
については、１つ前の水平同期期間での演算処理の結果
を用いるものである。このような構成により上記目的が
達成される。

【００３４】この発明において、上記データ変換手段及
びデータ逆変換手段は、表示画像１フレームを分割した
各ブロック毎に順次、上記表示データの直交変換及び逆
変換を行うよう構成されていることが好ましい。また上
記演算処理回路は、１つのブロックに対応する表示デー
タの直交変換のための演算処理がすべて終了してから、
次のブロックに対応する表示データの直交変換のための
演算処理を開始する回路構成となっていることが好まし
い。

【００３５】この発明において、上記演算処理回路は、
１つのブロックに対応する表示データを格納可能なメモ
リ容量を有するブロックメモリと、直交関数行列を格納
した関数格納部と、各ブロックに対応する表示データの
演算開始時ごとにブロック同期信号を発生するブロック
同期信号発生部とを備えていることが好ましい。また上
記演算処理回路は、直交関数行列の列方向の相関関係に
関する行列情報を有し、該ブロックメモリ及び該関数格
納部に、前記ブロック同期信号，水平同期信号，及びク
ロック信号に基づいてデータ出力アドレスを与え、該ブ
ロックメモリ及び該関数格納部から必要なデータを出力
させるメモリアドレス変換部を備えていることが好まし
い。さらに上記演算処理回路は、該ブロックメモリから
の表示データと、該関数格納部からの直交関数行列の列
データとの演算処理により、該ブロックメモリに格納さ
れた表示データの直交変換を行う演算処理部を備えてい
ることが好ましい。

【００３６】この発明において、上記データ逆変換手段
は、前記演算処理部により直交変換された変換表示デー
タを前記セグメント電極に印加するセグメントドライバ
と、該直交変換に用いた直交関数行列の列データを前記
コモン電極に印加するコモンドライバとを備えているこ
とが好ましい。これらのセグメントドライバとコモンド
ライバは、ブロックが切り替わった直後の水平同期期間
には液晶パネルが非表示状態となるよう表示制御手段に
より上記水平同期信号とブロック同期信号に基づいて制
御されるようになっていることが好ましい。

【００３７】この発明において、上記関数格納部は、水
平同期期間毎に出力される列データの要素の１／２個に
ついては、その直前の水平同期期間に出力された列デー
タの要素からその値が変化しないような列方向の相関関
係を持つ直交関数行列を格納したものであることが好ま
しい。

【００３８】この発明において、上記演算処理部は、前
記ブロックメモリから読み出された表示データと、前記
関数格納部から読み出された直交関数行列の列データと
を各要素毎に乗じる、前記ブロックの行数に対応するコ
モン電極数の半分の個数の乗算器からなる乗算部と、該
各乗算器の演算結果を足し合わせる加算部とを備えてい
ることが好ましい。また上記演算処理部は、ブロック同
期信号と水平同期信号によって制御され、該加算部での
加算結果を２倍あるいは等倍にする２倍化回路と、各水
平同期期間内に該２倍化回路から出力される各セグメン
ト電極に対応する出力結果と、その１つ前の水平同期期
間で得られセグメントドライバーに供給された各セグメ
ント電極に対応する変換表示データとを、各セグメント
電極別に加算し、これをセグメントドライバに出力する
ラインデータ演算部とを備えていることが好ましい。

【００３９】この発明において、上記メモリアドレス変
換部は、前記ブロックメモリ及び前記関数格納部から最
初に読み出される列表示データ及び列データについて
は、その全要素を２水平同期期間にわたって２回に分け
て出力させるものであることが好ましい。

【００４０】この発明において、上記ラインデータ演算
部は、各水平同期期間内で得られ前記セグメントドライ
バに供給される、全セグメント電極に対応する個数の変
換表示データを格納するメモリと、該メモリに格納され
た変換表示データと、次の１水平同期期間に得られる前
記２倍化回路の、全セグメント電極に対応する個数の出
力結果とを各セグメント電極別に加算するための加算器
を備えていることが好ましい。該加算器の出力はセグメ
ントドライバに出力されるとともに、加算処理の終わっ
た該メモリに書き込まれる。

【００４１】この発明において、上記表示制御手段は、
各ブロックの最初の水平同期期間には、液晶パネルが非
表示状態となり、２つ目以降の水平同期期間には、液晶
パネルが表示状態となるよう、前記セグメントドライバ
と前記コモンドライバを制御するものであることが好ま
しい。

【００４２】この発明において、上記演算処理回路は、
表示画像１フレームの表示データサイズをＮ×Ｍ、各ブ
ロックに対応するコモン電極数をｎ、直交変換に用いる
直交関数行列の大きさをｎ×ｍとしたとき、１フレーム
内の表示データと直交関数行列の積和演算の回数を、
（ｎ／２）×Ｍ×（ｍ＋１）×（Ｎ／ｎ）＝Ｎ×Ｍ×
（ｍ＋１）／２のように単純に全ての表示データを演算
した場合の演算回数（Ｎ×Ｍ×ｍ）と比較しておよそ１
／２にする演算回路であることが好ましい。

【００４３】

【作用】この発明においては、直交関数行列を用いて表
示データを直交変換し、該直交変換した変換表示データ
を全セグメント電極に順次印加するとともに、コモン電
極に、該直交変換に用いた直交関数行列の列データを選
択パルスとして順次印加して、該変換表示データを該液
晶パネル上で逆変換するようにしているから、複数走査
線同時選択駆動法によりフレームレスポンス現象を抑制
することができる。

【００４４】また、該直交関数行列の列データを構成す
る各要素と、該表示データの、各セグメント電極に対応
する列表示データを構成する各要素とに対する演算処理
を、１水平同期期間毎に順次該直交関数行列の列データ
を変えて行う。この際、各水平同期期間では、その期間
の演算処理で用いる列データと、その１つ前の水平同期
期間での演算処理に用いた列データとの間で値が変化し
ている要素についてのみ、該列表示データの要素との演
算処理を行い、該両列データの間で値に変化のない要素
については、１つ前の水平同期期間での演算処理の結果
を用いる。このため、複数走査線同時選択駆動のための
表示データの直交変換演算処理を削減することができ
る。

【００４５】これにより演算回路での消費電力を抑えつ
つ、高解像度で高速なＳＴＮ液晶パネルに高コントラス
トの表示を行わせることができる。

【００４６】この発明においては、水平同期信号とブロ
ック同期信号に基づいて、ブロックが切り替わった直後
の水平同期期間には、液晶パネルが非表示状態となるよ
う、セグメントドライバとコモンドライバを制御するの
で、ブロックが切り替わった直後の水平同期期間におい
て、完全な直交変換処理がなされていない表示データが
液晶パネル上に表示されるのを回避することができる。

【００４７】この発明においては、直交関数行列とし
て、水平同期期間毎に出力される列データの要素の１／
２個については、その直前の水平同期期間に出力された
列データの要素からその値が変化しないような列方向の
相関関係を持つものを用いるので、１フレーム内の表示
データと直交関数行列の積和演算の回数を、単純に全て
の表示データを演算した場合の演算回数と比較しておよ
そ１／２にすることができる。

【００４８】この発明においては、ブロックメモリ及び
関数格納部から最初に読み出される列表示データ及び列
データについては、その全要素を２水平同期期間にわた
って２回に分けて出力させるようにしたので、隣接する
列データの間で値に変化のない要素については演算処理
を行わないよう構成した演算回路により、最初に読み出
される列表示データ及び列データについても演算処理を
行うことができる。

【００４９】

【実施例】

（実施例１）図１は本発明の一実施例による液晶表示装
置を説明するためのブロック図である。図において、１
００は単純マトリクス型ＳＴＮ液晶パネル９を有し、非
分散型の複数ライン選択駆動法によりこの液晶パネル９
が駆動される本実施例の液晶表示装置である。

【００５０】この液晶パネル９は、従来の液晶表示装置
２００と同様、相互に平行なＭ本のセグメント電極９１
と、該セグメント電極９１と液晶層（図示せず）を介し
て対向する相互に平行なＮ本のコモン電極９２とを有
し、該両電極の交差部分への電圧印加により液晶による
画像表示が行われるよう構成されている（図１１参
照）。

【００５１】また上記液晶表示装置１００は、該表示画
像１フレームを垂直走査方向に複数に分割したブロック
（図１５参照）に対応する表示データを、列方向の相関
関係を持つ直交関数行列を用いて直交変換するデータ変
換手段１０１と、該直交変換した変換表示データを全セ
グメント電極９１に順次印加するとともに、該分割した
ブロックに対応するコモン電極９２に、該直交変換に用
いた直交関数行列の列データを選択パルスとして順次印
加して、該変換表示データを該液晶パネル９上で逆変換
するデータ逆変換手段１０２とを備えている。

【００５２】上記データ変換手段１０１は、該直交関数
行列の列データを構成する各要素と、該表示データの、
各セグメント電極に対応する列表示データを構成する各
要素とに対する演算処理を、１水平同期期間毎に順次該
直交関数行列の列データを変えて行う演算処理回路から
構成されている。

【００５３】該演算処理回路（データ変換手段）１０１
は、上記１つのブロックに対応する表示データを格納可
能なメモリ容量を有するブロックメモリ１と、上記直交
関数行列を格納した関数格納部２と、上記各ブロックに
対応する表示データの演算開始時ごとにブロック同期信
号Ｂｓを発生するブロック同期信号発生部４とを有して
いる。

【００５４】また上記演算処理回路１０１は、直交関数
行列の列方向の相関関係に関する行列情報を有し、該ブ
ロックメモリ１及び該関数格納部２に、上記ブロック同
期信号Ｂｓ，水平同期信号Ｈｓ，及びクロック信号Ｃに
基づいてデータ出力アドレスＤｓを与え、該ブロックメ
モリ１及び該関数格納部２から必要なデータを出力させ
るメモリアドレス変換部３と、該ブロックメモリ１から
の表示データと、該関数格納部２からの直交関数行列の
列データとの演算処理により、該ブロックメモリ１に格
納された表示データの直交変換を行う演算処理部５とを
備えている。

【００５５】そして、上記演算処理回路１０１は、各水
平同期期間では、その期間の演算処理で用いる列データ
と、その１つ前の水平同期期間での演算処理に用いた列
データとの間で値が変化している要素についてのみ、該
列表示データの要素との演算処理を行い、該両列データ
の間で値に変化のない要素については、１つ前の水平同
期期間での演算処理の結果を用いるよう構成されてい
る。

【００５６】上記データ逆変換手段１０２は、演算処理
部５により直交変換された変換表示データをセグメント
電極９１に印加するセグメントドライバ６と、該直交変
換に用いた直交関数行列の列データをコモン電極９２に
印加するコモンドライバ７と、水平同期信号Ｈｓとブロ
ック同期信号Ｂｓに基づいて、ブロックが切り替わった
直後の水平同期期間には、液晶パネル９が非表示状態と
なるよう、セグメントドライバ６とコモンドライバ７を
制御する表示期間制御信号発生部（表示制御手段）８と
を備えている。

【００５７】本実施例では、表示画像１フレームに対応
する表示データは、液晶パネル９上でのＯＮドットには
（＋１）、ＯＦＦドットには（−１）対応させた２値デ
ータから構成され、Ｎ行Ｍ列のデータサイズを有してい
る。また行選択本数をｎ本とし、表示画像１フレームに
対応する表示データを（Ｎ／ｎ）個のブロックに分割し
ている。また、関数格納部２に格納する直交関数行列に
は＋１あるいは−１の値をとるＷａｌｓｈ関数列を用い
ている。

【００５８】以下、本実施例の液晶表示装置の各部の構
成について詳述する。

【００５９】まず、データ変換手段１０１を構成するブ
ロックメモリ１，関数格納部２，アドレス変換部３，ブ
ロック同期信号発生器４，及び演算処理部５について順
に説明する。

【００６０】該ブロックメモリ１は、各ブロックに対応
するｎ行Ｍ列の表示データを格納するメモリ容量を有
し、行方向のスキャンにより格納された外部からの表示
データが、アドレス変換部３からのデータ出力アドレス
Ｄｓに従ってクロック信号Ｃ毎に、列方向に読み出され
るようになっている。

【００６１】ここではこのブロックメモリ１として、例
えば図２に示すようなＭワードｎビット構成のＲＡＭ１
１と、そのｎビットの出力に接続された列レジスタ１２
との組が２組設けられている。ＲＡＭ１１と列レジスタ
１２が２組必要なのは、外部からブロックメモリ１に書
き込んでいるデータによって読み出すべきデータが破壊
されないようにするためであり、メモリを２組使用する
ことにより、一方が読み出し期間のときには他方を書き
込み期間とするダブルバッファリングを行って、データ
の破壊を回避することができる。

【００６２】上記ＲＡＭ１１はリード状態になったとき
にクロック信号Ｃにしたがってｎビットのデータを順次
列方向に読み出す。後述する表示データの演算処理で
は、１水平同期期間の間にクロック信号Ｃ毎にＭ回デー
タを読み出し、列レジスタ１２に出力する。そしてこの
読み出し動作を１水平同期期間毎に１ブロック同期期間
（１フレーム期間／ブロック数）に渡って繰り返す。

【００６３】上記列レジスタ１２は、複数のｎ／２ビッ
ト入出力の３ステートバッファ１２１と、該各バッファ
１２１のセレクト状態及び非セレクト状態を制御するデ
コーダ１２２とから構成され、３ステートバッファ１２
１のそれぞれのｎ／２ビット出力は、１つのｎ／２ビッ
ト出力線１２ａに共通接続されている。３ステートバッ
ファ１２１はセレクト状態になったときは入力をバッフ
ァリングして出力し、非セレクト状態の時には出力をハ
イインピーダンスにし、その出力に接続されている他の
バッファ１２１の出力に影響を与えないようにする。

【００６４】上記３ステートバッファ１２１は、上記表
示データの直交変換に用いるＷａｌｓｈ関数行列の列方
向における、数値（１）及び（−１）の配列パターンの
数に相当する個数だけあればよい。

【００６５】また各３ステートバッファ１２１の入力に
は、ＲＡＭ１１出力側のｎ個のデータ信号線のうち、そ
のバッファにより選択されるべきｎ／２個のデータ信号
線が接続されている。従って、アドレス変換ＲＯＭ３の
指し示すデータ出力アドレス信号Ｄｓに従ってデコーダ
１２２がただ１つの３ステートバッファ１２１をセレク
ト状態とすることで、上記ＲＡＭ１１のｎ個の出力から
必要なデータｎ／２個が出力される。この時、他のバッ
ファ１２１の出力はハイインピーダンス状態とされる。
このようにして実際に演算に使用するｎ／２個のデータ
が演算処理部５に与えられる。なお、上記バッファ１２
１の具体的な個数、及び該バッファの入力とＲＡＭの出
力との具体的な接続関係は、次の関数格納部の説明にお
いて示す。

【００６６】次に関数格納部２について説明する。この
関数格納部２は、図３に示すように関数ＲＯＭ２１と列
レジスタ２２とから構成され、該関数ＲＯＭ２１には直
交関数行列列（Ｗａｌｓｈ関数行列）が格納されてい
る。上記関数ＲＯＭ２１は、水平同期信号Ｈｓに同期し
て、上記Ｗａｌｓｈ関数行列の第１列目から順に列ベク
トルデータを列レジスタ２２に出力するよう構成されて
いる。この関数ＲＯＭ２１は（ｋ＋１）ワードｎビット
の容量を持つＲＯＭにより簡単に構成できる（ｋの大き
さについては後述する）。

【００６７】上記列レジスタ２２は、関数ＲＯＭ２１か
ら読み出される直交関数の１列分のｎ個の要素のうち、
積和演算に必要なｎ／２個だけをアドレス変換部３の指
し示すデータ出力アドレスＤｓに従って演算処理部５に
出力するものである。これは、上記ブロックメモリ１を
構成する列レジスタ１２と同様に、Ｗａｌｓｈ関数列の
列方向における（１）及び（−１）の配列パターンの数
に相当する個数のｎ／２入出力３ステートバッファ２２
１と、該各バッファ２２１のセレクト状態及び非セレク
ト状態を制御するデコーダ２２２とから構成されてい
る。また該各３ステートバッファ２２１のｎ／２出力は
１つのｎ／２ビット出力線２２ａに共通接続されてい
る。

【００６８】ここで、上記ブロックメモリ１及び関数格
納部２の各レジスタ１２，２２で必要となるバッファの
数について簡単に説明する。但し、説明の都合上、上記
Ｗａｌｓｈ関数行列が図１４に示すようにｎ＝８に対応
するものであるとし、上記各レジスタ１２，２２ではそ
れぞれ５つのバッファが必要となることを示す。なおこ
の場合、ｎ／２入力バッファは４入力バッファであり、
関数ＲＯＭは８ワード８ビット構成である。

【００６９】例えば上記関数格納部２では、このＷａｌ
ｓｈ関数行列から、各列ベクトルの要素を取り出す時、
その前列の列ベクトルの要素とは異なる要素のみ取り出
す構成を実現すればよい訳である。そこで、このＷａｌ
ｓｈ関数行列の第２列目，第４列目，第６列目，及び第
８列目の列ベクトルについて着目すると、それぞれその
前列の列ベクトルの要素から変化があるものは、全て上
から２，４，６，８番目の要素のみである。このため、
まず、第１のバッファとして、その４つの入力がそれぞ
れ関数ＲＯＭ２１の８ビット出力線の２，４，６，８番
目のものに接続されたものが必要となる。

【００７０】また、第３列目，及び第７列目の列ベクト
ルについて着目すると、それぞれその前列のものと比べ
て変化のある要素は、全て上から２，３，６，７番目の
要素のみである。このため、第２のバッファとして、そ
の４つの入力がそれぞれ関数ＲＯＭ２１の８ビット出力
線の２，３，６，７番目のものに接続されたものが必要
となる。

【００７１】また、第５列目の列ベクトルについて着目
すると、その前列のものと比べて変化のある要素は、上
から２，３，５，８番目の要素のみである。このため、
第３のバッファとして、その４つの入力がそれぞれ関数
ＲＯＭ２１の８ビット出力線の２，３，５，８番目のも
のに接続されたものが必要となる。

【００７２】さらに、第１列目の列ベクトルについて
は、その比較の対象となる前列の列ベクトルがないた
め、全ての要素を取り出すことになる。このため、第４
のバッファとして、その４つの入力がそれぞれ関数ＲＯ
Ｍ２１の８ビット出力線の１，２，３，４番目のものに
接続されたもの、第５のバッファとしてその４つの入力
がそれぞれ関数ＲＯＭ２１の８ビット出力線の５，６，
７，８番目のものに接続されたものが必要となる。

【００７３】なお、ブロックメモリ１におけるバッファ
の入力とＲＡＭの出力との接続関係、及び必要なバッフ
ァの個数は、関数格納部２のものと同一であるので、ブ
ロックメモリ１の列レジスタ１２においても必要となる
バッファは５つである。

【００７４】さらに、直交変換に用いる関数行列を関数
格納部に格納する方法について簡単に説明する。元デー
タとしてはＷａｌｓｈ関数を用いる。もともとのＷａｌ
ｓｈ関数行列は２^Sの大きさを持つ正規直交行列であ
る。従って、選択行電極数がｎ本の場合には、ｋ＝２^S
としたときｎ≦ｋを満足する最も小さいｋ行ｋ列の大き
さをもつＷａｌｓｈ関数行列から、異なるｎ本の行ベク
トルを取り出しｎ行ｋ列の行列を得る。例えば、ｎ＝１
００の場合にはｓ＝７、ｋ＝１２８ということになる。

【００７５】このｎ行ｋ列の行列データをそれぞれ１列
づつ右隣の列にシフトして作成してｎ行（ｋ＋ｌ）列の
行列データを作成し、これを格納行列として関数ＲＯＭ
２１に格納する。この格納行列の第１列目の列データは
第２列目の列データと同じである。あらかじめこのよう
に列ベクトルデータを加工しておくのは、本来の直交関
数行列の第１列目に対する演算を２水平同期期間にわた
って行うための処置である。

【００７６】なお、関数ＲＯＭ２１に格納する行列はＷ
ａｌｓｈ関数から作成されたものに限定されるものでは
ない。すなわち、元となる直交関数行列は、第２列目以
降の第ｉ列目のｎ個の要素のうちの幾つかが第（ｉ−
１）列目の要素から変化しないような列方向の相関関係
を持つものであれば、格納行列の元データとすることが
できる。また、関数ＲＯＭへ行列を格納する仕方は、上
述したものに限らず他の方法でもよく、格納の仕方を変
えた場合は、アドレス指示の方法を変更する必要があ
る。

【００７７】次に上記アドレス変換部３及びブロック同
期信号発生部４について説明する。該アドレス変換部３
は例えば図４のようにアドレスカウウター３１とアドレ
ステーブルＲＯＭ３２とから構成されている。該アドレ
スカウンター３１はブロック同期信号Ｂｓによりカウン
ト動作を開始し水平同期信号Ｈｓに従ってカウントアッ
プを行い、その出力信号をアドレステーブルＲＯＭ３２
のアドレス信号Ｄａとして与える。アドレステーブルＲ
ＯＭ３２は、与えられたアドレス信号Ｄａの指し示す番
地に格納されているデータを、その水平同期期間の間、
ブロックメモリ１及び関数格納部２の列レジスタ１２，
２２のアドレスデコーダ１２２，２２２にデータ出力ア
ドレス信号Ｄｓとして与える。

【００７８】この時、データ出力アドレスＤｓは、２以
上のｔに対して関数ＲＯＭ２１に格納されている第ｔ列
目の列ベクトルＷ（ｔ）に着目した場合、第（ｔ−１）
列と要素毎に比較して変化している要素のみがデコーダ
によって選択されるよう設定する。またブロックメモリ
１においても、このようにして設定したデータ出力アド
レスＤｓに基づいて、ＲＡＭ１１からの列表示データの
要素が選択され、Ｍ個の列表示データの各々に対して、
関数ＲＯＭから出力された列データと実際に演算を行う
要素を出力させる。この時出力される要素は、列表示デ
ータの要素ｎ個のうちの半数のｎ／２個である。

【００７９】ただし、関数ＲＯＭ２１に格納されている
第１列目の列ベクトルについては以下のような処理を行
う。これは、関数ＲＯＭに格納されている第１列目の列
ベクトルを使った演算は、ブロックの切り替わりによっ
てブロックメモリの内容が変化しているために直前の演
算に用いた関数ＲＯＭの列ベクトルとの相関関係が演算
に利用できなくなり、結果としてこの列ベクトルのｎ個
の要素がすべてについてブロックメモリ内の表示データ
の列ベクトルに対して演算を行う必要が生じるためであ
る。

【００８０】そこで、関数ＲＯＭに格納されている第１
列目の列ベクトルのみ２水平同期期間にわたって本来の
行選択本数ｎ個の列データを２回に分けて１水平同期期
間ごとにｎ／２個ずつを出力させ、ブロックメモリの表
示データと演算を行わせる。つまり、第１列目の演算の
み２水平同期期間かけて演算を行わせることになる。ブ
ロックメモリについてもこれに対応するデータを出力す
る。

【００８１】このようにして関数ＲＯＭとブロックメモ
リから１ブロック同期期間のどの水平同期期間でも常に
行選択本数の半数のデータを演算処理部に出力させるよ
うに上記データ出力アドレスを設定する。

【００８２】また、上記ブロック同期信号発生部４は、
本実施例では例えば水平同期信号Ｈｓをクロックとしフ
レーム垂直同期信号Ｆにより動作を開始するｎ進カウン
タにより構成されており、これは、各ブロックの演算開
始に同期したブロック同期信号Ｂｓを作成して、アドレ
ス変換部３，演算処理部５，及び表示期間制御信号発生
部８に与えるものである。

【００８３】次に演算処理部５について説明する。該演
算処理部５は、図５に示すように、ブロックメモリ１か
ら出力されるデータ列と、関数格納部２から出力される
データ列との乗算処理を行う乗算部５１、その乗算結果
を加算する加算部５２、該加算部５２の出力を２倍ある
いは等倍する２倍化回路５３、及び該２倍化回路５３の
出力に順次所定の演算処理を施すライン演算部５４から
なる。この演算処理部５では、ブロックメモリ１及び関
数格納部２から出力されたそれぞれのｎ／２個のデータ
をもとに表示データの直交変換が行われる。

【００８４】上記乗算部５１は、本実施例の場合、表示
データが±１の２値データであるのでｎ／２個のＸＯＲ
（排他的論理和）ゲートにより構成している。この乗算
部５１においては、ブロックメモリ１から出力された列
ベクトルのｎ／２個の要素と、関数格納部２から出力さ
れた列ベクトルのｎ／２個の要素とが各要素別にそれぞ
れのＸＯＲゲートにより乗算される。各ＸＯＲゲート
は、ブロックメモリ１からのデータと関数ＲＯＭ２から
のデータとが、一致している場合（−１）を不一致の場
合は（＋１）を出力し、加算部５２に与える。

【００８５】上記加算部５２は、乗算部５１で得られた
計ｎ／２個の乗算結果を足し合わせ、その加算結果を２
倍化回路５３に出力する。本実施例ではデータは全て
（＋１）と（−１）の２値であるので、加算部５２はｎ
／２ビットの全加算器により構成されており、その（ｎ
／２＋１）ビットの加算結果を２倍化回路５３へ出力す
る。

【００８６】上記２倍化回路５３は図６に示すように、
加算部５２で得られた結果を、ブロックが切り替わった
後の３番目以降の水平同期期間には、加算部の結果を２
倍し、ブロックが切り替わった後の第１番目，第２番目
の水平同期期間（もともとの直交関数行列の第１列目に
対する演算時）には等倍するものである。これは、加算
部５２の出力を１ビット上位へシフトするビットシフト
回路５３１と、該ビットシフト回路５３１の出力と、加
算部５２の出力とを選択するデータセレクタ５３２とか
ら構成され、クロックごとに得られる、１水平同期期間
あたりＭ個（セグメント電極数）の出力結果をラインデ
ータ演算部５４に出力するようになっている。

【００８７】上記ビットシフト回路５３１は、出力側の
最下位ビットを−１を規定する電位に固定し、その他の
出力ビットを入力ビットに対して１ビット上位にシフト
する関係で入力と出力を接続して構成されている。ビッ
トシフト回路５３１の出力は２入力１出力のデータセレ
クタ５３２の一方の入力Ａに接続され、データセレクタ
５３２のもう一方の入力Ｂは、加算部５２の出力に接続
されている。

【００８８】上記データセレクタ５３２は、ブロック同
期信号Ｂｓ及び水平同期信号Ｈｓに基づいて、ブロック
が切り替わった後の最初の水平同期期間とその次の水平
同期期間の間は入力Ｂ（スルー出力）を選択し、３番目
以降の水平同期期間には入力Ａ（２倍出力）を選択する
よう構成されている。

【００８９】この演算処理部５において、加算部の結果
を２倍してから直前の水平同期期間の最終演算結果と足
し合わせるのは以下の理由による。

【００９０】関数ＲＯＭの直交関数行列の各要素が＋
１、−１の値をとるとする。関数ＲＯＭに格納されてい
る直交関数行列は第２列目以降の第ｉ列目の列ベクトル
を（ｉ−１）列目の列ベクトルと要素毎に比較した場
合、ｎ個の要素のうちｎ／２個が等しくなる相関関係を
持っており、変化したｎ／２個の要素が演算処理部５に
出力される。いま第ｉ列目の要素ｎ個がすべて演算処理
部５に出力されたと仮定すると、このときある要素の値
が＋１であればその直前の水平同期期間には−１の要素
が出力されているはずである。この＋１の要素に対して
表示データ（列表示ベクトルの要素）の値がａであった
とすれば演算結果は＋ａになる。当然−１に対しては−
ａになり、その差は２ａとなる。すなわち、列関数ベク
トルの、変化のなかった要素に対する演算結果は直前の
水平同期期間と同じ演算結果をとるので、列関数ベクト
ルの、変化のあった要素に対する演算結果を２倍してこ
れに足せば、すべての要素に対して演算を行うのと同等
の結果が得られる。

【００９１】次に、ラインデータ演算部５４であるが、
これは、図７に示すようにセグメントドライバ６へ出力
したデータと同一のデータを格納するラインメモリ５４
２と、２倍化回路５３の出力データとラインメモリ５４
２の格納データとを加算する加算器５４１とから構成さ
れている。

【００９２】このラインデータ演算部５４では、各水平
同期期間内に得られる、各セグメント電極に対応するＭ
個の２倍化回路出力データと、その直前の水平同期期間
に得られた、各セグメント電極に対応する格納データと
を、加算器５４１で各セグメント電極別に加算し、これ
をセグメントドライバ６に出力する。この時、加算した
演算結果を新たな最終演算結果としてラインメモリ５４
２に格納し、次の水平同期期間での演算に利用する。ラ
インメモリ５４２は１ブロックの処理が終了した後クリ
アされる。

【００９３】なお、ｋ＝ｎ＝２³のＷａｌｓｈ関数行列
では、列ベクトルで比較した場合に、前述の隣接する列
ベクトル間での相関関係だけではなく、第１列目の列ベ
クトルと任意列の列ベクトルとを比較しても常にｎ個の
要素のうちｎ／２個が変化しないことに着目すると、ラ
インメモリ５４２に書き込むのは１ブロック内での最初
の２水平周期期間の２倍化回路の出力だけでよい。

【００９４】次に、データ逆変換手段１０２を構成する
表示期間制御信号発生部８，セグメントドライバ６，及
びコモンドライバ７について詳しく説明する。

【００９５】この表示期間制御信号発生部８は、ブロッ
ク同期信号発生部から供給されるブロック同期信号Ｂｓ
によって、液晶に印加する表示電圧を制御し、ブロック
が切り替わった後の最初の水平同期期間には液晶パネル
が非表示状態となり、それ以降の水平同期期間には液晶
パネルが表示状態となるよう、コモンドライバ７とセグ
メントドライバ６に表示期間制御信号Ｄｃを与えるもの
である。

【００９６】上記表示期間制御信号発生部８が設けられ
ているのは、ブロックが切り替わってから２水平同期期
間後以降に演算処理部５からセグメントドライバ６に送
られた最終的な演算結果は、直交変換された表示データ
そのものであるが、ブロックが切り替わった直後の水平
同期期間に演算処理部５からセグメントドライバ６に送
られた最終的な演算結果は、この限りではないからであ
る。

【００９７】この表示期間制御信号Ｄｃは、例えば１シ
ョットマルチバイブレータにより、ブロック同期信号Ｂ
ｓをスタートトリガパルスとし、最初の１水平同期期間
の間はＨｉレベルを保持し、それ以降はＬｏｗレベルに
なるように発生させればよい。

【００９８】上記セグメントドライバ６は表示期間制御
信号発生部８の制御信号Ｄｃに従って、演算処理部５で
直交変換を行った表示データを従来通り１水平同期期間
ごとにラッチをかけて液晶パネル９に印加するものであ
る。一般にこのとき行選択本数ｎの大きい場合には、演
算処理部５から送られてきた最終的な演算結果をＤ／Ａ
変換しセグメントドライバ６に与える。またｎの値が比
較的小さい場合にはセグメントドライバ６として、複数
のレベルの信号を出力できるマルチレベルのドライバを
用いる。

【００９９】上記コモンドライバ７も、セグメントドラ
イバ６と同様に表示期間制御信号発生部８の制御信号Ｄ
ｃに従って、関数格納部２から送られてきた直交関数の
列ベクトルに対応する信号をセグメントドライバ６の出
力とタイミングを合わせて液晶パネル９に印加するもの
である。本実施例では、制御信号ＤｃがＨｉレベルの
時、液晶パネル９は非表示状態となり、制御信号Ｄｃが
Ｌｏｗレベルのとき、液晶パネル９は表示状態となる。

【０１００】次に動作について説明する。

【０１０１】なお、本実施例の液晶表示装置は、実際に
は図１７に示すような関数行列を用いた非分散型複数ラ
イン選択駆動法により駆動されるものであるが、以下で
は、データの演算処理の説明を具体的かつ簡単にするた
め、表示画像１フレームを垂直走査方向に分割したブロ
ックは、これに対応する表示データのサイズが４行４列
であるものとする。

【０１０２】図１８（ａ）はこのブロックに対応する表
示画面の各画素での表示状態を示し、図１８（ｂ）は、
上記各画素に対応する表示データを、黒表示のデータを
Ｉ_ij＝１、白表示のデータをＩ_ij＝−１として示してい
る。また図１９は、このブロックの表示データを直交変
換するための４行４列のＷａｌｓｈ関数行列を説明する
ための図であり、図１９（ａ）はこの関数行列の要素の
配列、図１９（ｂ）は具体的な数値の配列を示してい
る。また図２０（ａ），（ｂ）は、上記４行４列のＷａ
ｌｓｈ関数行列を右隣へシフトして関数ＲＯＭ２１に格
納した格納行列の要素の配列，及び該格納行列の具体的
な数値配列を示している。

【０１０３】以下、１フレーム分の表示データが演算処
理され、液晶パネル上に表示されるまでの動作について
説明する。

【０１０４】例えば、１つのフレームの最終ブロックに
対する表示データの演算処理が終わると、ブロック同期
信号発生部４からは、フレーム垂直同期信号Ｆ及び水平
同期信号Ｈｓに基づいてブロック同期信号Ｂｓがアドレ
ス変換部３及び表示期間制御信号発生部８に出力され、
次のフレームの第１番目のブロックに対する表示データ
の演算処理が開始される。この時、ブロックメモリ１に
は、すでに上記第１番目のブロックに対応する表示デー
タＩが書き込まれている（図１８（ａ），（ｂ）参
照）。

【０１０５】上記アドレス変換部３では、上記ブロック
同期信号Ｂｓを受けると、その後水平同期信号Ｈｓが入
力される度に、ブロックメモリ１及び関数格納部２にデ
ータ出力アドレスＤｓを出力する。

【０１０６】〔ブロックの切り替わり後の最初の水平
同期期間における動作〕 上記関数格納部２では、ブロックの切り替わり後の最初
の水平同期期間には関数ＲＯＭ２１から第１列目の列ベ
クトルＷ′（１）が読み出される。そしてこの第１列目
の列ベクトルＷ′（１）がコモンドライバ７に出力され
るとともに、上記データ出力アドレスＤｓにより選択さ
れた列レジスタ２２の所定のバッファ２２１により、上
記第１列目の列ベクトルＷ′（１）の要素Ｗ₁₁，Ｗ₂₁が
選択されて演算処理部５に出力される。

【０１０７】一方、ブロックメモリ１では、上記最初の
水平同期期間にはＲＡＭ１１にクロック信号Ｃが入力さ
れる度に、表示データＩの第１列目〜第４列目の表示列
ベクトルＩ１〜Ｉ４が順次読み出される。この水平同期
期間には、列レジスタ１２では、上記列レジスタ２２と
同様に、データ出力アドレスＤｓによりバッファ１２１
が選択される。従って、表示列ベクトルＩ１の要素
Ｉ₁₁，Ｉ₂₁、表示列ベクトルＩ２の要素Ｉ₁₂，Ｉ₂₂、表
示列ベクトルＩ３の要素Ｉ₁₃，Ｉ₂₃、表示列ベクトルＩ
４の要素Ｉ₁₄，Ｉ₂₄が、クロック信号に同期して演算処
理部５に出力される。

【０１０８】上記演算処理部５では、まず上記最初の水
平同期期間の最初のクロック期間の間に、上記関数列ベ
クトルＷ′（１）と表示列ベクトルＩ１とについて各要
素毎の乗算が乗算部５１により行われ、その乗算結果
（Ｉ₁₁・Ｗ₁₁）、（Ｉ₂₁・Ｗ₂₁）が加算部５２に出力さ
れる。加算部５２ではこれらを加算しその加算結果（Ｉ
₁₁・Ｗ₁₁＋Ｉ₂₁・Ｗ₂₁）を２倍化回路５３に出力する。
２倍化回路５３では、この加算結果が最初の水平同期期
間のものであるため、これをそのままライン演算部５４
に出力する。ライン演算部５４では、その加算結果をセ
グメントドライバ６へそのまま出力するとともに、ライ
ンメモリ５４２の第１の格納部に格納する。この演算処
理部５では、上記最初の水平同期期間の第２〜第４のク
ロック期間においても上記と同様の処理が行われ、関数
列ベクトルＷ′（１）と表示列ベクトルＩ２〜Ｉ４との
演算結果、つまり（Ｉ₁₂・Ｗ₁₁＋Ｉ₂₂・Ｗ₂₁）、（Ｉ₁₃
・Ｗ₁₁＋Ｉ₂₃・Ｗ₂₁）、（Ｉ₁₄・Ｗ₁₁＋Ｉ₂₄・Ｗ₂₁）が
セグメントドライバ６へ出力されるとともに、それぞれ
の演算結果がラインメモリ５４２の第２〜第４の格納部
に格納される。

【０１０９】またこの最初の水平同期期間には、セグメ
ントドライバ６及びコモンドライバ７は、上記セグメン
トドライバ６に供給される直交変換データが完全な演算
処理が施されたものでないため、表示期間制御信号発生
部８の制御信号Ｄｃにより、液晶パネル９上での表示が
行われないよう制御される。

【０１１０】〔ブロックの切り替わり後の２つ目の水
平同期期間における動作〕 上記関数格納部２では、関数ＲＯＭ２１から第２列目の
列ベクトルＷ′（２）が読み出される。そしてこの第２
列目の列ベクトルＷ′（２）がコモンドライバ７に出力
されるとともに、該列ベクトルＷ′（２）の要素Ｗ₃₁，
Ｗ₄₁が、上記データ出力アドレスＤｓにより選択された
列レジスタ２２の所定のバッファ２２１により選択され
て演算処理部５に出力される。

【０１１１】一方、ブロックメモリ１においても、上記
２つ目の水平同期期間には、ＲＡＭ１から読み出された
表示列ベクトルＩ１〜Ｉ４については、最初の水平同期
期間とは異なり、以下の要素が選択される。表示列ベク
トルＩ１については要素Ｉ₃₁,I₄₁、表示列ベクトルＩ２
については要素Ｉ₃₂，Ｉ₄₂、表示列ベクトルＩ３につい
ては要素Ｉ₃₃，Ｉ₄₃、表示列ベクトルＩ４については要
素Ｉ₃₄，Ｉ₄₄が選択され、クロック信号に同期して演算
処理部５に出力される。

【０１１２】上記演算処理部５では、まず上記最初の水
平同期期間における動作と全く同様の動作が行われ、そ
のライン演算部５４では、関数列ベクトルＷ′（２）と
表示列ベクトルＩ１〜Ｉ４との演算結果、つまり（Ｉ₃₁
・Ｗ₃₁＋Ｉ₄₁・Ｗ₄₁），（Ｉ₃₂・Ｗ₃₁＋Ｉ₄₂・Ｗ₄₁），
（Ｉ₃₃・Ｗ₃₁＋Ｉ₄₃・Ｗ₄₁），（Ｉ₃₄・Ｗ₃₁＋Ｉ₄₄・Ｗ
₄₁）と、この時点でラインメモリ５４２の第１，第２，
第３，第４の格納部に格納されている最初の水平同期期
間の演算結果、つまり（Ｉ₁₁・Ｗ₁₁＋Ｉ₂₁・Ｗ₂₁），
（Ｉ₁₂・Ｗ₁₁＋Ｉ₂₂・Ｗ₂₁），（Ｉ₁₃・Ｗ₁₁＋Ｉ₂₃・Ｗ
₂₁），（Ｉ₁₄・Ｗ₁₁＋Ｉ₂₄・Ｗ₂₁）とが加算器５４１に
より各セグメントデータ別に加算され、これらがセグメ
ントドライバ６へ出力されるとともに、新たにそれぞれ
の演算結果がラインメモリ５４２の第１〜第４の格納部
にＧ₁ （１），Ｇ₂ （１），Ｇ₃ （１），Ｇ₄ （１）と
して格納される。

【０１１３】この時上記ラインメモリ５４２の第１，第
２，第３，第４の格納部には、以下の（３）式〜（６）
式に示すようにＧ₁ （１），Ｇ₂ （１），Ｇ₃ （１），
Ｇ₄（１）が、表示データの、第２の水平同期期間に対
応する直交変換データとして、保持されることとなる。
ここでは直交変換を定義する（１）式における１／√Ｎ
の部分は省略する。

【０１１４】 Ｇ₁ （１）＝（Ｉ₁₁・Ｗ₁₁＋Ｉ₂₁・Ｗ₂₁）＋（Ｉ₃₁・Ｗ₃₁＋Ｉ₄₁・Ｗ₄₁） ＝（−１×１＋１×１）＋（−１×１＋（−１）×１） ＝−２ …（３） Ｇ₂ （１）＝（Ｉ₁₂・Ｗ₁₁＋Ｉ₂₂・Ｗ₂₁）＋（Ｉ₃₂・Ｗ₃₁＋Ｉ₄₂・Ｗ₄₁） ＝（−１×１＋１×１）＋（１×１＋（−１）×１） ＝０ …（４） Ｇ₃ （１）＝（Ｉ₁₃・Ｗ₁₁＋Ｉ₂₃・Ｗ₂₁）＋（Ｉ₃₃・Ｗ₃₁＋Ｉ₄₃・Ｗ₄₁） ＝（１×１＋１×１）＋（１×１＋（−１）×１） ＝２ …（５） Ｇ₄ （１）＝（Ｉ₁₄・Ｗ₁₁＋Ｉ₂₄・Ｗ₂₁）＋（Ｉ₃₄・Ｗ₃₁＋Ｉ₄₄・Ｗ₄₁） ＝（（−１）×１＋（−１）×１）＋（１×１＋（−１）×１） ＝−２ …（６） またこの２つ目の水平同期期間には、セグメントドライ
バ６及びコモンドライバ７は、上記セグメントドライバ
６に供給される直交変換データが完全なものであるた
め、表示期間制御信号発生部８の制御信号Ｄｃにより、
液晶パネル９上での表示が行われるよう制御される。

【０１１５】〔ブロックの切り替わり後の３つ目の水
平同期期間における動作〕 上記関数格納部２では、ブロックの切り替わり後の３つ
目の水平同期期間には関数ＲＯＭ２１から第３列目の列
ベクトルＷ′（３）が読み出される。そしてこの第３列
目の列ベクトルＷ′（３）がコモンドライバ７に出力さ
れるとともに、上記データ出力アドレスＤｓにより選択
された列レジスタ２２の所定のバッファ２２１により、
上記列ベクトルＷ′（３）の要素Ｗ₂₂，Ｗ₄₂が選択され
て演算処理部５に出力される。ここで第３列目の列ベク
トルＷ′（３）と第２列目の列ベクトルＷ′（２）とを
その要素について比較すると、列ベクトルＷ′（３）の
要素Ｗ₁₂，Ｗ₃₂は、第２列目の列ベクトルＷ′（２）の
要素Ｗ₁₁，Ｗ₃₁と同じ数値であるため、この要素Ｗ₁₂，
Ｗ₃₂については前回の演算結果を用いることができる。
このため第３列目の列ベクトルＷ′（３）については、
第２列目の列ベクトルＷ′（２）の要素Ｗ₂₁，Ｗ₄₁と数
値が異なる要素Ｗ₂₂，Ｗ₄₂を選択するようにしている。

【０１１６】一方、ブロックメモリ１では、上記３つ目
の水平同期期間には、列レジスタ１２において、関数格
納部２で選択されたバッファ１２２に対応するバッファ
１２１がデータ出力アドレスＤｓにより選択される。従
ってＲＡＭ１から読み出された表示列ベクトルＩ１〜Ｉ
４については、すべて図１８に示す表示データＩの第２
行目及び第４行目に位置する要素が選択される。つま
り、表示列ベクトルＩ１については要素Ｉ₂₁，Ｉ₄₁、表
示列ベクトルＩ２については要素Ｉ₂₂，Ｉ₄₂、表示列ベ
クトルＩ３については要素Ｉ₂₃，Ｉ₄₃、表示列ベクトル
Ｉ４については要素Ｉ₂₄，Ｉ₄₄が選択され、クロック信
号Ｃに同期して演算処理部５に出力される。

【０１１７】上記演算処理部５では、まず上記３つ目の
水平同期期間の最初のクロック期間の間に、上記関数列
ベクトルＷ′（３）と表示列ベクトルＩ１とについて各
要素毎の乗算が乗算部５１により行われ、その乗算結果
（Ｉ₂₁・Ｗ₂₂）、（Ｉ₄₁・Ｗ₄₂）が加算部５２に出力さ
れる。加算部５２ではこれらを加算しその加算結果（Ｉ
₂₁・Ｗ₂₂＋Ｉ₄₁・Ｗ₄₂）を２倍化回路５３に出力する。
２倍化回路５３では、この加算結果が最初の２回の水平
同期期間以外の水平同期期間のものであるため、これを
ビットシフト回路５３１により２倍してライン演算部５
４に出力する。ライン演算部５４では、その演算結果
（Ｉ₂₁・Ｗ₂₂＋Ｉ₄₁・Ｗ₄₂）×２とラインメモリ５４２
の第１の格納部に格納されているＧ₁ （１）とを加算器
５４１で加算し、これをセグメントドライバ６へ出力す
るとともに、新たにラインメモリ５４１の第１の格納部
にＧ₁ （２）として格納する。

【０１１８】この演算処理部５では、上記３つ目の水平
同期期間の第２〜第４のクロック期間においても上記と
同様に処理を行い、関数列ベクトルＷ′（３）と表示列
ベクトルＩ２〜Ｉ４との演算結果、つまり（Ｉ₂₂・Ｗ₂₂
＋Ｉ₄₂・Ｗ₄₂）×２，（Ｉ₂₃・Ｗ₂₂＋Ｉ₄₃・Ｗ₄₂）×
２，（Ｉ₂₄・Ｗ₂₂＋Ｉ₄₄・Ｗ₄₂）×２を加算器５４１に
より、それぞれラインメモリ５４２の第２〜第４の格納
部に格納されているＧ₂（１），Ｇ₃ （１），Ｇ
₄ （１）と加算し、これらをセグメントドライバ６へ出
力するとともに、それぞれの演算結果を新たにラインメ
モリ５４１の第２〜第４の格納部にＧ₂ （２），Ｇ
₃ （２），Ｇ₄ （２）として格納する。

【０１１９】この時上記ラインメモリ５４２の第１，第
２，第３，第４の格納部には、以下の（７）式〜（１
０）式に示すようにＧ₁ （２），Ｇ₂ （２），Ｇ
₃ （２），Ｇ₄ （２）が、表示データの、第３の水平同
期期間に対応する直交変換データとして、保持されるこ
ととなる。

【０１２０】 Ｇ₁ （２）＝Ｇ₁ （１）＋（Ｉ₂₁・Ｗ₂₂＋Ｉ₄₁・Ｗ₄₂）×２ ＝−２＋（１×（−１）＋（−１）×（−１））×２ ＝−２ …（７） Ｇ₂ （２）＝Ｇ₂ （１）＋（Ｉ₂₂・Ｗ₂₂＋Ｉ₄₂・Ｗ₄₂）×２ ＝０＋（１×（−１）＋（−１）×（−１））×２ ＝０ …（８） Ｇ₃ （２）＝Ｇ₃ （１）＋（Ｉ₂₃・Ｗ₂₂＋Ｉ₄₃・Ｗ₄₂）×２ ＝２＋（１×（−１）＋（−１）×（−１））×２ ＝２ …（９） Ｇ₄ （２）＝Ｇ₄ （１）＋（Ｉ₂₄・Ｗ₂₂＋Ｉ₄₄・Ｗ₄₂） ＝−２＋（（−１）×（−１）＋（−１）×（−１））×２ ＝２ …（１０） またこの３つ目の水平同期期間には、セグメントドライ
バ６及びコモンドライバ７は、上記セグメントドライバ
６に供給される直交変換データが完全なものであるた
め、表示期間制御信号発生部８の制御信号Ｄｃにより、
液晶パネル９上での表示が行われるよう制御される。

【０１２１】〔ブロックの切り替わり後の４つ目の水
平同期期間における動作〕 ブロックの切り替わり後の４つ目の水平同期期間には、
上記関数格納部２では、関数ＲＯＭ２１から第４列目の
列ベクトルＷ′（４）が読み出され、コモンドライバ７
に出力されるとともに、列レジスタ２２によりデータ出
力アドレスＤｓに基づいて、上記列ベクトルＷ′（４）
の要素Ｗ₂₃，Ｗ₃₃が選択されて演算処理部５に出力され
る。

【０１２２】またメモリブロック１では、ＲＡＭ１から
読み出された表示列ベクトルＩ１〜Ｉ４については、す
べて図１８に示す表示データＩの第２行目及び第３行目
に位置する要素が選択される。つまり、表示列ベクトル
Ｉ１については要素Ｉ₂₁，Ｉ ₃₁、表示列ベクトルＩ２に
ついては要素Ｉ₂₂，Ｉ₃₂、表示列ベクトルＩ３について
は要素Ｉ₂₃，Ｉ₃₃、表示列ベクトルＩ４については要素
Ｉ₂₄，Ｉ₃₄が選択され、クロック信号Ｃに同期して演算
処理部５に出力される。

【０１２３】また演算処理部５では上記３つ目の水平同
期期間における動作と全く同一の動作が行われ、上記ラ
インメモリ５４２の第１，第２，第３，第４の格納部に
は、以下の（１１）式〜（１４）式に示すようにＧ
₁ （３），Ｇ₂ （３），Ｇ₃ （３），Ｇ₄ （３）が、表
示データの、第４の水平同期期間に対応する直交変換デ
ータとして、保持されることとなる。

【０１２４】 Ｇ₁ （３）＝Ｇ₁ （２）＋（Ｉ₂₁・Ｗ₂₃＋Ｉ₃₁・Ｗ₃₃）×２ ＝−２＋（１×１＋（−１）×（−１））×２ ＝２ …（１１） Ｇ₂ （３）＝Ｇ₂ （２）＋（Ｉ₂₂・Ｗ₂₃＋Ｉ₃₂・Ｗ₃₃）×２ ＝０＋（１×１＋１×（−１））×２ ＝０ …（１２） Ｇ₃ （３）＝Ｇ₃ （２）＋（Ｉ₂₃・Ｗ₂₃＋Ｉ₃₃・Ｗ₃₃）×２ ＝２＋（１×１＋１×（−１））×２ ＝２ …（１３） Ｇ₄ （３）＝Ｇ₄ （２）＋（Ｉ₂₄・Ｗ₂₃＋Ｉ₃₄・Ｗ₃₃） ＝２＋（（−１）×１＋１×（−１））×２ ＝２ …（１４） 〔ブロックの切り替わり後の５つ目の水平同期期間に
おける動作〕 ブロックの切り替わり後の５つ目の水平同期期間には、
上記関数格納部２では、関数ＲＯＭ２１から第５列目の
列ベクトルＷ′（５）が読み出され、コモンドライバ７
に出力されるとともに、列レジスタ２２によりデータ出
力アドレスＤｓに基づいて、上記列ベクトルＷ′（５）
の要素Ｗ₂₄，Ｗ₄₄が選択されて演算処理部５に出力され
る。

【０１２５】またメモリブロック１では、ＲＡＭ１から
読み出された表示列ベクトルＩ１〜Ｉ４については、す
べて図１８に示す表示データＩの第２行目及び第４行目
に位置する要素が選択される。つまり、表示列ベクトル
Ｉ１については要素Ｉ₂₁，Ｉ₄₁、表示列ベクトルＩ２に
ついては要素Ｉ₂₂，Ｉ₄₂、表示列ベクトルＩ３について
は要素Ｉ₂₃，Ｉ₄₃、表示列ベクトルＩ４については要素
Ｉ₂₄，Ｉ₄₄が選択され、クロック信号Ｃに同期して演算
処理部５に出力される。

【０１２６】また演算処理部５では上記３つ目の水平同
期期間における動作と全く同一の動作が行われ、上記ラ
インメモリ５４２の第１，第２，第３，第４の格納部に
は、以下の（１５）式〜（１８）式に示すようにＧ
₁ （４），Ｇ₂ （４），Ｇ₃ （４），Ｇ₄ （４）が、表
示データの、第５の水平同期期間に対応する直交変換デ
ータとして、保持されることとなる。

【０１２７】 Ｇ₁ （４）＝Ｇ₁ （３）＋（Ｉ₂₁・Ｗ₂₄＋Ｉ₄₁・Ｗ₄₄）×２ ＝２＋（１×（−１）＋（−１）×１）×２ ＝−２ …（１５） Ｇ₂ （４）＝Ｇ₂ （３）＋（Ｉ₂₂・Ｗ₂₄＋Ｉ₄₂・Ｗ₄₄）×２ ＝０＋（１×（−１）＋（−１）×１）×２ ＝４ …（１６） Ｇ₃ （４）＝Ｇ₃ （３）＋（Ｉ₂₃・Ｗ₂₄＋Ｉ₄₃・Ｗ₄₄）×２ ＝２＋（１×（−１）＋（−１）×１）×２ ＝−２ …（１７） Ｇ₄ （４）＝Ｇ₄ （３）＋（Ｉ₂₄・Ｗ₂₄＋Ｉ₄₄・Ｗ₄₄） ＝−２＋（（−１）×（−１）＋（−１）×１）×２ ＝−２ …（１８） このように５つの水平同期期間の各々において、表示デ
ータＩの直交変換のための演算処理を行い、変換した表
示データをセグメントドライバ６に、変換に用いた関数
行列の関数データをコモンドライバ７に印加することに
より、上記１つのブロックに対する表示データが液晶パ
ネル９上に表示されることとなる。

【０１２８】その後は、上記ブロックにおける動作がブ
ロックの数だけ繰り返され、１フレーム分の表示データ
が上記液晶パネル９に表示されることとなる。

【０１２９】このように本実施例では、直交関数行列を
用いて表示データＩを直交変換し、該直交変換した変換
表示データＧｊ（ｔ）を全セグメント電極９１に順次印
加するとともに、コモン電極９２に、該直交変換に用い
た直交関数行列の列データＷ（ｔ）を選択パルスとして
順次印加して、該変換表示データを該液晶パネル９上で
逆変換するようにしているので、複数走査線同時選択駆
動法によりフレームレスポンス現象を抑制することがで
きる。

【０１３０】また、該直交関数行列の列データＷ（ｔ）
を構成する各要素Ｗitと、該表示データＩの、各セグメ
ント電極に対応する列表示データＩｊを構成する各要素
Ｉijとに対する演算処理を、１水平同期期間毎に順次該
直交関数行列の列データＷ（ｔ）を変えて行う際、各水
平同期期間では、その期間の演算処理で用いる列データ
と、その１つ前の水平同期期間での演算処理に用いた列
データとの間で値が変化している要素についてのみ、該
列表示データの要素との演算処理を行い、該両列データ
の間で値に変化のない要素については、１つ前の水平同
期期間での演算処理の結果を用いる。このように関数Ｒ
ＯＭ２に格納した直交関数行列の列データの相関関係に
基づいて直前の水平同期期間の演算結果を利用すること
で、演算処理部５での毎回の演算処理をおよそ半分に減
らし、該演算処理部５を構成する回路の規模を縮小する
ことができ、より少ない消費電力で非分散型の複数ライ
ン駆動を行うことができる。

【０１３１】この結果、演算回路での消費電力を抑えつ
つ、高解像度で高速なＳＴＮ液晶パネルに高コントラス
トの表示を行わせることができる液晶表示装置を得るこ
とができる。

【０１３２】また、水平同期信号Ｈｓとブロック同期信
号Ｂｓに基づいて、ブロックが切り替わった直後の水平
同期期間には、液晶パネル９が非表示状態となるよう、
セグメントドライバ６とコモンドライバ７を制御するの
で、ブロックが切り替わった直後の水平同期期間におい
て、完全な直交変換処理がなされていない表示データが
液晶パネル９上に表示されるのを回避することができる
効果がある。

【０１３３】また直交関数行列として、水平同期期間毎
に出力される列データの要素の１／２個については、そ
の直前の水平同期期間に出力された列データの要素から
その値が変化しないような列方向の相関関係を持つもの
を用いるので、１フレーム内の表示データと直交関数行
列の積和演算の回数を、（ｎ／２）×Ｍ×（ｍ＋１）×
（Ｎ／ｎ）＝Ｎ×Ｍ×（ｍ＋１）／２のように、単純に
全ての表示データを演算した場合の演算回数（Ｎ×Ｍ×
ｍ）と比較しておよそ１／２にすることができる効果が
ある。ここでＭはセグメント電極の数、（Ｎ／ｎ）は分
割したブロックの数、（ｍ＋１）は１つのブロックに対
する水平同期期間の数である。

【０１３４】さらに、ブロックメモリ及び関数格納部か
ら最初に読み出される列表示データ及び列データについ
ては、その全要素を２水平同期期間にわたって２回に分
けて出力させるようにしたので、隣接する列データの間
で値に変化のない要素については演算処理を行わないよ
う構成した演算回路により、最初に読み出される列表示
データ及び列データについても演算処理することができ
る効果がある。

【０１３５】なお、前記演算処理回路は、各水平同期期
間では、その期間の演算処理で用いる列データと、その
１つ前の水平同期期間での演算処理に用いた列データと
の間で値が変化している要素についてのみ、該列表示デ
ータの要素との演算処理を行い、該両列データの間で値
に変化のない要素については、１つ前の水平同期期間で
の演算処理の結果を用いるものであればよい。

【０１３６】また、上記実施例では、液晶表示装置とし
て、非分散型の複数ライン選択駆動法により液晶パネル
を駆動するものを示したが、これは全ライン同時選択駆
動法により液晶パネルを駆動するものであってもよい。

【０１３７】

【発明の効果】以上のようにこの発明に係る液晶表示装
置によれば、直交関数行列を用いて表示データを直交変
換し、該直交変換した変換表示データを全セグメント電
極に順次印加するとともに、コモン電極に、該直交変換
に用いた直交関数行列の列データを選択パルスとして順
次印加して、該変換表示データを該液晶パネル上で逆変
換するようにしているので、複数走査線同時選択駆動法
によりフレームレスポンス現象を抑制することができ
る。

【０１３８】また、該直交関数行列の列データを構成す
る各要素と、該表示データの、各セグメント電極に対応
する列表示データを構成する各要素とに対する演算処理
を、１水平同期期間毎に順次該直交関数行列の列データ
を変えて行う際、各水平同期期間では、その期間の演算
処理で用いる列データと、その１つ前の水平同期期間で
の演算処理に用いた列データとの間で値が変化している
要素についてのみ、該列表示データの要素との演算処理
を行い、該両列データの間で値に変化のない要素につい
ては、１つ前の水平同期期間での演算処理の結果を用い
るようにしたので、複数走査線同時選択駆動のための表
示データの直交変換演算処理を削減することができる。

【０１３９】この結果、演算回路での消費電力を抑えつ
つ、高解像度で高速なＳＴＮ液晶パネルに高コントラス
トの表示を行わせることができる液晶表示装置を得るこ
とができる。

【０１４０】また、この発明によれば、水平同期信号と
ブロック同期信号に基づいて、ブロックが切り替わった
直後の水平同期期間には、液晶パネルが非表示状態とな
るよう、セグメントドライバとコモンドライバを制御す
るので、ブロックが切り替わった直後の水平同期期間に
おいて、完全な直交変換処理がなされていない表示デー
タが液晶パネル上に表示されるのを回避することができ
る効果がある。

【０１４１】またこの発明によれば、直交関数行列とし
て、水平同期期間毎に出力される列データの要素の１／
２個については、その直前の水平同期期間に出力された
列データの要素からその値が変化しないような列方向の
相関関係を持つものを用いるので、１フレーム内の表示
データと直交関数行列の積和演算の回数を、単純に全て
の表示データを演算した場合の演算回数と比較しておよ
そ１／２にすることができる効果がある。

【０１４２】この発明によれば、ブロックメモリ及び関
数格納部から最初に読み出される列表示データ及び列デ
ータについては、その全要素を２水平同期期間にわたっ
て２回に分けて出力させるようにしたので、隣接する列
データの間で値に変化のない要素については演算処理を
行わないよう構成した演算回路により、最初に読み出さ
れる列表示データ及び列データについても演算処理する
ことができる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例による、非分散型複数ラ
イン選択駆動法により駆動される液晶表示装置の全体構
成を示すブロック図である。

【図２】上記液晶表示装置を構成するブロックメモリの
構成を示す図である。

【図３】上記液晶表示装置を構成する関数格納部の構成
を示す図である。

【図４】上記液晶表示装置を構成するアドレス変換部の
構成を示すブロック図である。

【図５】上記液晶表示装置を構成する演算処理部の構成
を示すブロック図である。

【図６】上記演算処理部を構成する２倍化回路の構成を
示すブロック図である。

【図７】上記演算処理部を構成するライン演算部の構成
を示すブロック図である。

【図８】フレームレスポンス現象の発生を概念的に説明
するための波形図である。

【図９】フレームレスポンス現象の抑制を概念的に説明
するための波形図である。

【図１０】従来の全ライン選択駆動法により駆動される
液晶表示装置の全体構成を示すブロック図である。

【図１１】従来の液晶表示装置を構成する、Ｍ本のセグ
メント電極及びＮ本のコモン電極を有する液晶パネルの
構成を模式的に示す図である。

【図１２】マトリクス状に配置されたＮ行×Ｍ列の画素
に対応した１フレーム分の表示データを示す図である。

【図１３】Ｋ行Ｋ列の大きさを持つＷａｌｓｈ関数行
列、及び該Ｗａｌｓｈ関数行列から作成した、Ｎ行Ｋ列
の大きさを持つ直交変換に用いる直交関数行列を説明す
るための図である。

【図１４】Ｋ＝８とした時のＷａｌｓｈ関数行列の具体
的な数値配列を示す図である。

【図１５】液晶パネルのコモン電極を４つのブロックに
分割した状態を模式的に示す図である。

【図１６】分散型複数ライン駆動法に用いる、表示デー
タ１フレーム分の関数行列の一例を示す図である。

【図１７】非分散型複数ライン駆動法に用いる、表示デ
ータ１フレーム分の関数行列の一例を示す図である。

【図１８】本発明の一実施例による液晶表示装置におけ
る表示データの具体的な演算処理を説明するための図で
ある。図１８（ａ）は、１つのブロック（表示データサ
イズ４行４列）に対応する表示画面の各画素での表示状
態を示す。図１８（ｂ）は、上記各画素に対応する表示
データを、黒表示のデータをＩ_ij＝１、白表示のデータ
をＩ_ij＝−１として示す。

【図１９】図１８に示すブロックの表示データを直交変
換するための４行４列のＷａｌｓｈ関数行列を説明する
ための図である。図１９（ａ）はこの関数行列の要素の
配列を示す。図１９（ｂ）はこの関数行列の具体的な数
値配列を示す。

【図２０】上記４行４列のＷａｌｓｈ関数行列の各要素
を紙面右側に１列シフトして作成され、関数ＲＯＭに格
納された格納行列の説明図である。図２０（ａ）はこの
格納行列の要素の配列を示す。図２０（ｂ）はこの格納
行列の具体的な数値配列を示す。

【符号の説明】

１ ブロックメモリ ２ 関数格納部 ３ アドレス変換部 ４ ブロック同期信号発生部 ５ 演算処理部 ６ セグメントドライバ ７ コモンドライバ ８ 表示期間制御信号発生部 ９ 液晶パネル １１ ＲＡＭ １２，２２ 列レジスタ １２ａ，２２ａ １／２ビット出力線 ２１ 関数ＲＯＭ ３１ アドレスカウンター ３２ アドレステーブルＲＯＭ ５１ 乗算部 ５２ 加算部 ５３ ２倍化回路 ５４ ラインデータ演算部 １００ 液晶表示装置 １０１ データ変換手段 １０２ データ逆変換手段（演算処理回路） １２１，２２１ ３ステートバッファー １２２，２２２ デコーダ ５３１ ビットシフト回路 ５３２ データセレクタ ５４１ 加算器 ５４２ ラインメモリ Ｂｓ ブロック同期信号 Ｃ クロック信号 Ｄｓ データ出力アドレス Ｄｃ 表示期間制御信号 Ｆ フレーム信号 Ｈｓ 水平同期信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石井 裕 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 相互に平行な複数のセグメント電極と、
   該セグメント電極と液晶層を介して対向する相互に平行
   な複数のコモン電極とを有し、該両電極の交差部分への
   電圧印加により液晶による画像表示が行われる液晶パネ
   ルと、 表示画像１フレームの全領域に対応する表示データ，あ
   るいは該表示画像１フレームを垂直走査方向に複数に分
   割したブロックに対応する表示データを、列方向の相関
   関係を持つ直交関数行列を用いて直交変換するデータ変
   換手段と、 該直交変換した変換表示データを全セグメント電極に順
   次印加するとともに、該表示画像１フレームの全領域あ
   るいは分割したブロックに対応する全コモン電極に、該
   直交変換に用いた直交関数行列の列データを選択パルス
   として順次印加して、該変換表示データを該液晶パネル
   上で逆変換するデータ逆変換手段とを備え、 該データ変換手段は、該直交関数行列の列データを構成
   する各要素と、該表示データの、各セグメント電極に対
   応する列表示データを構成する各要素とに対する演算処
   理を、１水平同期期間毎に順次該直交関数行列の列デー
   タを変えて行う演算処理回路を有し、 該演算処理回路は、各水平同期期間では、その期間の演
   算処理で用いる列データと、その１つ前の水平同期期間
   での演算処理に用いた列データとの間で値が変化してい
   る要素についてのみ、該列表示データの要素との演算処
   理を行い、該両列データの間で値に変化のない要素につ
   いては、１つ前の水平同期期間での演算処理の結果を用
   いるものである液晶表示装置。
2. 【請求項２】 前記データ変換手段及びデータ逆変換手
   段は、 該表示画像１フレームを分割した各ブロック毎に順次、
   前記表示データの直交変換及び逆変換を行うよう構成さ
   れており、 前記演算処理回路は、１つのブロックに対応する表示デ
   ータの直交変換のための演算処理がすべて終了してか
   ら、次のブロックに対応する表示データの直交変換のた
   めの演算処理を開始する回路構成となっている請求項１
   記載の液晶表示装置。
3. 【請求項３】 前記演算処理回路は、 前記１つのブロックに対応する表示データを格納可能な
   メモリ容量を有するブロックメモリと、 前記直交関数行列を格納した関数格納部と、 前記各ブロックに対応する表示データの演算開始時ごと
   にブロック同期信号を発生するブロック同期信号発生部
   と、 前記直交関数行列の列方向の相関関係に関する行列情報
   を有し、該ブロックメモリ及び該関数格納部に、前記ブ
   ロック同期信号，水平同期信号，及びクロック信号に基
   づいてデータ出力アドレスを与え、該ブロックメモリ及
   び該関数格納部から必要なデータを出力させるメモリア
   ドレス変換部と、 該ブロックメモリからの表示データと、該関数格納部か
   らの直交関数行列の列データとの演算処理により、該ブ
   ロックメモリに格納された表示データの直交変換を行う
   演算処理部とを備えたものである請求項２記載の液晶表
   示装置。
4. 【請求項４】 前記データ逆変換手段は、 前記演算処理部により直交変換された変換表示データを
   前記セグメント電極に印加するセグメントドライバと、 該直交変換に用いた直交関数行列の列データを前記コモ
   ン電極に印加するコモンドライバと、 前記水平同期信号とブロック同期信号に基づいて、ブロ
   ックが切り替わった直後の水平同期期間には、液晶パネ
   ルが非表示状態となるよう、セグメントドライバとコモ
   ンドライバを制御する表示制御手段とを備えている請求
   項３記載の液晶表示装置。
5. 【請求項５】 前記関数格納部は、 水平同期期間毎に出力される列データの要素の１／２個
   については、その直前の水平同期期間に出力された列デ
   ータの要素からその値が変化しないような列方向の相関
   関係を持つ直交関数行列を格納したものである請求項３
   記載の液晶表示装置。
6. 【請求項６】 前記演算処理部は、 前記ブロックメモリから読み出された表示データと、前
   記関数格納部から読み出された直交関数行列の列データ
   とを各要素毎に乗じる、前記ブロックの行数に対応する
   コモン電極数の半分の個数の乗算器からなる乗算部と、 該各乗算器の演算結果を足し合わせる加算部と、 前記ブロック同期信号と前記水平同期信号によって制御
   され、該加算部での加算結果を２倍あるいは等倍にする
   ２倍化回路と、 各水平同期期間内に該２倍化回路から出力される各セグ
   メント電極に対応する出力結果と、その１つ前の水平同
   期期間で得られセグメントドライバーに供給された各セ
   グメント電極に対応する変換表示データとを、各セグメ
   ント電極別に加算し、これをセグメントドライバに出力
   するラインデータ演算部とを備えたものである請求項５
   記載の液晶表示装置。
7. 【請求項７】 前記メモリアドレス変換部は、前記ブロ
   ックメモリ及び前記関数格納部から最初に読み出される
   列表示データ及び列データについては、その全要素を２
   水平同期期間にわたって２回に分けて出力させるもので
   ある請求項５記載の液晶表示装置。
8. 【請求項８】 前記ラインデータ演算部は、 各水平同期期間内で得られ前記セグメントドライバに供
   給される、全セグメント電極に対応する個数の変換表示
   データを格納するメモリと、 該メモリに格納された変換表示データと、次の１水平同
   期期間に得られる前記２倍化回路の、全セグメント電極
   に対応する個数の出力結果とを各セグメント電極別に加
   算するための加算器を備え、 該加算器の出力がセグメントドライバに出力されるとと
   もに、加算処理の終わった該メモリに書き込まれるもの
   である請求項６記載の液晶表示装置。
9. 【請求項９】 前記表示制御手段は、各ブロックの最初
   の水平同期期間には、液晶パネルが非表示状態となり、
   その２つ目以降の水平同期期間には、液晶パネルが表示
   状態となるよう、前記セグメントドライバと前記コモン
   ドライバを制御するものである請求項４記載の液晶表示
   装置。
10. 【請求項１０】 前記演算処理回路は、 表示画像１フレームの表示データサイズをＮ×Ｍ、各ブ
    ロックに対応するコモン電極数をｎ、直交変換に用いる
    直交関数行列の大きさをｎ×ｍとしたとき、 １フレーム内の表示データと直交関数行列の積和演算の
    回数を、（ｎ／２）×Ｍ×（ｍ＋１）×（Ｎ／ｎ）＝Ｎ
    ×Ｍ×（ｍ＋１）／２のように単純に全ての表示データ
    を演算した場合の演算回数（Ｎ×Ｍ×ｍ）と比較してお
    よそ１／２にする演算回路である請求項５記載の液晶表
    示装置。