JPH10133172A - 単純マトリクス型表示装置の駆動回路 - Google Patents

単純マトリクス型表示装置の駆動回路

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JPH10133172A
JPH10133172A JP8288855A JP28885596A JPH10133172A JP H10133172 A JPH10133172 A JP H10133172A JP 8288855 A JP8288855 A JP 8288855A JP 28885596 A JP28885596 A JP 28885596A JP H10133172 A JPH10133172 A JP H10133172A
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Hiroyuki Furukawa
浩之 古川
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Abstract

(57)【要約】 【課題】 単純マトリクス型表示装置の駆動を行う駆動
回路において、大容量バッファメモリの使用効率を上
げ、その数を削減する。 【解決手段】 複数走査線同時選択駆動法における走査
選択本数と等しい数でラインバッファを設け、各ライン
バッファはメモリに領域１と領域２とを各々有するよう
になし、領域１および領域２の一方が書き込み用に使用
されているときに他方が読み出し用に使用されるように
用いる。また、フレームバッファは、複数のラインバッ
ファからのデータの書き込みを、該走査選択本数の数に
等しい複数回の水平非表示期間で分割して、かつ、全走
査選択本数分まとめて同時に行うようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、入力データ信号を
一旦直交関数で直交変換し、これを単純マトリクス型表
示装置側で逆変換して表示を行わせる単純マトリクス型
表示装置の駆動回路に関する。
【０００２】
【従来の技術】表示装置として、従来、ＳＴＮ（Ｓｕｐ
ｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）に代表される
単純マトリクス型の液晶表示装置（ＬＣＤ）が知られて
いる。
【０００３】この液晶表示装置は、対向する２枚のガラ
ス基板によって液晶層が挟持され、ガラス基板の液晶層
側にそれぞれストライプ状の走査電極とデータ電極とが
交差するよう形成された構成となっている。このような
構成の液晶表示装置において、走査電極およびデータ電
極に電圧を印加して、両電極が交差するマトリクス配置
の交点部分における液晶に電界を付与することで、液晶
の光学特性変化の急峻性を利用し表示を行う。
【０００４】このように単純マトリクス型液晶表示装置
は、パネル構造や製造プロセスが簡単であるため、比較
的低コストで大画面化の要求に応えることが出来る。
【０００５】ところで、ＳＴＮ液晶表示装置は、以下に
示す線順次駆動と呼ばれる時分割駆動（Ｄｕｔｙ駆動と
も呼ぶ）によって駆動されてきた。
【０００６】単純マトリクス型液晶表示装置では、一つ
の電極に複数の画素が設けられているので、印加電圧は
時分割されたパルスを用いて駆動される。一般的には、
走査電極群を２０ｍｓ以下のフレーム周期で線順次走査
し、つまり一つの走査電極に１フレームに一度だけ大き
な選択パルスを印加し、これに同期してデータ電極から
は表示パターンに応じた信号をデータ信号として加え、
これを水平同期期間ごとに繰り返すことにより駆動され
る。
【０００７】このような駆動を受ける液晶は、一般的
に、この駆動電圧の実効値に応答する。つまり、従来の
ＳＴＮ液晶表示装置では、液晶の応答速度が３００ｍｓ
程度と比較的低速であったため、線順次駆動において印
加した実効電圧のＯＮ／ＯＦＦ比通りに液晶が応答す
る。よって、実用的な光学的コントラストが得られてい
た。
【０００８】しかしながら、ＳＴＮ液晶パネルにおい
て、液晶の粘度の低減化や液晶層の薄層化などで動画表
示を可能とするような高速応答性を実現すると、液晶分
子は駆動波形自体に対する応答性が非常によくなり、本
来の実効値応答から逸脱するという、いわゆるフレーム
応答現象が起こる。
【０００９】このフレーム応答現象は、非選択画素（オ
フ表示画素）においてオフ透過率の上昇を生じ、選択画
素（オン表示画素）においては最適実効電圧が印加され
ているにも関わらず実際の透過率が減少してしまうとい
う現象である。よって、高速応答性に優れたＳＴＮ液晶
パネルに対して従来の線順次駆動を適用すると、表示コ
ントラストの著しい低下が発生する。
【００１０】これに対して、１フレーム期間中に複数の
走査線を同時に選択駆動する複数走査線同時選択駆動法
（Ｄｕｔｙ駆動に対してアクティブ駆動とも呼ばれてい
る）と言われる駆動法が従来から提案されている。この
アクティブ駆動では、１フレーム期間内に１本の走査電
極に対し複数回の小さな走査選択パルスを与え、液晶の
累積応答効果を利用することで、高速応答液晶において
起こるフレーム応答現象の発生を抑制する。具体的な駆
動回路としては、図１１に示すように、入力画像信号
を、直交関数１００から直交行列が与えられる直交変換
回路１０１にて一旦直交変換演算し、これをデータドラ
イバ１０２にて液晶パネル１０４へデータ電極側から印
加し、走査電極側からは変換に用いた直交行列を走査ド
ライバ１０３にて走査電圧パルスとして印加し、液晶パ
ネル１０４側でその逆変換を行うことによって入力画像
信号の再生を行うように構成されている。
【００１１】これによりアクティブ駆動では、複数の走
査電極に選択パルスを同時に与えても各画素に対して従
来の線順次駆動と同一の実効電圧を与えることができ、
正常な表示が得られる。
【００１２】上述したアクティブ駆動としては、走査電
極の選択の方法によって大きく二種類に分類できる。そ
の一つは、直交関数にＷＡＬＳＨ関数等を用い、これよ
り導出される正または負の電圧を全走査電極に一斉に印
加するというアクティブアドレッシング法（Ｔ．Ｊ．Ｓ
ｃｈｅｆｆｅｒ、ｅｔ ａ１．、ＳｌＤ’９２、Ｄｉｇ
ｅｓｔ、ｐ．２２８、特開平５−１００６４２他）であ
り、以下ＡＡ法とも言う。他の一つは、１フレーム期間
を複数の期間に均等分割し、各期間毎に異なる複数の走
査線を同時に選択するというシーケンシーアドレッシン
グ法（Ｔ．Ｎ．Ｒｕｃｋｍｏｎｇａｔｈａｎ ｅｔ ａ
１．、Ｊａｐａｎ Ｄｉｓｐｌａｙ ９２、Ｄｉｇｅｓ
ｔ、ｐ．６５、特開平５−４６１２７他）に代表される
複数ライン選択駆動法（ＭＬＳ法：Ｍｕｌｔｉｐｌｅ
Ｌｉｎｅ Ｓｅｌｅｃｔｉｏｎ）である。
【００１３】
【発明が解決しようとする課題】ところで、画像データ
の直交変換演算とは、選択本数分の要素からなる表示画
像の列方向データベクトルと直交関数行列の列ベクトル
との積和演算に他ならない。すなわち、テレビやパソコ
ン用ディスプレイに用いられる映像信号をはじめとする
従来の一般的な映像信号では、行方向にデータがスキャ
ンされていたものが、アクティブ駆動では列方向にまと
まったデータの並びが要求される。よって、データ信号
の並び替えを行うためにフレームメモリなどの一時的な
データ格納手段が必要になる。
【００１４】このデータ格納手段の容量は、直交関数行
列の構成、換言すれば１フレーム期間内の演算の順序に
左右され、ＡＡ法や分散型ＭＬＳではその演算の順序の
関係上、１フレーム分の画像データを格納するメモリ容
量が必要となる。
【００１５】さらに、ＡＡ法や分散型ＭＬＳでは１フレ
ーム期間に同じデータ信号を複数回用いて直交演算処理
が完成するため、１フレーム内でメモリに格納されてい
るデータの内容に変化があると、液晶パネル側での正常
な逆変換が行えなくなる。
【００１６】従って、フレーム間のデータの連続性を保
つため、メモリからデータを読み出している間、すなわ
ち、あるフレームのデータ演算期間にも、書き込みが行
われる次のフレームのデータ信号のために別のメモリが
必要となる。
【００１７】以下に、その理由を詳述する。
【００１８】一般に、大容量のＤＲＡＭ（Ｄｙｎａｍｉ
ｃ ＲＡＭ）等の汎用メモリはＩ／Ｏを共有し、ＩＣの
端子数（内部的にはバス幅）を削減している。そのた
め、時系列でＩ／Ｏを適宜切り替え、Ｒｅａｄ（ｏｕ
ｔ）とＷｒｉｔｅ（ｉｎ）の処理を行っており、Ｒｅａ
ｄとＷｒｉｔｅとを同時に行うことはできない。よっ
て、安価なＤＲＡＭ等の汎用のメモリでダブルバッファ
処理を実現しようとすると、Ｒｅａｄ用とＷｒｉｔｅ用
に独立した別個のメモリを用いること、つまりメモリの
ダブルバッファ構成とすることが必要になる。
【００１９】ところで、カスタム構成以外の通常のメモ
リＩＣは、その容量を決定するｂｉｔ（＝バス幅）およ
びｗｏｒｄ長（＝アドレス長）が一定の規則（通常２の
ベキ乗）に従い固定されている。よって、Ｒｅａｄ用ま
たはＷｒｉｔｅ用のメモリの使用効率がどんなに低くて
も、ＲｅａｄおよびＷｒｉｔｅでそれぞれ必要な容量を
カバーするメモリが独立に必要になる。
【００２０】このため、従来の表示装置においては、図
１２に示すように、実際には２フレーム分のメモリＡ、
Ｂを用意して、書き込みと読み出しとを交互に行うとい
うダブルバッファ処理が不可欠である（「高速応答ＳＴ
Ｎ‐ＬＣＤの駆動法に関する考察」（工藤他）、電気通
信学会研究報告書ＥＩＤ９５−２４，９５年２月）。つ
まり、画像データの直交変換には、フレームメモリなど
大容量のメモリをダブルバッファ構成で使用する必要が
ある。
【００２１】したがって、従来の駆動回路においては、
メモリの使用効率の大小に関わらず、トータルで必要に
なるメモリの個数（ＲｅａｄあるいはＷｒｉｔｅ処理に
必要な個数の２倍）を減らすことは出来ず、コストアッ
プの要因となっていた。
【００２２】本発明は、このような従来技術の課題を解
決すべくなされたものであり、ダブルバッファ処理に使
用するメモリの個数を削減することができる単純マトリ
クス表示装置の駆動回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】本発明の単純マトリクス
型表示装置の駆動回路は、入力データ信号をフレームバ
ッファに格納した後に直交変換して表示が行われる単純
マトリクス型表示装置の駆動回路において、複数走査線
同時選択駆動法における走査選択本数と等しい数で設け
られ、第１のメモリ領域と第２のメモリ領域とを各々有
すると共に、該第１のメモリ領域および該第２のメモリ
領域の一方が書き込み用に使用されているときに他方が
読み出し用に使用される複数のラインバッファと、該複
数のラインバッファからのデータの書き込みが、該走査
選択本数の数に等しい複数回の水平非表示期間で分割し
て、かつ、全走査選択本数分まとめて同時に行われるフ
レームバッファとを具備し、そのことにより上記目的が
達成される。
【００２４】本発明の単純マトリクス型表示装置の駆動
回路において、前記フレームバッファからのデータの読
み出しが、水平表示期間に前記走査選択本数分まとめて
同時に行われる構成とすることが好ましい。
【００２５】本発明の単純マトリクス型表示装置の駆動
回路において、前記ラインバッファが、入力されたデー
タ信号を対応する水平表示期間に１行ずつ個別に書き込
み、前記走査選択本数の数と等しい複数回の水平非表示
期間に分けて書き込まれた走査選択本数分の行データが
水平方向に分割して同時に読み出される２つのメモリ領
域を有しており、該ラインバッファから読み出されたデ
ータが前記フレームバッファに転送される構成とするこ
とができる。
【００２６】本発明の単純マトリクス型表示装置の駆動
回路において、前記ラインバッファは、その２つのメモ
リ領域の全アドレス長が、一水平同期期間の水平有効画
素数の少なくとも２倍の長さを持ち、水平方向に分割さ
れ複数の水平非表示期間に分けて全ての読み出しが完了
するまでの間、新規に書き込まれる走査選択本数分のデ
ータ信号を格納しておくことができる構成とすることが
できる。
【００２７】本発明の単純マトリクス型表示装置の駆動
回路において、前記フレームバッファおよび前記ライン
バッファに対し、データの書き込みと読み出しとを制御
するメモリ制御回路を備えている構成とすることができ
る。
【００２８】本発明の単純マトリクス型表示装置の駆動
回路において、直交変換に使用する直交関数にほぼ一定
期間ごとに水平同期期間単位の非選択期間を入れ、１フ
レーム期間内における入力信号と表示パネル側への出力
信号の水平同期の数を調整することで、システムの同期
系を１系統にし、かつ直交関数行列内の非選択期間を分
散させる同期信号調整回路を備える構成としてもよい。
【００２９】本発明の単純マトリクス型表示装置の駆動
回路において、前記同期信号調整回路は、入力データ信
号が本来存在しない垂直非表示期間も他の期間と同様の
水平表示期間信号または水平非表示期間信号を生成し、
これを前記フレームバッファと前記ラインバッファとを
制御するメモリ制御回路に与える構成とすることができ
る。
【００３０】本発明の単純マトリクス型表示装置の駆動
回路において、前記同期信号調整回路によって形成され
た分散した非選択期間に、前記メモリ制御回路が前記フ
レームバッファのリフレッシュ動作を行わせる構成とす
ることができる。
【００３１】以下に、本発明の作用につき説明する。
【００３２】本発明にあっては、複数走査線同時選択駆
動法における走査選択本数と等しい数で設けられた複数
のラインバッファの各々は、第１のメモリ領域と第２の
メモリ領域とを有し、２つのメモリ領域の一方が書き込
み用に使用されているときに他方が読み出し用に使用さ
れる。そして、その複数のラインバッファからフレーム
バッファへのデータの書き込みを、該走査選択本数の数
に等しい複数回の水平非表示期間で分割し、かつ、全走
査選択本数分まとめて同時に行う。つまり、従来では使
用しなかった水平非表示期間で、ラインバッファからフ
レームバッファへのデータの書き込みができることとな
る。よって、１つのフレームバッファメモリでＲｅａｄ
とＷｒｉｔｅとを行うことが可能となる。
【００３３】そのようなラインバッファとしては、入力
されたデータ信号を対応する水平表示期間に１行ずつ個
別に書き込み、前記走査選択本数の数と等しい複数回の
水平非表示期間に分けて書き込まれた走査選択本数分の
行データが水平方向に分割して同時に読み出される２つ
のメモリ領域を有するものが該当する。そして、ライン
バッファから読み出されたデータはフレームバッファに
転送される。
【００３４】このとき、ラインバッファからのデータの
読み出しは走査選択本数に等しい数にデータ信号を水平
方向に分割した複数の水平非表示期間に分けて行うの
は、水平同期期間内の水平非表示期間が、水平表示期間
の１／５〜１／４程度しかないからであり、分割するこ
とにより全データ信号を直交変換が行えるように転送す
るためである。
【００３５】また、本発明にあっては、前記フレームバ
ッファからのデータの読み出しを、従来と同じく水平表
示期間に前記走査選択本数分まとめて同時に行うように
することで、直交変換を支障なく行うことが可能とな
る。
【００３６】さらに本発明にあっては、ラインバッファ
のアドレス長を、一水平同期期間内の水平有効画素数の
少なくとも２倍の長さを持つようにしている。よって、
水平方向に分割され複数の水平非表示期間かかって全て
の読み出しが完了するまでの間、言い換えれば書き込み
終了後連続して次の走査選択本数分の行データの書き込
みが完了する間、この新規に書き込まれるデータ信号を
格納しておく領域が確保される。
【００３７】また、本発明にあっては、メモリ制御回路
が上記フレームバッファおよびラインバッファヘのデー
タの書き込みおよび読み出しを制御するとともに、以下
に述べる同期信号調整回路によって生成される非選択期
間にフレームバッファのリフレッシュ動作を行わせる。
【００３８】さらに、本発明にあっては、同期信号調整
回路が、直交変換に使用する直交関数にほぼ一定期間ご
とに水平同期期間単位の非選択期間を入れるので、直交
関数行列内の非選択期間の分散により表示装置のコント
ラストの低下を最小限に抑えることができる。
【００３９】また、本発明にあっては、同期信号調整回
路が、入力データ信号が本来存在しない垂直非表示期間
も他の期間と同様の水平表示期間信号または非表示期間
信号を生成し、上記メモリ制御回路に与える。これは、
ラインバッファからの最後のデータの読み出し期間は、
本来データ信号が存在しない水平同期期間に行われるた
めである。また、一般に直交変換を完成するために必要
な水平期間の数は、もともとの表示データ行数よりも大
きくなり、フレームバッファからの読み出しタイミング
をもともとの垂直非表示期間にも与え続ける必要がある
ためである。
【００４０】
【発明の実施の形態】まず、本発明の実施形態を説明す
る。
【００４１】本発明の駆動回路の構成は、後で述べる図
３を代用して説明すると、入力された垂直同期信号、水
平同期信号、データ有効期間信号、およびクロック信号
から、入力データ信号が本来存在しない垂直非表示期間
も他の期間と同様の水平表示期間信号または非表示期間
信号を生成する同期信号調整回路１と、この信号を入力
するメモリ制御回路４と、このメモリ制御回路４にて制
御され、入力データ信号をそれぞれ記憶するラインバッ
ファ２およびフレームバッファ３とを備える。更に、フ
レームバッファ３から読み出したデータ信号を直交関数
によって直交変換する直交変換回路５と、直交変換され
たデータ信号に応じた電圧を印加するデータ信号ドライ
バ６と、直交変換に用いた直交関数に対応した電圧を印
加する走査信号ドライバ７と、データ信号ドライバ６と
走査信号ドライバ７により印加される電圧によって入力
画像データを再生するＳＴＮ−ＬＣＤパネル８とを備え
る。
【００４２】本発明は、図１に示すように、入力される
データ信号の水平同期期間Ａ内の水平表示期間Ｅと、水
平同期期間Ａ内の約２０％程度を占める、フロントポー
チＦと水平同期パルス幅ＣとバックポーチＤとを加えた
時間である水平非表示期間Ｂを有効に利用する。これに
より、メモリの使用効率を以下に述べるように向上させ
ることが可能となる。
【００４３】いま、高速応答ＳＴＮ液晶を備えたＳＴＮ
−ＬＣＤパネル８を、入力データ信号を直交変換して駆
動する駆動回路において、同時走査選択本数の数をｎと
する。このとき、メモリ制御回路４は同期信号調整回路
１からの水平表示期間信号に従ってラインバッファ２お
よびフレームバッファ３を以下のように制御する。ま
た、ラインバッファ２は、ここでは同時走査選択本数ｎ
と同数備え、その各ラインバッファは２つのメモリ領域
１、２を有する構成とする。
【００４４】駆動回路に入力された１行目のデータ信号
は、図２（ａ）に示すように、最初の水平同期期間の水
平表示期間（Ｗ）に１個目のラインバッファ（メモリ
１）の領域１に書き込まれる。以降、ｎ水平同期期間ま
でのそれぞれの水平表示期間（Ｗ）に、ｎ行目までのデ
ータ信号をそれぞれ対応する合計ｎ個のラインバッファ
（メモリ１〜ｎ）の領域１に書き込む。なお、図２中に
おけるＷはＷｒｉｔｅを行う期間（水平表示期間）を示
し、ＲはＲｅａｄを行う期間（水平非表示期間）を示
す。
【００４５】ｎ行目のデータ信号がｎ個目のラインバッ
ファの領域１に書き込まれると、ｎ行目のデータ信号が
書き込まれた直後の水平非表示期間からｎ個のラインバ
ッファの領域１より同時にデータ信号の読み出しを開始
して、フレームバッファ３に転送する。
【００４６】このとき、水平同期期間内の水平非表示期
間（Ｒ）は、水平表示期間（Ｗ）の１／５〜１／４程度
しかない。このため、ラインバッファからのデータの読
み出しは同時走査選択本数に等しい数にデータ信号を水
平方向に分割し、複数の水平非表示期間に分けて行う。
すなわち、１行内の表示画素数をｍとすると、まず最初
の読み出し期間（水平非表示期間）にはｍ／ｎのデータ
信号をｎ個のラインバッファから同時に読み出す。この
ようにデータ信号を水平方向にｎ分割することにより、
ｎ個のラインバッファのそれぞれの領域１に書き込まれ
ていた全てのデータ信号はｎ回の水平非表示期間で読み
出される。
【００４７】さて、水平方向にｎ分割され、ｎ回の水平
非表示期間かかって領域１に書き込まれた全てのデータ
信号の読み出しを完了するには、ｎ行目のデータを書き
込んでからｎ回の水平非表示期間が必要となる。つま
り、ｎ回目の読み出しが終了した直後の水平表示期間に
は、駆動回路に２ｎ行目のデータ信号が入力されてい
る。
【００４８】よって、図２（ｂ）に示すように、ｎ＋１
〜２ｎ行目のデータ信号は領域１とは異なった各ライン
バッファの領域２に書き込む。以下同様にして、領域２
からｎ＋ｌ〜２ｎ行目のデータ信号を読み出している間
は、領域１に２ｎ＋１〜３ｎ行目のデータ信号を書き込
む。このように領域１と２をｎ行毎に交互に利用し、デ
ータ信号のバッティング、つまり読み出しが完了するま
でにメモリの同じアドレスに別のデータが書き込まれ、
以前のデータが破壊されることを避ける。
【００４９】上記の手順により最終行を含む最後のｎ行
のデータ信号の書き込みが終了すると、その直後からの
ｎ回の水平非表示期間でｎ分割されたｎ行のデータ信号
を読み出して１垂直同期期間内のラインバッファの処理
は終了する。但し、表示データの１フレーム内の行数が
ｎで割り切れない場合は、ダミーのデータを書き込んで
おくようにする。
【００５０】フレームバッファ３には、同期信号調整回
路１から送られてくる水平非表示信号に従って、ライン
バッファが出力する水平方向にｎ分割されたｎ行分のデ
ータ信号が書き込まれ、水平表示期間に直交変換に必要
なデータ信号をｎ行同時に読み出す。
【００５１】このフレームバッファ３の容量は、直交変
換におけるフレーム間のデータの連続性を保つためのダ
ブルバッファ処理が必要になるため、ＡＡ法や分散型Ｍ
ＬＳ法では２フレーム分の、非分散型ＭＬＳ法やブロッ
ク内分散法（特開平８−１４６３８２）では直交関数ブ
ロックの２倍の容量がいる。そして、あるフレーム（あ
るいはブロック）のデータが水平非表示期間にある領域
に書き込まれている間の水平表示期間では、その直前の
フレーム（あるいはブロック）期間に書き込まれたデー
タ信号を別の領域から読み出す。
【００５２】ところで、ＤＲＡＭ等で構成した大容量の
バッファメモリは、定期的にリフレッシュ動作を行い、
メモリセルの電荷情報を更新する必要がある。
【００５３】そこで、同期信号調整回路１は、直交変換
に使用する直交関数に、ほぼ一定期間ごとに水平同期期
間単位の非選択期間を入れ、この分散された非選択期間
信号をメモリ制御回路４に与える。
【００５４】本発明のメモリ制御回路４は、上述したよ
うにフレームバッファ３およびラインバッファ２へのデ
ータの書き込みおよび読み出しを制御すると共に、同期
信号調整回路１によって生成される非選択期間信号に合
わせてフレームバッファ３のリフレッシュ動作を行わせ
る。
【００５５】したがって、本発明による場合には、図１
２に示すように、従来ではフレームバッファにおいて２
系統必要であったメモリを、１系統とすることが可能と
なり、その数を削減することが可能となる。
【００５６】なお、本発明においては、ラインバッファ
２の個数および同時選択される走査選択本数は、４以上
であることが必要である。その理由は、上述したように
水平同期期間内の水平非表示期間（Ｒ）が水平表示期間
（Ｗ）の１／５〜１／４程度しかなく、しかも、フレー
ムバッファ３やラインバッファ２のＩ／Ｏの切り替え時
間を確保することができるようにするためである。
【００５７】
【実施例】図３は、本発明の一実施例としての駆動回路
を示すブロック図である。この駆動回路は、８００Ｈ
（ｄｏｔ／ＲＧＢ）×６００Ｖ（ｌｉｎｅ）の解像度を
もつ高速応答ＳＴＮ−ＬＣＤを、上下分割駆動で同時走
査選択本数が４本、ブロックライン数が１５０のブロッ
ク内分散駆動法（特開平８−１４６３８２）を適用した
場合である。
【００５８】本実施例の駆動回路は、基本的には本発明
の概念の箇所で説明した通りであるが、具体的には以下
のようになっている。
【００５９】本実施例の駆動回路は同期信号調整回路１
を備え、この同期信号調整回路１は、入力される同期信
号から１フレーム期間にわたる水平表示期間信号を生成
する水平表示信号生成部１１と、同じく入力される同期
信号から、直交関数にほぼ一定期間ごとの水平同期期間
単位の非選択期間を入れる非選択期間信号を生成する非
選択信号生成部１２とを有する。また、駆動回路に入力
されるデータ信号を水平表示期間に１行ずつ個別に書き
込み、走査選択本数の数と等しい４回の水平非表示期間
に、書き込まれた選択本に等しい４行分のデータを水平
方向に４分割して同時に読み出すラインバッファ２と、
このラインバッファ２から送られてくるデータ信号を走
査選択本数の数に等しい４回の水平非表示期間に分割し
て４行分まとめて同時に書き込み、水平表示期間に走査
選択本数分まとめて４行分同時に読み出しを行うフレー
ムバッファ３とを備える。
【００６０】これらラインバッファ２およびフレームバ
ッファ３は、メモリ制御回路４により制御される。メモ
リ制御回路４による制御は、上記水平表示信号生成部１
１からの水平表示期間信号と、非選択信号生成部１２か
らの非選択期間信号とに基づいて行われる。
【００６１】フレームバッファ３から読み出されたデー
タ信号は、直交変換回路５へ与えられ、ここで直交関数
によって直交変換される。直交変換されたデータ信号
は、データ信号ドライバ６および走査信号ドライバ７に
与えられる。なお、本実施例では上下分割駆動を行う場
合に本発明を適用しているので、データ信号ドライバ６
は２つのデータ信号ドライバ６１、６２からなり、ま
た、走査信号ドライバ７は個数は１個でも、２系列の信
号処理系のものを使用し、更に、直交変換回路５は上画
面側の直交変換回路５１と下画面側の直交変換回路５２
とを備えるようにしている。
【００６２】データ信号ドライバ６は、直交変換された
データ信号に応じた電圧を発生してＳＴＮ−ＬＣＤパネ
ル８に印加する。また、走査信号ドライバ７は、直交変
換に用いた直交関数に対応した電圧を発生して、ＳＴＮ
−ＬＣＤパネル８に印加する。ＳＴＮ−ＬＣＤパネル８
は、データ信号ドライバ６と走査信号ドライバ７により
印加される電圧によって入力データ信号を再生して、そ
の信号に応じた画像を表示する。
【００６３】図４は、本実施例の駆動回路に入力される
信号の仕様例を示す。駆動回路に入力される映像情報は
ディジタル化されているとする。入力されるデータ信号
はシングルスキャン信号であるので、特願平７−６９９
８８によりＤｕａｌ Ｓｃａｎ信号に変換し、上下分割
駆動を行う。さらに、このときフレームバッファ３から
の読み出しを、駆動回路に入力されるクロック周波数と
同じにすることで、駆動回路に入力されたデータ信号を
倍速変換する。
【００６４】また、本実施例では、駆動回路に入力され
るデータ信号は、予めグラフィックコントローラ等の信
号源において、多階調情報がＦＲＣ（Ｆｒａｍｅ ｒａ
ｔｅｃｏｎｔｒｏｌ）やＤｉｔｈｅｒ表示により、ＲＧ
Ｂの各々が２ｂｉｔにまで削減されているとする。更
に、本実施例では、パネルモジュール側では、たとえば
特願平８−７０７８５等によって、一定周期毎に階調情
報の上位ｂｉｔと下位ｂｉｔに対応した電位を組み合わ
せることにより、動画に求められる自然な多階調表示を
行うこととする。本方式による多階調表示は、パルス幅
変調階調方式や振幅変調階調方式に比べて、より少ない
階調ｂｉｔ数で多階調表示を可能とすることができる。
すなわち回路規模や消費電力の点で有利である。また、
従来の単純なＦＲＣに比べて少ないフレーム数で多階調
表示が可能になるので、ＦＲＣを行うことで問題となる
表示のチラツキ感を低減することが可能になる。
【００６５】以下に、具体的な信号の流れに沿った説明
を行う。
【００６６】同期信号調整回路１は、上述したように、
水平表示信号生成部１１と非選択信号生成部１２からな
る。水平表示信号生成部１１は、入力された同期信号か
ら入力データ信号が本来存在しない垂直非表示期間も他
の期間と同様の水平表示期間信号を生成し、これをライ
ンバッファ２とフレームバッファ３とに与える。前記垂
直非表示期間は、本実施例の場合、１フレーム６２８水
平同期期間のうち垂直有効表示ライン数は６００である
から２８水平同期期間である。
【００６７】ところで、本実施例の直交関数行列、すな
わちパネルモジュール側でのシーケンスは、１ブロック
１５０行を４本同時選択し、上下各画面でそれぞれ２ブ
ロックであるから、以下の水平期間で１フレームが完成
する。
【００６８】１ブロックの走査に要する水平期間は、１
５０（１ブロックライン数）÷４（同時選択本数）＝３
７．５であるので、それよりも大きい整数である３８と
なる。そして、その値に、４本同時選択時の基本行列次
数と、各画面内のブロックの数とを掛けると、１フレー
ムを完成させるに必要な水平期間が求められる。
【００６９】ここで、基本行列次数とは、同時選択本数
以上の最も小さな２のｋ乗（ｋは自然数）の数のことで
あり、この場合は同時選択本数と同じ４（＝２2）であ
る。また、各画面内のブロックの数は２である。したが
って、１フレームを完成させるに必要な水平期間は、３
８×４（４本同時選択時の基本行列次数）×２（各画面
内のブロックの数）＝３０４となり、３０４水平期間で
完成する。なお、本実施例では、入力データ信号を倍速
変換するので、入力の１フレーム６２８水平同期期間が
パネルモジュール側の２フレーム６０８水平期間に相当
する。
【００７０】よって、パネルモジュール側の水平期間信
号を入力側の水平同期信号で兼用すると、パネルモジュ
ール側で表示に無関係な非選択期間を２０水平同期期間
だけ挿入する必要があることが分かる。
【００７１】そこで、非選択信号生成部１２は、本実施
例では、３８水平同期期間毎に１水平同期期間の非選択
期間を設定し、非選択期間信号としてメモリ制御回路４
に与える。この非選択期間の挿入によってパネルモジュ
ール側のシーケンスは、３９×４（４本同時選択時の基
本行列次数）×２（各画面内のブロックの数）×２（倍
速）＝６２４となり、ほぼ均等に非選択期間を分散させ
ることができ、パネルモジュール側でのコントラストの
低下を最小限に抑えることが出来る。なお、不足分の４
水平同期期間は、例えばパネルモジュール側での２フレ
ームのシーケンス６２４水平同期期間の後にまとめて非
選択期間にするなどにより対処することが可能てある。
【００７２】ラインバッファ２は、本実施例の場合、同
時選択する走査選択本数が４であるから、図５に示すよ
うに４個のメモリ２１〜２４で構成されており、各メモ
リ２１〜２４は領域１と領域２とを有している。必要と
されるそのｂｉｔ・ｗｏｒｄ長は、それぞれ６ｂｉｔ
（ＲＧＢ×２ｂｉｔ）×１６００ｗｏｒｄ（８００ｄｏ
ｔ×２）である。以下では、１６００ｗｏｒｄのうちア
ドレス０〜７９９を領域１、８００〜１５９９を領域２
と呼ぶことにする。
【００７３】駆動回路に入力されたｌ行目のデータ信号
は、図６（ａ）に示すように、最初の水平同期期間の水
平表示期間にメモリ２１の領域１に書き込まれる。同様
に、２〜４行目のデータ信号は、そのデータ信号に対応
するそれぞれの表示期間に、それぞれメモリ２２〜２４
の領域１に書き込まれる。続く５〜８行目のデータ信号
は、図６（ｂ）に示すように、それぞれの水平表示期間
にメモリ２１〜２４の領域２に書き込まれる。以降、５
９７〜６００行目まで４行毎にその水平表示期間にメモ
リ２１〜２４の領域１と２に交互に入力データが書き込
まれる。
【００７４】メモリ２１〜２４からの読み出しについて
は、４行目のデータ信号がメモリ２４の領域１に書き込
まれた直後の水平非表示期間に、まずメモリ２１〜２４
の領域１より同時に最初の２００ｄｏｔ分のデータ信号
が読み出される。それ以降についても同様に、計４回の
連続した水平非表示期間に分割して、メモリ２１〜２４
の領域１に書き込まれている８００ｄｏｔ分のデータ信
号が、４行分同時に読み出される。そして、このように
して読み出されたデータ信号は、４行分２４ｂｉｔ（４
ｌｉｎｅ×ＲＧＢ×上位・下位ｂｉｔ）が同時にフレー
ムバッファ３に転送される。
【００７５】メモリ２１〜２４の領域１に書き込まれて
いる８００ｄｏｔ分のデータ信号の読み出しが終了する
と、次の４回の水平非表示期間はメモリ２１〜２４の領
域２からデータを読み出す。このように４回の水平非表
示期間毎に領域１と２から交互にデータを読み出す。
【００７６】上記の手順により、領域２に５９７〜６０
０行のデータ信号を書き込み、その直後からの４回の水
平非表示期間で各２００ｄｏｔのデータ信号を読み出し
て１垂直同期期間内のラインバッファ２の処理は終了す
る。
【００７７】フレームバッファ３の容量および構成は以
下のようになる。
【００７８】まず、フレームバッファ３へのデータの書
き込みに必要となる容量を計算すると、ｂｉｔ方向はＲ
ＧＢ各２ｂｉｔ、４行同時選択で４行分のデータをｂｉ
ｔ方向に割り当てることで４行同時の読み出しに対応す
るので、その容量は２４ｂｉｔ（２ｂｉｔ×ＲＧＢ×４
ｌｉｎｅ）必要となる。
【００７９】ｗｏｒｄ方向には、１ブロックの大きさが
１５０ｌｉｎｅであるから、これを４本同時選択する
と、１５０÷４＝３７．５となる。そして、上下２画面
でそれぞれブロックのダブルバッファ構成とするので、
３７．５×２（ｄｏｕｂｌｅ）×２（Ｕ／Ｌ）＝１５０
となり、１行内の画素数が８００ｄｏｔであるから、１
５０×８００＝１２００００となる。つまり、合計で１
２００００ｗｏｒｄということになる。よって、１フレ
ームで最低限必要とされるフレームバッファの容量は、
２４ｂｉｔ×１２００００ｗｏｒｄ＝２８８００００≒
２．８Ｍｂｉｔである。
【００８０】さて、図７に示すように、ＬＣＤパネルの
上画面の１〜１５０行目を第１ブロック、同じく１５１
〜３００行目を第２ブロック、下画面の１〜１５０行目
を第３ブロック、同じく１５１〜３００行目を第４ブロ
ックと呼ぶことにする。本実施例においては、駆動回路
に入力されるデータ信号がシングルスキャンであるか
ら、第１ブロックから第２、第３、第４ブロックの順
に、ＲＧＢ各２ｂｉｔ、計６ｂｉｔのデータ信号が駆動
回路に入力される（Ｓｉｎｇｌｅ Ｓｃａｎ）。これに
対して、パネル側の上画面は、第１ブロックと第２ブロ
ックのデータ信号の演算結果が交互に要求される。同様
にパネル側の下画面は、第３ブロックと第４ブロックの
データ信号の演算結果が交互に要求される（Ｄｕａｌ
Ｓｃａｎ）。
【００８１】よって、２４ｂｉｔ×１２００００ｗｏｒ
ｄの構成を持つフレームバッファでは、データ信号の入
力順序の関係上、上画面（第１、第２ブロック）と下画
面（第３、第４ブロック）のデータ信号を別のアドレス
に割り当てざるを得ないので、上画面と下画面のデータ
を同時に読み出すことが出来ない。そこで、フレームバ
ッファ３としては、１２ｂｉｔ×１２００００ｗｏｒｄ
＝１４４００００≒１．４Ｍｂｉｔのフレームメモリを
２個使用する。以下、２個のフレームメモリを３１と３
２と呼ぶ。
【００８２】本発明を適用しない場合のフレームバッフ
ァの構成は、上下画面読み出し用に各２個、それぞれで
単純にダブルバッファ処理を行うと、その倍の計４個の
フレームメモリが必要となる。一般に、フレームメモリ
は大容量であるので、メモリの使用個数が増えるという
ことは、それだけ使用効率が低下して無駄が増えること
を意味する。
【００８３】本発明の場合は、以下のようにその使用効
率を倍にできる。本実施例のフレームメモリ３１、３２
は、例えば２Ｍｂｉｔ（１６ｂｉｔ×１３１０７２ｗｏ
ｒｄ、２５６ｒｏｗ×２５６ｃｏｌｕｍｎ×２ｂａｎ
ｋ）のＳＤＲＡＭ（Ｓｙｎｃｒｎｏｕｓ ＤＲＡＭ）で
それぞれ構成することが出来る。このとき、本発明を適
用した場合には、その使用効率は約７０％｛２．８８Ｍ
ｂｉｔ÷（２Ｍｂｉｔ×２個）×１００｝になり、単純
にダブルバッファ処理を行う構成の場合の約３５％に対
して２倍に向上する。よって、本発明の場合は、従来の
単純にダブルバッファ処理を行う場合に必要となる２系
統のバッファメモリを、１系統にできるのでメモリ数の
削減が可能となる。但し、図１２に示した場合とは、本
実施例では上下２分割駆動を行う構成であるので、一見
メモリ数が同一のように思われるが、従来例も上下２分
割駆動を行うものに対しては、メモリ数が削減される。
【００８４】水平非表示期間にラインバッファ２のメモ
リ２１〜２４から４行分同時に読み出されたデータ信号
は、図８に示すように、その階調の上位ｂｉｔがフレー
ムメモリ３１に、階調の下位ｂｉｔがフレームメモリ３
２にそれぞれ逐次書き込まれる。図８において、１〜４
の値は、図７の第１〜第４ブロックに相当するものであ
り、Ｍが上位ｂｉｔ側、Ｌが下位ｂｉｔ側を示してい
る。また、各フレームメモリ３１、３２中の上段は水平
非表示期間（Ｗ）に相当し、下段は水平表示期間（Ｒ）
に相当する。
【００８５】フレームバッファ３のフレームメモリ３
１、３２からのデータの読み出しは、図８に示すように
入力信号の１フレーム期間に対して約１／４だけずらし
たタイミングで行う。具体的には、ラインバッファ２か
ら送られてきた１４８〜１５２行目の６０１〜８００ｄ
ｏｔのデータ信号の書き込みが終了した直後の水平表示
期間から、直交関数行列に従って演算に必要な４行同時
のデータの読み出しを開始する。
【００８６】本実施例では１ブロックの大きさを１５０
ラインに設定した。しかしながら１５０行を１水平期間
毎に４行づつ選択していくと、３７水平期間後には１４
５、１４６、１４７、１４８行の４行を同時選択するこ
とになり、次の３８番目の水平期間にはブロックの境界
に達するため、２行分不足してしまう。そこで、実際に
はブロックの大きさを１５２ラインに設定し、この不都
合を解消する。具体的には、第１、第３ブロックの物理
的な大きさを１５２ラインに設定し、第２、第４ブロッ
クは物理的なブロックである１４８ラインと、パネルに
存在しない仮想の４ラインとを合わせて、同じく１５２
ラインに設定する。このように各ブロックの大きさを同
時選択本数の倍数とし、かつ、その大きさを揃えること
で、駆動回路の動作を単純化させる。
【００８７】メモリ制御回路４は、同期信号調整回路１
からの水平表示期間信号にしたがってラインバッファ２
に対するデータの読み書きを制御する。フレームバッフ
ァ３に対しては、基本的には同期信号調整回路１からの
水平表示期間信号にしたがって制御を行うが、同期信号
調整回路１からの非選択期間信号が有効な期間は、直交
関数行列の０要素との演算期間に相当するためデータの
読み出しを行わず、フレームメモリ３１、３２にリフレ
ッシュ動作をさせる。
【００８８】以上によりフレームバッファ３から読み出
されたデータ信号は、直交演算回路５で直交変換され
る。しかしながら、このままでは、フレームメモリ３１
からは階調データの上位ｂｉｔ、フレームメモリ３２か
らは階調データの下位ｂｉｔをブロック順に読み出して
いるだけで、上下画面に応じたブロックの並び（直交演
算順序）になっていない。
【００８９】そこで、直交演算回路５では、直交変換前
あるいは変換後に、図８に示すように、２ブロック毎の
データバスの切り替えを行い、上画面用データ信号ドラ
イバ６１には第１、第２ブロックのデータ信号が直交変
換されたものを与え、下画面用データ信号ドライバ６２
には第３、第４ブロックのデータ信号が直交変換された
ものを与える。つまり、図９に示すように、上画面側の
直交演算回路５１では、第１、第２ブロックのデータ信
号のみを直交変換し、下画面側の直交演算回路５２で
は、第３、第４ブロックのデータ信号のみを直交変換す
ることとなる。
【００９０】上述したバス切り替えにより、データ信号
ドライバ６１には１２０Ｈｚ毎に第１ブロックと第２ブ
ロックの階調上位ｂｉｔと下位ｂｉｔの演算結果が交互
に入力され、同じくデータ信号ドライバ６２には１２０
Ｈｚ毎に第３ブロックと第４ブロックの階調上位ｂｉｔ
と下位ｂｉｔの演算結果が交互に入力される。その結
果、ＳＴＮ−ＬＣＤパネル８においては、図１０に示す
ようにして１フレームの表示を行うことが可能となる。
【００９１】データ信号ドライバ６１、６２はそれぞ
れ、上画面、下画面のデータの直交演算結果に応じた電
圧をＳＴＮ−ＬＣＤパネル８に印加し、走査ドライバ７
は直交変換に用いた直交関数に対応した電圧をＳＴＮ−
ＬＣＤパネル８に印加する。
【００９２】ＳＴＮ−ＬＣＤパネル８は、データドライ
バ６１、６２と走査ドライバ７から同期印加された電圧
により、駆動回路に入力されたデータ信号に応じた画像
を、図１０に示した状態で再生する。このとき、上下各
画面で上位ｂｉｔと下位ｂｉｔの画像再生時に印加する
電圧の振幅を変化させ、更に信号源のＦＲＣやＤｉｔｈ
ｅｒを組み合わせることで中間調表示を行う。
【００９３】
【発明の効果】以上のように本発明による場合には、高
速応答型ＳＴＮ液晶表示装置などの単純マトリクス型表
示装置を、データの直交変換を行って駆動する駆動回路
において、大容量バッファメモリの使用効率を上げるこ
とができ、その数を削減することが可能になる。
【図面の簡単な説明】
【図１】本発明においてラインバッファからのデータの
読み出しに使用する水平非表示期間を説明するための図
である。
【図２】本発明におけるラインバッファでのデータの書
き込みと読み出しとを行うタイミングを示す図である。
【図３】本発明を４本同時選択を行う複数走査線同時選
択駆動法の駆動回路に適用したの構成を示すブロック図
である。
【図４】本発明の実施例における入力信号仕様をまとめ
て示す図である。
【図５】本発明の実施例におけるラインバッファの構成
を示す図である。
【図６】本発明の実施例におけるラインバッファの構成
およびデータのＲ／Ｗを示す図である。
【図７】本発明の実施例において表示を区分して行うブ
ロックを説明する図である。
【図８】本発明の実施例におけるフレームバッファに対
するデータのＲ／Ｗを示す図である。
【図９】本発明の実施例における直交演算回路での演算
順序を示す図である。
【図１０】図９の演算順序で表示される１フレーム分の
選択・非選択状況を示す図である。
【図１１】従来の駆動回路を示すブロック図である。
【図１２】従来の駆動回路に備わったダブルバッファ処
理手段を示す図である。
【符号の説明】
１ 同期信号調整回路 ２ ラインバッファ ３ フレームバッファ ４ メモリ制御回路 ５ 直交演算回路 ６ データ信号ドライバ ７ 走査信号ドライバ ８ ＳＴＮ−ＬＣＤパネル １１ 水平表示信号生成部 １２ 非選択信号生成部 ２１〜２４ メモリ ３１、３２ フレームメモリ ５１、５２ 直交演算回路 ６１、６２ データ信号ドライバ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 入力データ信号をフレームバッファに格
    納した後に直交変換して表示が行われる単純マトリクス
    型表示装置の駆動回路において、 複数走査線同時選択駆動法における走査選択本数と等し
    い数で設けられ、第１のメモリ領域と第２のメモリ領域
    とを各々有すると共に、該第１のメモリ領域および該第
    ２のメモリ領域の一方が書き込み用に使用されていると
    きに他方が読み出し用に使用される複数のラインバッフ
    ァと、 該複数のラインバッファからのデータの書き込みが、該
    走査選択本数の数に等しい複数回の水平非表示期間で分
    割して、かつ、全走査選択本数分まとめて同時に行われ
    るフレームバッファとを具備する単純マトリクス型表示
    装置の駆動回路。
  2. 【請求項２】 前記フレームバッファからのデータの読
    み出しが、水平表示期間に前記走査選択本数分まとめて
    同時に行われる請求項１に記載の単純マトリクス型表示
    装置の駆動回路。
  3. 【請求項３】 前記ラインバッファが、入力されたデー
    タ信号を対応する水平表示期間に１行ずつ個別に書き込
    み、前記走査選択本数の数と等しい複数回の水平非表示
    期間に分けて書き込まれた走査選択本数分の行データが
    水平方向に分割して同時に読み出される２つのメモリ領
    域を有しており、該ラインバッファから読み出されたデ
    ータが前記フレームバッファに転送される請求項１また
    は２に記載の単純マトリクス型表示装置の駆動回路。
  4. 【請求項４】 前記ラインバッファは、その２つのメモ
    リ領域の全アドレス長が、一水平同期期間の水平有効画
    素数の少なくとも２倍の長さを持ち、水平方向に分割さ
    れ複数の水平非表示期間に分けて全ての読み出しが完了
    するまでの間、新規に書き込まれる走査選択本数分のデ
    ータ信号を格納しておくことができるよう構成されてい
    る請求項１〜３のいずれか一つに記載の単純マトリクス
    型表示装置の駆動回路。
  5. 【請求項５】 前記フレームバッファおよび前記ライン
    バッファに対し、データの書き込みと読み出しとを制御
    するメモリ制御回路を備えている請求項１〜４のいずれ
    か一つに記載の単純マトリクス型表示装置の駆動回路。
  6. 【請求項６】 直交変換に使用する直交関数にほぼ一定
    期間ごとに水平同期期間単位の非選択期間を入れ、１フ
    レーム期間内における入力信号と表示パネル側への出力
    信号の水平同期の数を調整することで、システムの同期
    系を１系統にし、かつ直交関数行列内の非選択期間を分
    散させる同期信号調整回路を備える請求項５に記載の単
    純マトリクス型表示装置の駆動回路。
  7. 【請求項７】 前記同期信号調整回路は、入力データ信
    号が本来存在しない垂直非表示期間も他の期間と同様の
    水平表示期間信号または水平非表示期間信号を生成し、
    これを前記フレームバッファと前記ラインバッファとを
    制御するメモリ制御回路に与える請求項６に記載の単純
    マトリクス型表示装置の駆動回路。
  8. 【請求項８】 前記同期信号調整回路によって形成され
    た分散した非選択期間に、前記メモリ制御回路が前記フ
    レームバッファのリフレッシュ動作を行わせる請求項６
    に記載の単純マトリクス型表示装置の駆動回路。
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