JPH06348237A - 液晶表示装置の列信号形成方法 - Google Patents

Abstract

(57)【要約】 【目的】ＭＬＳ駆動法に必要な列電圧の高速演算を実現
しながら、安価なダイナミックメモリの使用を可能に
し、かつメモリの数を削減し回路を簡素化する。 【構成】同時選択された行電極のパネル上の位置に対応
する映像信号から列信号を形成する工程は、少なくと
も、入力される映像信号を所定のビット幅の映像信号に
変換する直並列変換工程と、前記映像信号をいったん１
個以上のメモリに書き込んだ後、読み出す書き込み・読
み出し工程と、前記１個以上のメモリから読み出された
映像信号を直交関数で変換して直交変換信号とする演算
工程と、を有し、書き込み・読み出し工程において、書
き込みについては直接アクセスにより行い、同じ列電極
に対応した行電極上のデータは、同時選択されるＬ本の
行電極について隣り合うＬ個のアドレスに格納すること
を特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速で応答する液晶に
適した液晶表示装置を駆動する方法に関する。特に、本
発明は、ＭＬＳ法（複数ライン同時選択法、特開平６−
２７９０７参照）でマルチプレックス駆動を行う、単純
マトリクス型液晶表示装置に関する。具体的には、デー
タ処理、すなわち表示されるべきデータを受けてＭＬＳ
法にのっとった演算を行い、表示ドライバにデータを送
る回路の基本構成に関する。

【０００２】

【従来の技術】以下、本明細書では、データ電極を列電
極といい、走査電極を行電極という。

【０００３】従来、ＳＴＮ（スーパーツイステッドネマ
ティック）液晶素子のように、印加電圧の実効値に依存
して応答する液晶表示素子が実用化されている。表示切
り替え速度の向上等のために高速応答する液晶素子が望
まれるが、高速応答する液晶素子は、オン状態とオフ状
態との間で光学的変化が小さくなり、コントラストが低
下するという問題があった。

【０００４】液晶素子の駆動法として一般的なものに、
素子がマトリクス状に配された液晶素子の各素子を１走
査線毎に選択して駆動する線順次駆動法がある。線順次
駆動法を用いた場合、応答時間が２００ｍｓ程度を要す
るさほど高速でない液晶素子を用いたときには、その応
答時間は、線順次駆動波形の周期に比べて長い。しか
し、応答時間が２０〜１００ｍｓ程度に短くなると、そ
の時間が線順次駆動波形の周期に近づく。その結果、線
順次駆動による選択期間においてオン状態となった素子
が、非選択期間の間にオフ状態に戻ってしまう。すなわ
ち、オン状態とオフ状態とで明るさの差が小さくなって
しまう。この現象は、フレーム応答と呼ばれる。

【０００５】フレーム応答を解消するために、液晶素子
の応答速度の高速化に応じて線順次駆動の周波数を上げ
ることが考えられる。しかし、周波数を上げると、素子
に対する印加波形の周波数スペクトルが高くなるので、
表示の不均一化を引き起こす。

【０００６】以上のような問題を解消するための駆動方
法として、複数の走査線を一括して選択する複数ライン
同時選択法が考えられている。複数の走査線を同時に選
択して駆動すれば、選択信号のパルス幅を変えずに１つ
の行電極に与えられる選択信号の周期を短くできる。複
数ラインを同時に選択する方法として、ＳＩＤ ’９２
ＤＩＧＥＳＴ（１９９２）Ｐ．２２８に記載の全走査
線を同時に選択する方法、およびＳＩＤ ’９２ ＤＩ
ＧＥＳＴ（１９９２）Ｐ．２３８に記載の全走査線より
も少ない複数走査線を同時に選択する方法（ＭＬＳ法）
がある。

【０００７】いずれの方法においても、選択信号は複数
のレベルの信号である。そのレベルを＋１，−１で表す
と、同時に選択される走査線に与えられる各選択信号の
時系列は、＋１，−１で構成される直交関数である。表
示データを与えるための信号線側には、表示のオン／オ
フに相当するデータを＋１，−１で表した場合に、上記
直交関数と各データとの比較結果に応じた印加電圧が与
えられる。

【０００８】線順次駆動法によると、１／Ｎデューティ
駆動、２フレーム内交流化方式の場合には、正極性の選
択出力で走査線に対応する行電極の１本目からＮ本目ま
での走査をし、次に負極性の選択出力で１本目からＮ本
目までの走査を行うことにより交流化を行って、１つの
表示シーケンスが終了する。すなわち、各行電極は、２
フレームからなる１つの表示シーケンスにおいて２回走
査される。この場合、一時に選択される行電極は１つで
あるから、印加電圧の極性を制御する行電極ドライバは
１つでよい。

【０００９】これに対して、ＭＬＳ法では、選択期間お
よびフレーム周期を線順次駆動法の場合と同じであると
すると、各走査線を、１つの表示シーケンスにおいてお
およそＬ回走査することができる。ここで、Ｌは、同時
に選択される走査線数である。そして、それぞれの走査
線についての各選択信号を１表示シーケンス中に分散す
れば、各行電極に与えられる選択信号の周期は短くな
る。すなわち線順次駆動法の場合に比べて、液晶素子の
光学的変化（オン状態とオフ状態との間の）が小さくな
るのを抑制することができる。よって、高速応答素子に
も適用できる駆動法を実現できる。その際、選択される
複数の走査線に対応した行電極の極性を独立に制御する
必要がある。図１２にＬ＝３の場合の行電極波形の一例
を示す。図１２において、Ｒ１〜Ｒ９はそれぞれ行電極
を示す。

【００１０】

【発明が解決しようとする課題】同時に選択されるＬ行
の行電極に印加される電圧の極性を独立に制御する場
合、従来の行電極ドライバによって実現すると、Ｌ個の
ドライバが必要になる。Ｌを大きくとると、回路規模が
増大し液晶表示装置が高価なものになってしまう。すな
わち、Ｌの値を、フレーム応答を抑えつつ妥当な値にす
る必要がある。

【００１１】本発明者は、既に特開平６−２７９０４お
よび特開平６−２７９０７、ＵＳＰ５２６２８８１で、
Ｌ本の走査線を同時に選択する駆動方法であって行電極
の極性をより効果的に制御する液晶の駆動方法を提案し
ている。以下、その方法について簡単に説明する。

【００１２】各行電極に印加される電圧は、選択信号が
有意のときには＋Ｖ_r ，−Ｖ_r （Ｖ_r ＞０）のいずれか
であって、非選択時には０とする。Ｎ本の行電極を各Ｌ
本のグループに分け１グループ内のＬ本の行電極を同時
に選択する。以下、簡単のために、ＮはＬの整数倍であ
って、Ｎ＝Ｍ×Ｌを満たすとする。すなわち、グループ
数はＭである。なお、同時に選択される各行電極からな
るグループを行電極サブグループと呼ぶ。また、１つの
行電極サブグループを構成する各行電極は、連続して配
置されているものである必要はない。とびとびの行電極
を集めて行電極サブグループを構成してもよい。

【００１３】ｍ番目（ｍは１〜Ｍのいずれか）の行電極
サブグループが選択されるときにグループを構成する各
行電極に印加される選択電圧は、各行電極に印加される
電圧を要素とするＬ次のベクトルを時系列にしたがって
並べたもので表せる。これを選択電圧行列と呼ぶ。ま
た、選択電圧行列を構成する列ベクトルを選択電圧ベク
トルと呼ぶ。よって、選択電圧行列が決まった後は、選
択電圧行列を構成する選択電圧ベクトルの各要素を対応
する行電極に電圧として印加する。全ての選択電圧ベク
トルについて、順次各行電極に電圧を印加することによ
り１つの行電極サブグループの選択が完了する。

【００１４】次に、選択電圧行列の構成方法について説
明する。まず、要素が＋Ｖ_r または−Ｖ_r からなり、自
身の転置行列との積が単位行列のスカラ倍となるＬ行Ｋ
列の行列（直交行列）Ａ＝［α₁ ，α₂ ，・・・，α
_K ］を選ぶ。ここで、α_q （ｑ＝１〜Ｋ）はＬ個の要素
を有する適当な列ベクトル、ＫはＫ≧Ｌとなる整数であ
る（ｐは自然数）。Ｋをあまり大きく設定すると行電極
選択に必要な選択パルス数も大きくなるので、Ｋはとり
うる値のうち最も小さい値とすることが望ましい。

【００１５】図１３に、Ｌ＝４，８でＫ＝４，８とした
場合の行列Ａの具体例を挙げる。Ｌ＝２^p でない場合に
は、自身の転置行列との積が単位行列のスカラ倍になる
Ｋ次の行列から任意の（Ｋ−Ｌ）行を削ることにより、
Ｌ行Ｋ列の行列Ａを構成できる。

【００１６】特開平６−２７９０４および特開平６−２
７９０７、ＵＳＰ５２６２８８１には、さらに、選択電
圧列として、少なくともα₁ ，α₂ ，・・・，α_K ，−
α₁，−α₂ ，・・・，−α_K の各選択電圧ベクトルを
配列したベクトルの列を選ぶようにすることが記載され
ている。すなわち、選択電圧列中に各ベクトルが１回ず
つ現われるようにした２Ｋ個のベクトルからなる選択電
圧列を選ぶことができる。そのように選択することによ
り、一般的に駆動の交流化がはかれる。

【００１７】なお、選択電圧行列を構成する列ベクトル
をさらに増やしてもよい。たとえば、Ｌ＝４の場合に
は、行電極サブグループとしてとりうる電位状態は２⁴
＝１６通りある。よって、たとえば、１６通りの全てを
選択電圧ベクトルとして含む選択電圧行列とすることも
できる。また、選択電圧ベクトルの時系列の配列順序は
任意である。１つの行電極サブグループが選択されるた
びに順序を入れ替えたりもしくはずらしたり、１表示シ
ーケンスが終わる毎に入れ替えたりすることもできる。
表示むらを抑制するには、入れ替えを適当に実行するこ
とが好ましい。

【００１８】次に、選択電圧ベクトルで表される選択電
圧を各行電極に印加するタイミングについて説明する。
高速応答液晶素子のフレーム応答を抑制するためには、
選択信号を１表示シーケンス内で分散し、各行電極につ
いての非選択期間の長さが短くなるようにするとよい。
つまり、ある行電極サブグループについて各選択電圧ベ
クトルで表される各印加パターンにしたがって連続して
選択信号を与える（電圧を印加する）のではなく、１つ
またはいくつかの選択電圧ベクトルによる電圧印加を実
行したら、他の行電極サブグループに対する制御に移行
すべきである。一般的には、選択電圧ベクトルの分割数
を増やした方が、非選択期間が短縮されるので、フレー
ム応答の抑制に効果的である。また、選択信号の分散は
均一化される方が望ましい。よって、ある電極サブグル
ープについて１つの選択電圧ベクトルによる電圧印加が
終わると、他の行電極サブグループについての電圧印加
制御に移行するのがよい。

【００１９】表示のための信号が与えられる列電極に印
加される信号は、次のように決定される。今選択されて
いる選択電圧ベクトルの＋Ｖ_r の要素を１とし、−Ｖ_r
の要素を０としたものをデータ列βとする。また、１つ
の列電極に与えられるべき各データのうち今選択されて
いる各行電極に対応したものをデータ列γとする。デー
タ列βとデータ列γとの間で対応する要素毎に排他的論
理和をとる。そして演算の結果の算術和をとる。したが
って、たとえば値が異なっている要素の数がｉ個あれ
ば、算術和はｉである。列電極に印加される電圧はＶ_i
と定められる。

【００２０】ここで、Ｖ_i は、Ｖ₀ ＜Ｖ₁ ＜・・・＜Ｖ
_L となる（Ｌ＋１）個の電圧レベルから選ばれる。電圧
レベルの絶対値は液晶素子のしきい値電圧等によって決
定される。また、これらの値は列電圧が交流化されるよ
うに選択されることが望ましい。Ｖ_i ＝（（２ｉ−Ｌ）
／Ｌ）Ｖ_c ，Ｖ_r =(Ｎ^1/2 ／Ｌ）Ｖ_c とすると、電圧実
効値のＶ_ON／Ｖ_OFF を最大にすることができる。ここ
で、Ｖ_c は列電極に印加される電圧のうちの最大値であ
る。もちろん、上記条件以外の条件を採用することもで
きる。つまり、その条件の近傍で最もよいコントラスト
比が得られるようにＶ_i ，Ｖ_r を調整してもよい。

【００２１】表示データが２値ではなく階調を有する場
合には、フレーム間引き法によって階調を実現すること
ができる。また、特願平４−２６９５６０で提案されて
いるような振幅変調を用いることもできる。

【００２２】なお、上記説明ではＮ＝Ｍ×Ｌの場合につ
いて説明したが、各行電極サブグループを構成する行電
極数を全て等しくするということができない場合には、
ダミーの行電極を導入して、全ての行電極サブグループ
に含まれる行電極数を等しいものと仮想することができ
る。

【００２３】ところで、入力される映像信号の周波数
と、液晶表示素子側の１表示サイクルの周波数とは一般
的に異なる。液晶表示素子を駆動する波形の基本的なパ
ルス幅は、走査線の多重度や、表示の見やすさの観点か
ら、１０〜数１０ｎｓｅｃ程度に決められることが多
い。したがって、１表示サイクルの周波数は走査線数に
もよるが、１００〜２００Ｈｚ程度になることが多い。
一方、入力される映像信号の周波数は６０Ｈｚ程度であ
ることが多い。

【００２４】したがって、各々のタイミングを調節する
必要がある。この調整は、映像信号をいったんメモリに
書き込み、書き込まれたデータを書き込みと非同期で読
み出すことによって行われるのが一般的である。すなわ
ち、書き込み用メモリと読み出し用メモリを用意し、映
像信号は入力のタイミングに応じて書き込み用メモリに
書き込まれるとともに、１表示サイクルのタイミングに
応じて読み出し用メモリから読み出される。

【００２５】ＭＬＳ方式でない従来方式の駆動法では、
線順次選択が行われるので、特定の走査線上の列電極の
映像信号が決まれば、列信号に印加すべき電圧は決まっ
てしまう。したがって、基本的に、メモリは１つあれば
よかった。

【００２６】しかし、本発明に関連するＭＬＳ法におい
ては、複数行を同時に選択する。したがって、列信号に
印加すべき電圧は、同時に選択される行電極に印加され
る信号と同時に選択される行電極上の映像信号とを用い
て演算することにより決められる。つまり、画素データ
を複数個（同時選択される行数分）のメモリに分割して
蓄えこのメモリから並列にデータを読み出して演算を行
うことになる。

【００２７】したがって、従来の方法を単に応用したの
では、同時選択される行電極の本数と同数（ＲＧＢがあ
る場合は、３倍）のメモリが必要となる。たとえばＬ＝
７のカラー液晶表示においては、ＲＧＢおのおののデー
タを並列に扱うので３×７＝２１個の高速メモリを使用
する必要があった。さらに、同時にメモリへの書き込み
読み出しを行う必要のあるときは、読み出し用、および
書き込み用のそれぞれ２１個、合計４２個のメモリを使
用する必要があった。

【００２８】ところで、メモリは大きく分けて次の３種
類に分類される。１つはＳＲＡＭ（スタティック・ラン
ダム・アクセス・メモリ）、２つ目はＤＲＡＭ（ダイナ
ミック・ランダム・アクセス・メモリ）、３つ目はＶＲ
ＡＭ（ビデオ・ランダム・アクセス・メモリ）である。

【００２９】ＳＲＡＭは、メモリへの書き込み時間、メ
モリからの読み出し時間が高速で、２０〜３０ｎｓのも
のが入手できるが、価格が一番高い。ＤＲＡＭは、メモ
リへの書き込み時間、メモリからの読み出し時間が低速
で、１５０〜２００ｎｓかかるが、価格が一番低い。Ｖ
ＲＡＭは、ＤＲＡＭに入出力ポートであるＳＡＭ（シリ
アル・アクセス・メモリ）を付加したもので、一定の規
則性を保ってメモリへの書き込み、メモリからの読み出
しを行うとき（順次アクセスを行うとき）は高速で３０
ｎｓ位であるが、ランダムにメモリへの書き込み、メモ
リからの読み出しを行うとき（直接アクセスを行うと
き）は低速になり１５０〜２００ｎｓ位である。価格は
ＤＲＡＭの次に低い。

【００３０】従来の方法では、１表示サイクルに対応し
たスピードでメモリから読み出すために大量に高価なＳ
ＲＡＭを用いる必要がある。したがってきわめてコスト
が高くなってしまう。またＭＬＳ法においては、列信号
の演算回路の前段で演算処理に適したデータ配列となっ
ている必要があるという、独自の問題も発生する。

【００３１】本発明は、ＭＬＳ法による駆動に適すると
ともに、必要なメモリの数を減らして低コスト化できる
方法を新規に提供するものである。

【００３２】

【課題を解決するための手段】本発明は前記課題を解決
すべくなされたものであり、複数の行電極と複数の列電
極とを有する液晶表示素子の行電極を複数本一括して選
択し、列電極には同時選択された行電極のパネル上の位
置に対応する映像信号を直交関数で変換した直交変換信
号に基づく電圧を印加するとともに行電極には上記直交
関数に基づく電圧を印加して液晶表示装置を駆動する際
の列信号形成方法であって、同時選択された行電極のパ
ネル上の位置に対応する映像信号から列信号を形成する
工程は、少なくとも、入力される映像信号を所定のビッ
ト幅の映像信号に変換する直並列変換工程と、前記映像
信号をいったん１個以上のメモリに書き込んだ後、読み
出す書き込み・読み出し工程と、前記１個以上のメモリ
から読み出された映像信号を直交関数で変換して直交変
換信号とする演算工程と、を有し、前記書き込み・読み
出し工程において、書き込みについては直接アクセスに
より行い、同じ列電極に対応した行電極上のデータは、
同時選択されるＬ本の行電極について隣り合うＬ個のア
ドレスに格納することを特徴とする列信号の形成方法を
提供する。

【００３３】本発明の好ましい態様においては、前記書
き込み・読み出し工程において、読み出しについては直
接アクセスより高速な順次アクセスにより行う。

【００３４】また、本発明の別の好ましい態様において
は、液晶表示装置の駆動は、画面を複数のサブ画面に分
配し、該サブ画面を連続して表示することによって階調
表示を得るものであり、該書き込み・読み出し工程の後
で、映像信号を１ドット１色につき１ビットのデータに
変換してサブ画面の映像信号とする階調決定工程を有す
る、ことを特徴とする。

【００３５】また、本発明の別の好ましい態様において
は、液晶表示装置の駆動は、画面を複数のサブ画面に分
配し、該サブ画面を連続して表示することによって階調
表示を得るものであり、該直並列変換工程の前で、階調
を含む映像信号を１ドット１色につき１ビットのデータ
に変換してサブ画面の映像信号とする階調決定工程を有
する、ことを特徴とする。

【００３６】また、本発明の別の好ましい態様において
は、該演算工程の前で、同時選択する行電極の本数をＬ
本として、連続したＬ個のＫビット幅のデータを連続し
たＫ個のＬビット幅のデータに変換する縦横変換工程を
有することを特徴とする。

【００３７】また、本発明の別の好ましい態様において
は、演算工程では、メモリから読み出された映像信号を
直交関数で変換して直交変換信号とする演算と並行し
て、非選択時の画素に印加される実効電圧がどの画素に
対しても実質的に一定の値になる様に列信号に含められ
る補正信号の形成が行われることを特徴とする。

【００３８】本発明の液晶表示素子は、基本的には、特
開平６−２７９０４および特開平６−２７９０７で提案
された駆動方法で駆動される。すなわち、複数の行電極
と複数の列電極とからなる液晶表示素子の行電極をＭ個
の（Ｍは２以上の整数）行電極サブグループに分けて、
この行電極サブグループについて一括して選択して駆動
される。

【００３９】本発明の液晶表示素子は、高速応答性のも
のが好ましい。高速応答性の液晶表示素子は、液晶層の
厚みｄを小さくするとともに、低粘性で、屈折率異方性
の大きい液晶を用いることによって得られる。このよう
な条件を満たすものとして、液晶材料としては、トラン
系のもの（特開昭６１−５６３１）、ジフルオロスチル
ベン系もの（特開平１−９６４７５）などがある。

【００４０】なお、本明細書では、直接アクセスとは、
データの物理的位置を示すアドレスによって、データの
相対位置には無関係な順序でメモリからデータを読み取
ることもしくはメモリに格納することをいい、順次アク
セスとは、順序づけられているのと同じ順番でデータを
メモリに格納すること、または、メモリからデータを読
み取ることをいう。

【００４１】本発明による映像信号の演算回路は基本的
には、図１に示すように直並列変換回路１、メモリ（主
にＶＲＡＭ）２、縦横変換回路３、列信号発生回路４か
ら構成される。

【００４２】入力信号はたとえばＲＧＢ各色並列なディ
ジタル信号とし、表示画面の各画素に対応するディジタ
ルデータが左上から横方向に順次転送され１行目のデー
タがすべて転送され終わると次の行に移り、以下このよ
うにしてＲＧＢ一組（１ピクセル）の映像信号が送られ
てくるものとする。この映像信号を直並列変換回路１で
Ｋピクセル分の並列データに変換しデータ転送速度の低
くしてメモリ２にデータを書き込む。

【００４３】図２に表示画面でのデータの定義の仕方
を、図３にメモリ上でのデータの並べ方を示す。すなわ
ち、同じ列電極に対応した行電極上のデータは、同時選
択されるＬ本の行電極について隣り合うＬ個のアドレス
に格納する。このような並べ方でメモリに書き込むこと
により、ここから読み出したデータを用いて、後のステ
ージでの演算が可能になっている。メモリはＤＲＡＭで
もよいが、後の演算速度を上げるためには、高速な順次
アクセスモードを備えたたＶＲＡＭを用いることが好ま
しい。メモリに蓄えられたデータは、好ましくは高速な
順次アクセスモードを利用し読み出され縦横変換回路に
転送される。

【００４４】縦横変換回路３は必要に応じて用いられ、
図４に示すように、Ｋピクセルの表示データをＬ回転送
して蓄えておき、これをＬピクセルのデータとしてＫ回
に分けて読み出す回路である。すなわち、Ｋピクセルの
シリアルデータをＬピクセルのシリアルデータに変換す
る回路である。縦横変換回路３は、メモリのデータ幅が
後段の列信号発生回路４で必要なデータ幅よりも狭い場
合に、データ幅を調整する。このようにして縦横変換回
路３からは列電圧の演算に必要なＬピクセルのデータが
連続的に出力され演算回路（列信号発生回路４）に転送
できる。

【００４５】列信号発生回路４ではＬピクセルの表示デ
ータと同時選択された複数行の行選択パターンとを用い
て演算（前述の直交変換であり、排他的論理和ゲートを
通した後にその算術和をとる）を行い列電極信号を発生
させ、必要なタイミング信号と一緒に液晶表示モジュー
ルに転送する。

【００４６】

【実施例】

［実施例１］図５に３個のメモリを用いて３２０×３×
２４０ドットの液晶表示パネルを駆動する例を示す。

【００４７】同時選択ライン数Ｌ＝７、フレーム変調
（たとえば、特開平６−２７９０４、ＵＳＰ５２６２８
８１）による１６階調表示（Ｒ、Ｇ、Ｂ：各色４ビット
ディジタル入力）とする。この場合、Ｒ、Ｇ、Ｂは各々
並列かつ独立にデータ信号処理が行われているので、一
つの色について説明する。

【００４８】入力された４ビットのデータは４段直並列
変換器１１で１６ビットのデータに変換してメモリ１２
に送られる。４段直並列変換器１１としては、具体的に
は４段シフトレジスタを用いた。すなわち、４段シフト
レジスタの入力端子にシリアルデータを入力し、その４
個の各タップ出力をメモリ１６に入力する。

【００４９】ここで、メモリとしては１６ビット幅のＶ
ＲＡＭを用いる。メモリへの書き込みは直接アクセスモ
ードを用いて表１に示すようなフォーマットで書き込ん
でいく。

【００５０】

【表１】

【００５１】すなわち、液晶パネル上において上からｘ
行目、左からｙ列目の画像データ（ｘ，ｙ）を定義する
と、メモリアドレス０へは１行目の１から４列目までの
４ドット分のデータ、（１，１）（１，２）（１，３）
（１，４）が蓄えられ、メモリアドレス１へは２行目の
１から４列目までの４ドット分のデータ（２，１）
（２，２）（２，３）（２，４）が蓄えられ、メモリア
ドレス２へは３行目の１から４列目までの４ドット分の
データ（３，１）（３，２）（３，３）（３，４）が蓄
えられ、．．．、メモリアドレス６へは７行目の１から
４列目までの４ドット分のデータ（７，１）（７，２）
（７，３）（７，４）が蓄えられる。

【００５２】つぎにメモリアドレス７へは１行目の５か
ら８列目までの４ドット分のデータ（１，５）（１，
６）（１，７）（１，８）を、メモリアドレス８へは２
行目の５から８列目までの４ドット分のデータ（２，
５）（２，６）（２，７）（２，８）を、．．．、メモ
リアドレス１３へは７行目の５から８列目までの４ドッ
ト分のデータ（７，５）（７，６）（７，７）（７，
８）を蓄え、以下同様にして３２０×２４０ドット分の
データを書き込む。

【００５３】すなわち、同じ列電極に対応した行電極上
のデータは、同時選択されるＬ本の行電極について隣り
合うＬ個のアドレスに格納される。このようにすること
により、後段のメモリからの読み出しを高速にするとと
もに、演算を容易にする。

【００５４】メモリ１２からの読み出しは高速な順次ア
クセスモードでＬＣＤの駆動タイミングに応じて行う。
すなわち、メモリアドレス０から４ドット分の１６ビッ
トデータを順々にアドレスを増加させて読み出し、階調
決定回路１５へ送る。階調決定回路１５は、１ドット当
り４ビットの階調データをオンまたはオフの階調を含ま
ない１ビットデータに変換してサブ画面の映像信号と
し、サブ画面表示を複数のサイクル繰り返して階調表示
を実現する（いわゆるフレーム変調）回路である。具体
的には、４ビットのデータを所定のタイミングで１ビッ
トデータに分配するデマルチプレクサを用いている。ど
のビットがどのサブ画面に対応するかは、フレームカウ
ンタによる計数によって決められる。このようにして、
４ドット分の階調データに相当する１６ビットのデータ
を４ビットの階調のないシリアルデータで縦横変換回路
１３に出力する。

【００５５】このデータは４ビット幅で７回続けて縦横
変換回路１３に送られる。縦横変換回路１３は書き込み
と読み出しを同時に行う必要があるため、２組の４×７
ビットレジスタで構成されている。すなわち、１列目か
ら４列目の１から７行目までの４ビットずつのデータが
縦横変換回路１３に蓄えられる。読み出しは１列目の１
行から７行目までの７ビットずつのデータを４回に分け
て読み出し、列信号発生回路１４へ送る。

【００５６】列信号発生回路１４では入力された７ビッ
トデータと７ビットの行セレクトパターンとの対応する
排他的論理和をとり”１”の数を数えて３ビットの形で
出力する。このデータは表示データとして液晶表示モジ
ュールの列ドライバへ送られる。

【００５７】列信号発生回路１４は、たとえば、図９に
示される構成になっている。７ビットのデータ信号を排
他的論理和ゲート１４３、１４３、・・・に入力する。
排他的論理和ゲート１４３にはそれぞれ直交関数発生器
からの信号も入力される。排他的論理和ゲート１４３の
出力は加算器１４１で同時選択される行電極について加
算される。

【００５８】表示データは適宜バッファメモリを介して
列ドライバで所定の列電圧に変換した後、液晶表示素子
の列電極に印加される。

【００５９】列ドライバはたとえば図１０に示す構成と
なっておりシフトレジスタ１７１、ラッチ１７２、電圧
レベル選別器１７３、および電圧分割器１７４からなっ
ている。電圧レベル選別器１７３としてはデマルチプレ
クサを用いている。１行分のデータをシフトレジスタ１
７１に送り込んだ段階で表示データの列電圧への変換と
直交変換番号に対応する直交関数の行電圧への変換とを
同時に行うことになる。

【００６０】この例では、入力される画像データとメモ
リから読み出される画像データが非同期で動くことがで
きるため自由度の高いコントロール回路が構成できる。

【００６１】［実施例２］図６に４個のメモリを用いて
６４０×３×４８０ドット液晶表示パネルを制御する例
を示す。

【００６２】同時選択ライン数Ｌ＝７、フレーム変調
（たとえば、特開平６−２７９０４、ＵＳＰ５２６２８
８１）による１６階調表示（Ｒ、Ｇ、Ｂ：各色４ビット
ディジタル入力）とする。

【００６３】信号処理は、階調情報を持った４ビットの
画像データをＲ、Ｇ、Ｂ３ビットずつ４組に分けて行
う。すなわち、ＭＳＢ（２³ ）、２ｎｄＭＳＢ（２
² ）、３ｒｄＭＳＢ（２¹ ）、ＬＳＢ（２⁰ ）の４組に
信号を分けて、並列処理を行う。

【００６４】入力された３ビットのデータは５段直並列
変換器２１で１５ビットのデータに変換してメモリ２２
に送られる。５段直並列変換器２１としては、具体的に
は５段シフトレジスタを用いた。すなわち、５段シフト
レジスタの入力端子にシリアルデータを入力し、その５
個の各タップ出力をメモリ２２に入力する。

【００６５】ここで、メモリ２２としては１６ビット幅
のＶＲＡＭを用いる。メモリ２２への書き込みは直接ア
クセスモードを用いて表２に示すようなフォーマットで
書き込んでいく。

【００６６】

【表２】

【００６７】すなわち、液晶パネル上において上からｘ
行目、左からｙ列目の画像データ（ｘ，ｙ）を定義する
と、メモリアドレス０へは１行目の１から５列目までの
５ドット分のデータ、（１，１）（１，２）（１，３）
（１，４）（１，５）が蓄えられ、メモリアドレス１へ
は２行目の１から５列目までの５ドット分のデータ、
（２，１）（２，２）（２，３）（２，４）（２，５）
が蓄えられ、メモリアドレス２へは３行目の１から５列
目までの５ドット分のデータ、（３，１）（３，２）
（３，３）（３，４）（３，５）が蓄えられ、．．．、
メモリアドレス６へは７行目の１から５列目までの５ド
ット分のデータ、（７，１）（７，２）（７，３）
（７，４）（７，５）が蓄えられる。

【００６８】つぎにメモリアドレス７へは１行目の６か
ら１０列目までの５ドット分のデータ、（１，６）
（１，７）（１，８）（１，９）（１，１０）を、メモ
リアドレス８へは２行目の６から１０列目までの５ドッ
ト分のデータ、（２，６）（２，７）（２，８）（２，
９）（２，１０）を、．．．、メモリアドレス１３へは
７行目の６から１０列目までの５ドット分のデータ、
（７，６）（７，７）（７，８）（７，９）（７，１
０）を蓄え、以下同様にして６４０×４８０ドット分の
データを書き込む。

【００６９】すなわち、同じ列電極に対応した行電極上
のデータは、同時選択されるＬ本の行電極について隣り
合うＬ個のアドレスに格納される。このようにすること
により、後段のメモリからの読み出しを高速にするとと
もに、演算を容易にする。

【００７０】メモリ２２からの読み出しは高速な順次ア
クセスモードでＬＣＤの駆動タイミングに応じて行う。
すなわち、メモリアドレス０から１５ビットデータを順
々にアドレスを増加させて読み出し、これら４組の１５
ビットデータをデータフォーマット変換回路２６へ送
る。

【００７１】データフォーマット変換回路２６は、各階
調ごとに１５ビット幅で並列に送られたデータをＲＧＢ
ごとの２０ビット幅の並列信号に整理し直す回路であ
り、通常は、回路基板上で適宜の配線を行うことにより
足りる。

【００７２】データフォーマット変換回路２６でＲＧＢ
３組の２０ビットデータに変換されたのち、データは階
調決定回路２５へ送られる。階調決定回路２５では１ド
ット当り４ビットの階調データをオン／オフ１ビットの
データに変換してサブ画面の映像信号とし、サブ画面を
たとえば１５サイクルかけて階調表示を実現するフレー
ム変調用回路である。具体的には、２０ビット幅のデー
タを所定のタイミングで５ビット幅データに分配するデ
マルチプレクサを用いている。どのビットがどのサブ画
面に対応するかは、フレームカウンタによる計数によっ
て決められる。このようにして５ドット分の階調データ
に相当する２０ビットのデータを５ビットの階調のない
シリアルデータに変換して縦横変換回路２３に出力す
る。

【００７３】この５ビット幅のデータは７回続けて縦横
変換回路２３に送られる。縦横変換回路２３は書き込み
と読み出しを同時に行う必要があるため、２組の５×７
ビットレジスタで構成されている。すなわち、１列目か
ら５列目の１から７行目までの５ビットずつのデータが
縦横変換回路２３に蓄えられる。読み出しは１列目の１
行から７行目までの７ビットずつのデータを５回に分け
て読み出し、列信号発生回路２４へ送る。

【００７４】列信号発生回路２４では入力された７ビッ
トデータと７ビットの行セレクトパターンとの対応する
排他的論理和をとり”１”の数を数えて３ビットの形で
出力する。このデータは表示データとして列ドライバへ
送られる。表示データは列ドライバで所定の列電圧に変
換した後、液晶表示素子の列電極に印加される。列信号
発生回路と列ドライバとは実施例１と同様の回路を用い
ることができる。

【００７５】この例でも、実施例１と同様に、入力され
る画像データとメモリから読み出される画像データが非
同期で動くことができるため自由度の高いコントロール
回路が構成できる。

【００７６】［実施例３］図７に２個のメモリを用いて
６４０×３×４８０ドット液晶表示パネルを制御する例
を示す。

【００７７】同時選択ライン数Ｌ＝７、フレーム変調
（特開平６−２７９０４、ＵＳＰ５２６２８８１）によ
る８階調表示（Ｒ、Ｇ、Ｂ：各色３ビットディジタル入
力）とする。また２画面駆動を行う。すなわち、表示面
を２つに分割し、それぞれを独立して駆動することにす
る。

【００７８】従来の回路構成で、階調決定回路をフレー
ムバッファメモリの後に置くと、同時選択ライン数と同
じ数の階調決定回路が必要であったばかりでなく、階調
情報を含んだ多ビットの画像データを記憶するためフレ
ームバッファメモリの容量も大きくなる。

【００７９】本実施例は図７に示すように階調決定回路
３５、５段直並列変換器３１、メモリ（ＶＲＡＭ）３
２、データフォーマット変換器３６、縦横変換回路３
３、列信号発生回路３４、から構成されている。

【００８０】階調情報を持ったＲＧＢそれぞれ３ビット
の画像データは階調決定回路３５により、表３に示すよ
うに画像データ入力に対応して各表示サイクル毎にオン
／オフ１ビットのデータに変換して出力される。ここ
で、画像データ出力中の１〜７の数字は表示サイクルを
示す。つまり、３ビットの表示データを１ビット×７回
の出力に変換する。

【００８１】

【表３】

【００８２】具体的には、３ビットのデータを所定のタ
イミングで１ビットデータに分配するデマルチプレクサ
を用いている。どのビットがどのサブ画面に対応するか
は、フレームカウンタによる計数によって決められる。
このようにして１ドット分の階調データに相当する３ビ
ットのデータを１ビットの階調のないシリアルデータに
変換して５段直並列変換器３１に出力する。

【００８３】５段直並列変換器３１に入力された１ビッ
トシリアルデータは５ビット幅のデータに変換される。
５段直並列変換器３１としては、前記実施例と同様に５
段シフトレジスタを用いた。すなわち、５段シフトレジ
スタの入力端子にシリアルデータを入力し、その５個の
各タップ出力をメモリ３２に入力する。

【００８４】メモリ（フレームバッファメモリ）３２へ
入力の際には、ＲＧＢ１５ビットのデータを一まとめに
する。メモリ３２への書き込みは直接アクセスモードを
用いて表２に示すようなフォーマットで書き込んでい
く。なお、この場合、表２の中の（ｘ，ｙ）はＲＧＢの
３ドット分を表すとして読むこととする。

【００８５】すなわち、液晶パネル上において上からｘ
行目、左からｙ列目の画像データ（ｘ，ｙ）を定義する
と、メモリアドレス０へは１行目の１から５列目までの
ＲＧＢ５ピクセル分のデータ、（１，１）（１，２）
（１，３）（１，４）（１，５）が蓄えられ、メモリア
ドレス１へは２行目の１から５列目までの５ピクセル分
のデータ、（２，１）（２，２）（２，３）（２，４）
（２，５）が蓄えられ、メモリアドレス２へは３行目の
１から５列目までの５ピクセル分のデータ、（３，１）
（３，２）（３，３）（３，４）（３，５）が蓄えら
れ、．．．、メモリアドレス６へは７行目の１から５列
目までの５ピクセル分のデータ、（７，１）（７，２）
（７，３）（７，４）（７，５）が蓄えられる。

【００８６】つぎにメモリアドレス７へは１行目の６か
ら１０列目までの５ピクセル分のデータ、（１，６）
（１，７）（１，８）（１，９）（１，１０）を、メモ
リアドレス８へは２行目の６から１０列目までの５ピク
セル分のデータ、（２，６）（２，７）（２，８）
（２，９）（２，１０）を、．．．、メモリアドレス１
３へは７行目の６から１０列目までの５ピクセル分のデ
ータ、（７，６）（７，７）（７，８）（７，９）
（７，１０）を蓄え、以下同様にして６４０×４８０ピ
クセル分のデータを書き込む。

【００８７】すなわち、同じ列電極に対応した行電極上
のデータは、同時選択されるＬ本の行電極について隣り
合うＬ個のアドレスに格納される。このようにすること
により、後段のメモリからの読み出しを高速にするとと
もに、演算を容易にする。

【００８８】メモリ３２からの読み出しは高速な順次ア
クセスモードで行う。すなわち、メモリアドレス０から
１５ビットデータを順々にアドレスを増加させて読み出
し、これら２組の１５ビットデータをデータフォーマッ
ト変換回路３６へ送る。

【００８９】データフォーマット変換回路３６は、２組
の１５ビット幅で並列に送られたデータをＲＧＢ３組の
５ビット幅の並列信号に整理し直す回路であり、通常
は、回路基板上で適宜の配線を行うことにより足りる。
本実施例では２画面駆動を行うので液晶表示素子の上半
分用と下半分用のデータとして並列な２組のデータに変
換して出力する。

【００９０】このデータを７回続けて縦横変換回路３３
へ送る。縦横変換回路３３は書き込みと読み出しを同時
に行う必要があるため、２組の５×７ビットレジスタで
構成されている。すなわち、１列目から５列目の１から
７行目までの５ビットずつのデータが縦横変換回路３３
ヘ蓄えられる。読み出しは１列目の１行から７行目まで
の７ビットずつのデータを５回に分けて読み出し、列信
号発生回路３４へ送る。

【００９１】列信号発生回路３４では入力された７ビッ
トデータと７ビットの行セレクトパターンとの対応する
排他的論理和をとり”１”の数を数えて３ビットの形で
出力する。このデータは表示データとして列ドライバへ
送られる。表示データは列ドライバで所定の列電圧に変
換した後、液晶表示素子の列電極に印加される。列信号
発生回路と列ドライバとは実施例１と同様の回路を用い
ることができる。

【００９２】この例では、入力される画像データとメモ
リから読み出される画像データが同期して動くため、メ
モリからの読み出し速度がデータ入力速度に依存する。
したがって、コントロールの自由度は下がるが、階調決
定回路がメモリの前に位置するため、処理するデータの
ビット数が減り、回路を簡素化できる利点を持つ。

【００９３】［実施例４］図８に８個のメモリを用いて
６４０×３×４８０ドット液晶表示パネルを制御する例
を示す。

【００９４】同時選択ライン数Ｌ＝７、振幅変調（特願
平４−２２２０５３）による２５６階調表示（Ｒ、Ｇ、
Ｂ：各色８ビットディジタル入力）とする。

【００９５】信号処理は、階調情報を持った８ビットの
画像データをＲ、Ｇ、Ｂ３ビットずつ８組に分けて行
う。すなわち、ＭＳＢ（２⁷ ）、２ｎｄＭＳＢ（２
⁶ ）、３ｒｄＭＳＢ（２⁵ ）、４ｔｈＭＳＢ（２⁴ ）、
５ｔｈＭＳＢ（２³ ）、６ｔｈＭＳＢ（２² ）、７ｔｈ
ＭＳＢ（２¹ ）、ＬＳＢ（２⁰ ）の８組に信号を分け
て、並列処理を行う。

【００９６】入力された３ビットのデータは５段直並列
変換器４１で１５ビットのデータに変換してメモリ４２
に送られる。５段直並列変換器２１としては、具体的に
は５段シフトレジスタを用いた。すなわち、５段シフト
レジスタの入力端子にシリアルデータを入力し、その５
個の各タップ出力をメモリ２２に入力する。

【００９７】ここで、メモリ４２としては１６ビット幅
のＶＲＡＭを用いる。メモリ４２への書き込みは直接ア
クセスモードを用いて表２に示すようなフォーマットで
書き込んでいく。

【００９８】すなわち、液晶パネル上でのデータ（ｘ，
ｙ）を定義すると、メモリアドレス０へは１行目の１か
ら５列目までの５ドット分のデータ、（１，１）（１，
２）（１，３）（１，４）（１，５）が蓄えられ、メモ
リアドレス１へは２行目の１から５列目までの５ドット
分のデータ、（２，１）（２，２）（２，３）（２，
４）（２，５）が蓄えられ、メモリアドレス２へは３行
目の１から５列目までの５ドット分のデータ、（３，
１）（３，２）（３，３）（３，４）（３，５）が蓄え
られ、．．．、メモリアドレス６へは７行目の１から５
列目までの５ドット分のデータ、（７，１）（７，２）
（７，３）（７，４）（７，５）が蓄えられる。

【００９９】つぎにメモリアドレス７へは１行目の６か
ら１０列目までの５ドット分のデータ、（１，６）
（１，７）（１，８）（１，９）（１，１０）を、メモ
リアドレス８へは２行目の６から１０列目までの５ドッ
ト分のデータ、（２，６）（２，７）（２，８）（２，
９）（２，１０）を、．．．、メモリアドレス１３へは
７行目の６から１０列目までの５ドット分のデータ、
（７，６）（７，７）（７，８）（７，９）（７，１
０）を蓄え、以下同様にして６４０×４８０ドット分の
データを書き込む。

【０１００】すなわち、同じ列電極に対応した行電極上
のデータは、同時選択されるＬ本の行電極について隣り
合うＬ個のアドレスに格納される。このようにすること
により、後段のメモリからの読み出しを高速にするとと
もに、演算を容易にする。

【０１０１】メモリ４２からの読み出しは高速な順次ア
クセスモードでＬＣＤの駆動のタイミングに応じて行
う。すなわち、メモリアドレス０から１５ビットデータ
を順々にアドレスを増加させて読み出し、これら８組の
１５ビットデータをデータフォーマット変換回路４６へ
送る。

【０１０２】データフォーマット変換回路４６は、各階
調ごとに１５ビット幅で並列に送られたデータをＲＧＢ
３組の４０ビットデータ（８ビット×５ドット）に整理
し直す回路であり、通常は、回路基板上で適宜の配線を
行うことにより足りる。本実施例では２画面駆動を行う
ので液晶表示素子の上半分用と下半分用のデータとして
並列な２組のデータに変換して出力する。

【０１０３】データフォーマット変換回路４６で上下画
面それぞれＲＧＢ３組の４０ビットデータに変換された
のち、データは縦横変換回路４３へ送られる。この出力
は７回続けて行われる。縦横変換回路４３は書き込みと
読み出しを同時に行う必要があるため、１ドットあたり
２組の５×７ビットレジスタで構成されている。すなわ
ち、縦横変換回路４３の１列目から５列目に１から７行
目までの４０ビット（８ビット×５ドット）ずつのデー
タが蓄えられる。

【０１０４】読み出しは１列目の１行から７行目までの
５６ビットずつのデータを５回に分けて読み出し、列信
号発生回路４４へ送る。

【０１０５】列信号発生回路４４では特願平４−２２２
０５３に記載されたように、列方向の７つの表示データ
と７つの行選択パターンベクトルとの演算を行い、Ｄ／
Ａ変換回路４７へ送る。列信号発生回路４４は、たとえ
ば、実施例１〜３の列信号発生回路に並列に図１１に示
したような補正信号発生器を備えたものを使用できる。

【０１０６】図１１に示した回路においては、補正信号
の形成は以下のように行われる。同時選択された行電極
の列について映像信号の自乗値を自乗かけ算器１５１で
計算する。その補数をとって、同時選択される行電極に
関しアキュームレータ１５２で加算する。その後開平器
１５３を通して、開平演算して補正信号とする。

【０１０７】形成された補正信号は、図９に示した回路
の出力と並列して、Ｄ／Ａ変換回路４７に送られる。Ｄ
／Ａ変換回路４７では入力されたディジタル信号をアナ
ログ信号に変換し、このデータを表示データとして液晶
表示モジュールの列ドライバへおくられる。

【０１０８】表示データは列ドライバで所定の列電圧に
変換した後、液晶表示素子の列電極に印加される。

【０１０９】

【発明の効果】本発明により、ＭＬＳ駆動法に必要な列
電圧の高速演算を実現しながら、安価なダイナミックメ
モリの使用を可能にし、かつメモリの数を削減し回路を
簡素化することが可能となる。

【０１１０】また、前記書き込み・読み出し工程におい
て、読み出しについては直接アクセスより高速な順次ア
クセスにより行うことにより、安価かつ高速な演算が可
能になる。

【０１１１】また、液晶表示装置は、画面を複数のサブ
画面に分配し、該サブ画面を連続して表示することによ
って階調表示を得るものであり、該書き込み・読み出し
工程の後で、パラレル映像信号を１ドット１色につき１
ビットのデータに変換してサブ画面の映像信号とする階
調決定工程を有する、ことにより、列信号の高速演算を
可能にするとともに、階調表示が可能になる。

【０１１２】また、液晶表示装置は、画面を複数のサブ
画面に分配し、該サブ画面を連続して表示することによ
って階調表示を得るものであり、該直並列変換工程の前
で、階調を含むシリアル映像信号を１ドット１色につき
１ビットのデータに変換してサブ画面の映像信号とする
階調決定工程を有する、ことにより、階調表示を可能に
するとともに、処理するデータのビット数が減り、回路
を簡素化できる。

【０１１３】また、該演算工程の前で、同時選択する行
電極の本数をＬ本として、連続したＬ個のＫビット幅の
データを連続したＫ個のＬビット幅のデータに変換する
縦横変換工程を有する、ことにより、メモリのビット幅
が同時選択される行電極の本数と異なる場合の調整が可
能になる。

【０１１４】また、演算工程では、メモリから読み出さ
れたパラレル映像信号を直交関数で変換して直交変換信
号とする演算と並行して、非選択時の画素に印加される
実効電圧がどの画素に対しても実質的に一定の値になる
様に列信号に含められる補正信号の形成が行われること
により、フリッカーの少ない見栄えの良い表示が得られ
る。

【図面の簡単な説明】

【図１】本発明の概要を示すブロック図である。

【図２】表示画面でのデータの定義の仕方を示す概念図
である。

【図３】メモリ上でのデータの並べ方を示す概念図であ
る。

【図４】縦横変換回路の機能を示す概念図である。

【図５】本発明の第１の実施例を示すブロック図であ
る。

【図６】本発明の第２の実施例を示すブロック図であ
る。

【図７】本発明の第３の実施例を示すブロック図であ
る。

【図８】本発明の第４の実施例を示すブロック図であ
る。

【図９】本発明で用いる列信号発生回路の１例を示すブ
ロック図である。

【図１０】本発明で用いる列ドライバの１例を示すブロ
ック図である。

【図１１】本発明で用いることのできる補正信号発生回
路の１例を示すブロック図である。

【図１２】ＭＬＳ法における行電極波形の１例を示した
波形図である。

【図１３】（ａ），（ｂ），（ｃ）は選択電圧行列の例
を示す説明図である。

【符号の説明】

１：直並列変換回路 ２：メモリ ３：縦横変換回路 ４：列信号発生回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 雅美 神奈川県横浜市神奈川区羽沢町松原1160番 地 エイ・ジー・テクノロジー株式会社内 (72)発明者 浅利 悟郎 神奈川県横浜市神奈川区羽沢町1150番地 旭硝子株式会社中央研究所内 (72)発明者 大西 孝宣 神奈川県横浜市神奈川区羽沢町松原1160番 地 エイ・ジー・テクノロジー株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】複数の行電極と複数の列電極とを有する液
   晶表示素子の行電極を複数本一括して選択し、列電極に
   は同時選択された行電極のパネル上の位置に対応する映
   像信号を直交関数で変換した直交変換信号に基づく電圧
   を印加するとともに行電極には上記直交関数に基づく電
   圧を印加して液晶表示装置を駆動する際の列信号形成方
   法であって、 同時選択された行電極のパネル上の位置に対応する映像
   信号から列信号を形成する工程は、少なくとも、 入力される映像信号を所定のビット幅の映像信号に変換
   する直並列変換工程と、 前記映像信号をいったん１個以上のメモリに書き込んだ
   後、読み出す書き込み・読み出し工程と、 前記１個以上のメモリから読み出された映像信号を直交
   関数で変換して直交変換信号とする演算工程と、 を有し、 前記書き込み・読み出し工程において、書き込みについ
   ては直接アクセスにより行い、同じ列電極に対応した行
   電極上のデータは、同時選択されるＬ本の行電極につい
   て隣り合うＬ個のアドレスに格納することを特徴とする
   液晶表示装置の列信号形成方法。
2. 【請求項２】請求項１記載の液晶表示装置の列信号形成
   方法であって、 前記書き込み・読み出し工程において、読み出しについ
   ては直接アクセスより高速な順次アクセスにより行う、 ことを特徴とする液晶表示装置の列信号形成方法。
3. 【請求項３】液晶表示装置の駆動は、画面を複数のサブ
   画面に分配し、該サブ画面を連続して表示することによ
   って階調表示を得るものであり、 該書き込み・読み出し工程の後で、映像信号を１ドット
   １色につき１ビットのデータに変換してサブ画面の映像
   信号とする階調決定工程を有する、 ことを特徴とする請求項１または請求項２記載の液晶表
   示装置の列信号形成方法。
4. 【請求項４】液晶表示装置の駆動は、画面を複数のサブ
   画面に分配し、該サブ画面を連続して表示することによ
   って階調表示を得るものであり、 該直並列変換工程の前で、階調を含む映像信号を１ドッ
   ト１色につき１ビットのデータに変換してサブ画面の映
   像信号とする階調決定工程を有する、 ことを特徴とする請求項１または請求項２記載の液晶表
   示装置の列信号形成方法。
5. 【請求項５】該演算工程の前で、同時選択する行電極の
   本数をＬ本として、連続したＬ個のＫビット幅のデータ
   を連続したＫ個のＬビット幅のデータに変換する縦横変
   換工程を有する、 ことを特徴とする請求項１〜請求項４いずれか１項記載
   の液晶表示装置の列信号形成方法。
6. 【請求項６】演算工程では、メモリから読み出された映
   像信号を直交関数で変換して直交変換信号とする演算と
   並行して、非選択時の画素に印加される実効電圧がどの
   画素に対しても実質的に一定の値になるように列信号に
   含められる補正信号の形成が行われる、 ことを特徴とする請求項１〜請求項５いずれか１項記載
   の液晶表示装置の列信号形成方法。