KR900008243Y1

KR900008243Y1 - 디지탈처리 음향기기의 d/a컨버터 접속회로

Info

Publication number: KR900008243Y1
Application number: KR2019870010127U
Authority: KR
Inventors: 변형구
Original assignee: 삼성전자 주식회사; 안시환
Priority date: 1987-06-24
Filing date: 1987-06-24
Publication date: 1990-09-10
Also published as: KR890001425U

Abstract

내용 없음.

Description

디지털처리 음향기기의 D/A컨버터 접속회로

제 1 도는 본 고안의 회로도.

제 2 도는 제 1 도에 따른 타이밍챠트이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 랫치부 2 : 클록발생부

3 : 출력제어부 FF₁-FF₃₅: D플립플롭

AD₁-AD₆: 앤드게이트 OR₁-OR₄: 오아게이트

IV₁, IV₂: 인버터 SDATA : 신호처리부 출력데이터

ODATA : D/A컨버터입력데이터 L/R, OL/R : 채널선택신호

SCLK, OCLK : 클럭신호

본 고안은 디지털 신호를 처리하는 음향기기에 있어서, 신호처리부에서 출력되는 데이터를 디지털/아날로그 변환기(이하 D/A컨버터라 칭함)의 입력형태에 알맞는 신호로 변환시켜 디지털 음향기기에 D/A컨버터를 접속 시키기 위한 접속회로에 관한 것이다.

디지털 신호처리 방식의 음향기기에서 디지털화된 음향데이터를 D/A컨버터에 보낼 때 D/A컨버터에서 처리되는 데이터 형태와 신호처리부에서 공급되는 출력데이터의 형태가 상호 다르기 때문에 종래에는 디지털 필터라는 집적회로를 사용하여 데이터의 형태를 맞춰주면서 디지털적으로 필터링을 하도록하여 신호처리부에 D/A컨버터를 접속시킬 수 있었으나 디지털 필터기능을 수행하는 집적회로는 가격이 고가여서 제품의 원가 상승요인이 되어 보그형 모델에 적용하기에는 적절하지 못했다.

이에 본 고안은 상기한 실정을 감안하여 디지털 음향 기기의 신호처리부에서 출력되는 데이터형태와 D/A컨버터에서 요구되는 입력데이터 형태를 분석하고 양자간의 데이터 형태를 조정하므로써 디지털 음향기기의 신호처리부에다 D/A컨버터를 접속시킬 수 있게하는 접속회로를 제공하고자 하는 것으로, 이하 첨부도면에 의거하여 본 고안의 구성 및 작용효과를 상세히 설명하면 다음과 같다.

제 1 도는 본 고안의 회로구성도를 나타내는 것으로, 도시되지 않는 디지털 음향기기의 신호처리부로부터 출력되는 신호는 음향데이터(SDATA)와 채널선택신호(L/R) 및 음향데이터(SDATA)에 동기되는 클럭신호(SCLK)로서, 채널선택신호(L/R)는 제 2 도(ㄴ)와 같이 음향데이터(SDATA)가 좌측채널인가 우측채널인가를 나타내는 신호이고, 클럭신호(SCLK)는 제 2 도(ㄷ)과 같이 채널선택신호(L/R)보다 64배의 주파수를 갖는 신호로서 1주기에 1비트의 음향데이터(SDATA)가 출력되게 하는 신호이다.

그리고, 음향데이터(SDATA)는 채널선택회로(L/R)의 처음구간에서는 출력되지 않고 다음구간에서 클럭신호(SCLK)에 동기를 맞춰 출력된다. 즉 음향데이터(SDATA)는 신호처리부 내부신호인 제 2 도(ㄱ)과 같은 클럭신호(DCK)의 하이레벨 기간동안만 D/A컨버터로 공급하기 위한 데이터로서 출력되게 하는 것이다.

이와같이 신호처리부로부터 출력되는 데이터는 랫치부(1)를 구성하는 D플립플롭(FF₁-FF₃₂)에 각각 랫치되는데, 랫치부(1)는 좌측채널용의 D플립플롭(FF₁-FF₃₂)과 우측채널용의 D플립플롭(FF₁-FF₁₆)으로 각각 구성되어 있으며, 클록발생부(2)로부터 공급되는 클럭신호에 따라 신호처리부로부터 입력되어지는 데이터(SDATA)를 래치시킴과 더불어 래치된 데이터를 D/A컨버터쪽으로 출력시키게 되는바, 이에대해 좀더 상세히 설명한다.

우선, 좌우측채널의 데이터가 제 2 도(E)와 같이 신호 처리부로부터 좌우측채널래치용 플립플롭(FF₁-FF₁₆) (FF₁₇-FF₃₂)에 인가되고, 채널선택(L/R)는 D-플립플롭(FF₃₅)과, 앤드게이트(AD₁) 및 인버터(IV₂)에 의해 반전되어 앤드게이트(AD₃)의 일측단자에 입력된다.

한편 클럭신호(SCLK) (제 2 도(C))는 D-플립플롭(FF3)에 공급되어 2분주된 출력클럭신호(OCLK)로 변환됨과 동시에, 인버터 (IV₁)에 의해 반전되어 D-플립플롭(FF₃₃)과, 앤드게이트(AD₁)(AD₃)에 공급된다.

이때 제 2 도(E)와 같은 좌측채널데이터가 입력될 경우 채널선택신호(L/R)는 제 2 도 (L)와 같이 로우상태이므로 D-플립플롭(FF₃₅)의 출력은 제 2 도(D)와 같이 로우상태로서 앤드게이트(AD₄)에 인가되는바, 앤드게이트(AD₁)는 로우상태의 신호를 발생하여 오아게이트(OR₂)의 일측입력단자에 입력시킨다.

그리고, 로우상태의 채널선택신호(L/R)는 인버터(IV₂)에 의해 하이상태로 반전되어 앤드게이트(AD₃)의 일측단자에 입력되는바, 앤드게이트(AD₃)의 타측단자에는 인버터(IV₁)에 의해 반전된 클럭신호(SCLK)가 인가된다. 그러면 앤드게이트(AD₃)는 제 2 도 (O)와 같은 신호를 발생시켜 오아게이트(OR₂)의 타측입력단자에 인가한다.

이때 오아게이트(OR₂)는 앤드게이트(AD₄)로부터 입력된 제 2 도(X)와 같은 로우상태의 신호와 제 2 도(O)와 같은 신호를 논리조합하여 플립플롭(FF₁₇-FF₃₂)의 클럭신호로서 제공하게 된다.

따라서, 오아게이트(OR₂)는 음향데이터(SDATA)에 동기된 신호를 출력시켜 신호처리부로부터 공급되는 좌측채널구간에 나오는 16비트의 직렬 데이터를 래치하게 된다.

결국, 채널선택신호(L/R)는 좌측채널의 마지막 데이터가 출력된 다음 클럭신호(SCLK)의 상승점(rising cdge)에서 반전하게 된다.

다시말하면, 오아게이트(OR₂)는 채널선택신호(L/R)가 로우인 구간에서의 마지막 클럭이 래치한 값을 디지틀컨버터(DAC)의 한구간동안 유지시킨 후에 플립플롭(FF₁₇-FF₃₂)이 래치했던 값을 오른 방향으로 이동시키도록 클럭을 발생시키고 있는데 이것은 D/A컨버터 클럭(OCLK)에 의해 반전직후의 첫데이터를 선택할수 있게 하기 위한 것이다.

즉 좌측채널데이터 신호는 채널선택신호(L/R)가 로우인 기간동안 채널선택신호(L/R)가 하이인 구간에서 앤드게이트(AD6)에서 발생되어 오아게이트(OR₄)를 통해 D/A컨버터에 제공될 수가 있다.(제 2 도 (n))

한편, 채널선택신호(L/R)가 하이일 경우에는 전술한 것과는 반대로 클럭발생부(2)의 오아게이트(OR₁)(OR₂)의 출력상태가 서로 바뀌게 되어 래치부(1)의 D-플립플롭(FF₁-FF₆)과 D-플립플롭(FF₁₇-FF₃₂)의 기능이 상호 바뀌게 된다.

즉, 채널선택신호(L/R)는 하이레벨로 되고, 그에따라 앤드게이트(AD₁)는 제 2 도(ㅂ)와 같은 신호를 발생시켜 오아게이트(OR₁)의 일측단자에 입력시키는데, 오아게이트(OR₁)의 타측단자에는 앤드게이트(AD₂)의 출력이 인가되지만 앤드게이트(AD₂)의 출력은 플립플롭(FF₃₅)의 출력(Q)이 로우이기 때문에 로우상태가 된다.

따라서, 오아게이트(OR₁)에서 발생된 신호는 래치부(1)의 우측채널용D-플립플롭(FF₁-FF₁₆)에 공급되어 신호처리부에서 공급되는 음향데이터(SDATA)를 래치시켜, 앤드게이트(AD₅)와 오아게이트(OR₄)를 통해 D/A컨버터에 공급하게 된다.

결국 D/A컨버터에는 제 2 도(야)와 같은 조정된 좌우측 채널의 데이터(ODATA)와 그 데이터(ODATA)에 따른 클럭신호(OCLK) 및 좌우측 채널선택신호(OL/R)가 공급되는 것이다.

전술한 본 고안의 동작을 요약하면, 래치부(1)의 우측채널용 D-플립플롭(FF₁₇-FF₃₂)은 우측채널의 데이터를 채널선택신호(L/R)가 하이레벨 구간에서 랫치하였다가 로우레벨 구간에서 출력시키고, 좌측채널용 D-플립플롭(FF₁₇-FF₃₂)은 좌측채널의 데이터를 채널선택신호(L/R)가 로우레벨인 구간에서 랫치하였다가 하이레벨 구간에서 출력시키는 것이며, D/A컨버터에서는 채널선택신호(L/R)가 반전된 신호(OL/R)를 통해 좌, 우측 채널의 데이터를 구분하여 그 분주된 클럭신호(OCLK)에 의해 입력데이터(ODATA)의 클럭신호로써 D/A변환을 수행하게 된다.

상기와 같이 본 고안은 디지털신호를 처리하는 음향기기에 D/A컨버터를 접속시키기 위한 회로로써 값비싼 집적회로를 사용하지 않고 저렴한 논리회로를 구성함으로써 제품의 가격을 낮출수 있으며, 이와같은 회로구성 자체를 집적회로와 시킬 경우 제조원가를 더욱 절감할 수 있는 효과가 있다.

Claims

디지틀신호처리 방식의 음향기기에 있어서, D-플립플롭(FF₁-FF₃₂)으로 구성되어 신호처리부로부터 공급되는 데이터(SDATA)를 좌측채널과 우측채널별로 각각 래치하여 두었다가 D/A컨버터에 출력시키기 위한 래치부(1)와, D-플립플롭(FF₃₃-FF₃₅)과 앤드게이트(AD₁-AD₄), 오아게이트(OR₁-OR₃), 및 인버터(IV₁, IV₂)로 구성되어 채널선택신호(L/R)와 클럭신호(SCLK)를 논리조합하여 상기의 래치부(1)에 좌측채널과 우측채널별로 각각에 대해 신호데이터를 랫치시키고, 랫치된 데이터를 출력시키기 위한 클럭신호를 공급함과 더불어 D/A컨버터에 좌우측 채널신호(OL/R)와 클럭신호(OCLK)를 공급하는 클럭발생부(2) 및, 앤드게이트(AD₅)(AD₆)와 오아게이트(OR₄)로 구성되어 클럭발생부(2)로부터 공급되는 채널선택신호(L/R)(OL/R)에 따라 랫치부(1)의 출력데이터를 D/A컨버터에 공급하는 출력제어부(3)를 구비하여서 된 것을 특징으로 하는 디지털 처리 음향기기의 D/A컨버터 접속회로.