KR100281126B1 - 쉬프트 레지스터 - Google Patents

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KR100281126B1
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register

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Abstract

더미 비트들을 출력하는 시간의 낭비없이 원하는 스텝만큼 쉬프트하여 유효한 데이터를 출력할 수 있는 쉬프트 레지스터를 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 쉬프트 레지스터는 k비트의 데이터와, 모드(Mode)선택신호에 의해 제어되는 k개의 2입력 멀티플렉서로 구성된 모드선택용 제 1 멀티플렉서부와, 제 1, 제 2, 제 3 쉬프트 스텝 제어신호에 의해 상기 k비트의 데이터를 해당 스텝만큼 쉬프트하여 출력하도록 각각 k개 2입력 멀티플렉서로 구성된 제 2, 제 3, 제 4 멀티플렉서부와, 상기 k비트의 입력된 데이터를 래치하여 클럭신호의 상승에지에 동기하여 출력하는 k개의 디플립플롭으로 구성된 디플립플롭부로 구성됨을 특징으로 한다.

Description

쉬프트 레지스터
본 발명은 데이터 출력에 대한 것으로, 특히 불필요한 데이터 출력시간을 줄이기에 알맞은 쉬프트 레지스터에 관한 것이다.
첨부 도면을 참조하여 종래 쉬프트 레지스터에 대하여 설명하면 다음과 같다.
도 1은 종래 쉬프트 레지스터의 구성을 나타낸 블록도이고, 도 2는 2입력 멀티플렉서의 동작 테이블도이다.
종래 쉬프트 레지스터는 도 1에 도시한 바와 같이 데이터를 로드(load)할 지, 쉬프트(shift)할 지를 결정하는 2입력 멀티플렉서부(10)와, 로드되었거나 시리얼 데이터 입력(serial data input)단으로 들어온 데이터를 래치(ratch)하여 클럭신호(CLK)의 상승에지에 동기하여 출력하는 디플립플롭부(20)로 구성되었다.
여기서 멀티플렉서부(10)는 제 1 내지 제 8 멀티플렉서(10-1∼10-8)로 구성되었고, 디플립플롭부(20)는 제 1 내지 제 8 디플립플롭(20-1∼20-8)으로 구성되었다.
그리고 각 멀티플렉서는 로드모드와 쉬프트모드를 결정하기 위한 제어신호(S)와, 제 1, 제 2 입력단(A,B)과, 하나의 출력단으로 구성되었다.
이때 제 1 멀티플렉서(20-1)의 제 1 입력단으로는 시리얼 데이터가 입력되고, 제 2 내지 제 8 멀티플렉서(10-2∼10-8)의 각 제 1 입력단(A)으로는 각각 제 1 내지 제 7 디플립플롭(20-1∼20-7)의 출력신호가 입력되며, 제 1 내지 제 8 멀티플렉서(20-1∼20-8)로는 각각 D[7]에서 D[0]의 데이터가 입력된다.
상기와 같은 구성을 갖는 종래 쉬프트 레지스터의 동작에 대하여 설명하면 다음과 같다.
동작을 설명하기에 앞서서 각 멀티플렉서로 입력되는 제어신호(S)가 1일 때는 각 멀티플렉서의 제 2 입력단(B)의 신호가 출력되고, 제어신호(S)가 0일 때는 각 멀티플렉서의 제 1 입력단(A)의 신호가 출력된다.
먼저 제어신호(S)가 1일 때는 데이터 로드 모드(load mode)로서 D[7]에서 D[0]의 데이터가 디플립플롭으로 입력된다.
즉, 도 4에 도시한 바와 같이 제어신호(S)가 1일 때는 제 1 입력단(A)의 데이터에 상관없이 각 멀티플렉서의 제 2 입력단(B)의 신호가 0이면 0을 출력하고 1이면 1을 출력한다.
그리고 제어신호(S)가 0일 때는 데이터 쉬프트 모드(shift mode)로서 로드(load)된 데이터들이 클럭신호인 CLK의 상승에지에 동기되어 1스텝씩 쉬프트되어 시리얼 데이터 출력(serial data output)단으로 출력된다.
즉, 도 4에 도시한 바와 같이 제어신호(S)가 0일 때는 제 2 입력단(B)의 데이터에 상관없이 각 멀티플렉서의 제 1 입력단(B)의 신호가 0이면 0을 출력하고 1이면 1을 출력한다.
상기와 같은 종래 쉬프트 레지스터는 다음과 같은 문제가 있다.
8비트의 쉬프트 레지스터에서 유효한 데이터가 D[7]과 D[6] 뿐이라면 D[5]에서 D[0]까지는 무의미한 데이터이다. 그러나 종래의 쉬프트 레지스터는 유효한 D[6]의 데이터를 출력하기 위해서 D[5]에서 D[0]의 데이터가 출력되는 6주기동안의 시간이 필요하다. 즉, 불필요한 데이터를 처리하는 데 시간이 낭비되어서 필요한 데이터를 출력하기 위한 시간이 지체된다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 더미 비트들을 출력하는 시간의 낭비없이 원하는 스텝만큼 쉬프트하여 유효한 데이터를 출력할 수 있는 쉬프트 레지스터를 제공하는 데 그 목적이 있다.
도 1은 종래 쉬프트 레지스터의 구성을 나타낸 블록도
도 2는 종래 2입력 멀티플렉서의 동작 테이블도
도 3은 본 발명 쉬프트 레지스터의 구성을 나타낸 블록도
도 4는 본 발명 쉬프트 레지스터의 동작 테이블도
도면의 주요 부분에 대한 부호의 설명
100: 제 1 멀티플렉서부 200: 제 2 멀티플렉서부
300: 제 3 멀티플렉서부 400: 제 4 멀티플렉서부
500: 디플립플롭부
100-1∼100-8: 제 1 멀티플렉서부의 제 1 내지 제 8 멀티플렉서
200-1∼200-8: 제 2 멀티플렉서부의 제 1 내지 제 8 멀티플렉서
300-1∼300-8: 제 3 멀티플렉서부의 제 1 내지 제 8 멀티플렉서
400-1∼400-8: 제 4 멀티플렉서부의 제 1 내지 제 8 멀티플렉서
500-1∼500-8: 디플립플롭부의 제 1 내지 제 8 디플립플롭
상기와 같은 목적을 달성하기 위한 본 발명 쉬프트 레지스터는 k비트의 데이터와, 모드(Mode)선택신호에 의해 제어되는 k개의 2입력 멀티플렉서로 구성된 모드선택용 제 1 멀티플렉서부와, 제 1, 제 2, 제 3 쉬프트 스텝 제어신호에 의해 상기 k비트의 데이터를 해당 스텝만큼 쉬프트하여 출력하도록 각각 k개 2입력 멀티플렉서로 구성된 제 2, 제 3, 제 4 멀티플렉서부와, 상기 k비트의 입력된 데이터를 래치하여 클럭신호의 상승에지에 동기하여 출력하는 k개의 디플립플롭으로 구성된 디플립플롭부로 구성됨을 특징으로 한다.
쉬프트 레지스터의 비트(BIT)수보다 적은 비트(BIT)의 데이터만이 유효하다면 나머지 비트들은 더미 비트들로 의미가 없는 데이터이다. 따라서 이런 더미 비트들이 시리얼 출력(Serial output)단으로 출력되는 동안의 시간은 낭비가 된다.
첨부 도면을 참조하여 상기와 같이 불필요한 더미비트에서의 데이터 출력시간에 따른 시간소모를 방지할 수 있는 본 발명 쉬프트 레지스터에 대하여 설명하면 다음과 같다.
도 3은 본 발명 쉬프트 레지스터의 구성을 나타낸 블록도이고, 도 4는 본 발명 쉬프트 레지스터의 동작 테이블도이다.
이하 8비트 쉬프트 레지스터를 예로 들어 설명한다.
본 발명 8비트 쉬프트 레지스터는 도 3에 도시한 바와 같이 모드(MODE) 선택신호(S3)에 의해 새로운 데이터를 로드(load)할 지 쉬프트할 지를 제어하는 모드선택용 2입력 제 1 멀티플렉서부(100)와, 상기 모드선택 신호(S3)가 쉬프트 모드일 때 제 1, 제 2, 제 3 쉬프트 스텝 제어신호(S2,S1,S0)에 의해 데이터 출력경로가 결정되는 2입력 제 2, 제 3, 제 4 멀티플렉서부(200,300,400)와, 상기 2입력 제 1, 제 2, 제 3, 제 4 멀티플렉서부(100,200,300,400)에 입력된 데이터를 래치(Latch)하여 클럭신호(CLK)의 상승에지에 동기시켜서 출력하는 디플립플롭부(D Flip Flop)(500)로 구성된다.
여기서 상기 제 1 내지 제 4 멀티플렉서부(100,200,300,400)는 각각 8개의 2입력 멀티플렉서로 구성되었고, 디플립플롭부(500)도 8개의 디플립플롭으로 구성되었다.
이때 제 4 멀티플렉서부(400)의 n번째 멀티플렉서의 제 1 입력단(A)은 디플립플롭부(500)의 n번째 디플립플롭의 출력단과 연결되고, 제 4 멀티플렉서부(400)의 n번째 멀티플렉서의 제 2 입력단(B)은 n-1번째 디플립플롭의 출력단과 연결되며, 제 4 멀티플렉서부(400)의 제 1 멀티플렉서의 제 2 입력단(B)은 접지단과 연결되어 있다.
그리고 제 3 멀티플렉서부(300)의 n번째 멀티플렉서의 제 1 입력단(A)은 제 4 멀티플렉서부(400)의 n번째 멀티플렉서의 출력단과 연결되고, 제 3 멀티플렉서부(300)의 n번째 멀티플렉서의 제 2 입력단(B)은 제 4 멀티플렉서부(400)의 n-2번째 멀티플렉서의 출력단과 연결되며, 제 3 멀티플렉서부(300)의 제 1, 제 2 멀티플렉서의 제 2 입력단(B)은 접지단과 연결되어 있다.
그리고 제 2 멀티플렉서부(200)의 n번째 멀티플렉서의 제 1 입력단(A)은 제 3 멀티플렉서부(300)의 n번째 멀티플렉서의 출력단과 연결되고, 제 2 멀티플렉서부(200)의 n번째 멀티플렉서의 제 2 입력단(B)은 제 3 멀티플렉서부(300)의 n-4번째 멀티플렉서의 출력단과 연결되며, 제 2 멀티플렉서부(200)의 제 1 내지 제 4 멀티플렉서의 제 2 입력단(B)은 접지단에 연결되어 있다.
그리고 제 1 멀티플렉서부(100)의 n번째 멀티플렉서의 제 1 입력단(A)은 제 2 멀티플렉서부(200)의 n번째 멀티플렉서의 출력을 받으며 제 1 멀티플렉서(100-1)의 제 1 입력단(A)으로는 시리얼 입력신호가 들어온다. 그리고, 제 1 멀티플렉서부(100)의 제 2 입력단(B)으로는 k비트일 경우 D[k-1]∼D[0]가 각각 입력된다.
상기와 같은 구성을 갖는 본 발명 쉬프트 레지스터의 동작에 대하여 설명하면 다음과 같다.
도 3과 도 4에서와 같이 모드선택신호(S3)에 의해 데이터 로드(load)모드와 데이터 쉬프트(shift)모드를 결정한다.
모드선택신호(S3)가 1이면 데이터 로드(load) 모드이고 이때는 제 1 멀티플렉서부(100)의 제 1 내지 제 8 멀티플렉서로 입력되는 각각의 데이터(D[7]∼D[0])가 경로L과 같은 방법으로 각각 디플립플롭부(500)의 제 1 내지 제 8 디플립플롭(500-1∼500-8)로 각각 로드(load)된다.
다음에 모드선택신호(S3)가 0이면 데이터 쉬프트(Shift) 모드로써 이때는 제 1, 제 2, 제 3 쉬프트 스텝 제어신호(S2,S1,S0)에 의해서 데이터의 쉬프트 스텝이 결정되고, 결정된 쉬프트 스텝만큼 쉬프트하여 데이터를 이동시킨다. 이때 데이터는 도 3과 같은 각각의 해당 경로(차후에 설명함)를 따라 이동한다.
이후에 모드선택신호(S3)와 제 1, 제 2, 제 3 쉬프트 스텝 제어신호(S2,S1,S0)에 따른 데이터 이동경로에 대하여 자세히 설명한다.
설명하기에 앞서서 각각의 멀티플렉서는 제 1, 제 2 입력단(A,B)과, 모드선택신호(S3)입력단과, 하나의 쉬프트 스텝 제어신호(S2,S1,S0)입력단과, 하나의 출력단으로 구성된다.
그리고 각 멀티플렉서는 모드선택신호(S3)나 쉬프트 스텝 제어신호(S2,S1,S0)입력단으로 1이 입력될 때는 제 2 입력단(B)의 신호가 출력되고, 0이 입력될 때는 제 1 입력단(A)의 신호가 출력된다.
그리고 제 1 멀티플렉서부(100)의 제 1 내지 제 8 멀티플렉서(100-1∼100-8)의 제 2 입력단(B)으로 각각 D[7]부터 D[0]의 데이터가 순차적으로 입력된다.
도 3, 4에 도시한 바와 같이 S3로 1이 입력되면 제 1 멀티플렉서부(100)의 제 1 내지 제 8 멀티플렉서(100-1∼100-8)의 제 2 입력단(B)을 통해서 D[7]∼D[0]의 데이터가 디플립플롭부(500)의 제 1 내지 제 8 디플립플롭(500-1∼500-8)으로 입력단으로 각각 로드(load)된다.
다음에 D[7]∼D[0]의 데이터를 한스텝씩 쉬프트하여 시리얼 출력하기 위해서 S3,S2,S1,S0로 0을 입력한다. 이후에 클럭신호의 상승에지에 동기되어 제 1 디플립플롭에서 제 8 디플립플롭을 통해 시리얼 출력(serial output)단으로 D[0]에서 D[7]의 데이터가 순차적으로 출력된다.
이때 한 스텝씩 쉬프트되는 경로A중에 제 1 디플립플롭에서 제 2 디플립플롭으로 한 스텝 쉬프트되는 경로는 제 1 디플립플롭(500-1)의 출력신호가 제 4 멀티플렉서부(400)의 제 1 멀티플렉서(400-1)와, 제 3 멀티플렉서부(300)의 제 1 멀티플렉서(300-1)와, 제 2 멀티플렉서부(200)의 제 1 멀티플렉서(200-1)와, 제 1 멀티플렉서(100)의 제 2 멀티플렉서(100-1)의 제 1 입력단(A)을 통해서 순차적으로 제 2 디플립플롭(500-2)의 입력단으로 전달된다.
다음에 2 스텝씩 쉬프트하여 시리얼 출력하기 위해서 S3,S2,S1는 0, S0는 1을 입력한다. 이후에 클럭신호의 상승에지에 동기되어 제 1, 제 3, 제 5, 제 7 디플립플롭을 통해 시리얼 출력단으로 D[1],D[3],D[5],D[7]의 데이터를 순차적으로 출력한다.
이때 두 스텝씩 쉬프트되는 경로B 중에 제 1 디플립플롭(500-1)에서 제 3 디플립플롭(500-3)으로 두 스텝 쉬프트되는 경로는 제 1 디플립플롭(500-1)의 출력신호가 제 4 멀티플렉서부(400)의 제 2 멀티플렉서(400-2)의 제 2 입력단(B)과, 제 3 멀티플렉서부(300)의 제 2 멀티플렉서(300-2)와 제 2 멀티플렉서부(200)의 제 2 멀티플렉서(200-2)와 제 1 멀티플렉서(100)의 제 3 멀티플렉서(100-3)의 제 1 입력단(A)을 통해서 순차적으로 제 3 디플립플롭(500-3)의 입력단으로 전달된다.
다음에 3 스텝씩 쉬프트 하여 시리얼 출력단으로 출력하기 위해 S3,S2,S0는 0, S1는 1을 입력한다. 이후에 클럭신호의 상승에지에 동기하여 제 1, 제 4, 제 7 디플립플롭을 통해 D[1],D[4],D[7]의 데이터를 순차적으로 출력한다.
이때 세 스텝씩 쉬프트되는 경로C 중에 제 1 디플립플롭(500-1)에서 제 4 디플립플롭(500-4)으로 세 스텝 쉬프트되는 경로는 제 1 디플립플롭(500-1)의 출력신호가 제 4 멀티플렉서부(400)의 제 1 멀티플렉서(400-1)의 제 1 입력단(A)과, 제 3 멀티플렉서부(300)의 제 3 멀티플렉서(300-3)의 제 2 입력단(B)과, 제 2 멀티플렉서부(200)의 제 3 멀티플렉서(200-3)와 제 1 멀티플렉서(100)의 제 4 멀티플렉서(100-4)의 제 1 입력단(A)을 통해서 순차적으로 제 4 디플립플롭(500-4)의 입력단으로 전달된다.
다음에 4 스텝씩 쉬프트하여 시리얼 출력단으로 출력하기 위해 S3,S2는 0, S1,S0는 1을 입력한다. 이후에 클럭신호의 상승에지에 동기하여 제 1, 제 5 디플립플롭을 통해 D[3],D[7]의 데이터를 순차적으로 출력한다.
이때 네 스텝씩 쉬프트되는 경로D 중에 제 1 디플립플롭(500-1)에서 제 5 디플립플롭(500-5)으로 네 스텝 쉬프트되는 경로는 제 1 디플립플롭(500-1)의 출력신호가 제 4 멀티플렉서부(400)의 제 2 멀티플렉서(400-2)와 제 3 멀티플렉서부(300)의 제 4 멀티플렉서(300-4)의 제 2 입력단(B)과, 제 2 멀티플렉서부(200)의 제 4 멀티플렉서(200-4)와 제 1 멀티플렉서(100)의 제 5 멀티플렉서(100-5)의 제 1 입력단(A)을 통해서 순차적으로 제 5 디플립플롭(500-5)의 입력단으로 전달된다.
다음에 5 스텝씩 쉬프트하여 시리얼 출력단으로 출력하기 위해 S3,S1,S0는 0, S2는 1을 입력한다. 이후에 클럭신호의 상승에지에 동기하여 제 1, 제 6 디플립플롭을 통해 D[2],D[7]의 데이터를 순차적으로 출력한다.
이때 다섯 스텝씩 쉬프트되는 경로E 중에 제 1 디플립플롭(500-1)에서 제 6 디플립플롭(500-6)으로 다섯 스텝 쉬프트되는 경로는 제 1 디플립플롭(500-1)의 출력신호가 제 4 멀티플렉서부(400)의 제 1 멀티플렉서(400-1)와 제 3 멀티플렉서부(300)의 제 1 멀티플렉서(300-1)의 제 1 입력단(A)과, 제 2 멀티플렉서부(200)의 제 5 멀티플렉서(200-5)의 제 2 입력단(B)과, 제 1 멀티플렉서(100)의 제 6 멀티플렉서(100-5)의 제 1 입력단(A)을 통해서 순차적으로 제 6 디플립플롭(500-6)의 입력단으로 전달된다.
다음에 6 스텝씩 쉬프트하여 시리얼 출력단으로 출력하기 위해 S3,S1는 0, S2,S0는 1을 입력한다. 이후에 클럭신호의 상승에지에 동기하여 제 1, 제 7 디플립플롭을 통해 D[1],D[7]의 데이터를 순차적으로 출력한다.
이때 여섯 스텝씩 쉬프트되는 경로F 중에 제 1 디플립플롭(500-1)에서 제 7 디플립플롭(500-7)으로 여섯 스텝 쉬프트되는 경로는 제 1 디플립플롭(500-1)의 출력신호가 제 4 멀티플렉서부(400)의 제 2 멀티플렉서(400-2)의 제 2 입력단(B)과, 제 3 멀티플렉서부(300)의 제 2 멀티플렉서(300-2)의 제 1 입력단(A)과, 제 2 멀티플렉서부(200)의 제 6 멀티플렉서(200-6)의 제 2 입력단(B)과, 제 1 멀티플렉서(100)의 제 7 멀티플렉서(100-7)의 제 1 입력단(A)을 통해서 순차적으로 제 7 디플립플롭(500-7)의 입력단으로 전달된다.
다음에 7 스텝씩 쉬프트하여 시리얼 출력단으로 출력하기 위해 S3,S0는 0, S2,S1은 1을 입력한다. 이후에 클럭신호의 상승에지에 동기하여 제 1, 제 8 디플립플롭(500-1,500-8)을 통해 D[0],D[7]의 데이터를 순차적으로 출력한다.
이때 일곱 스텝씩 쉬프트되는 경로E 중에 제 1 디플립플롭(500-1)에서 제 8 디플립플롭(500-8)으로 일곱 스텝 쉬프트되는 경로는 제 1 디플립플롭(500-1)의 출력신호가 제 4 멀티플렉서부(400)의 제 1 멀티플렉서(400-1)의 제 1 입력단(A)과, 제 3 멀티플렉서부(300)의 제 3 멀티플렉서(300-3)와 제 2 멀티플렉서부(200)의 제 7 멀티플렉서(200-7)의 제 2 입력단(B)과, 제 1 멀티플렉서(100)의 제 8 멀티플렉서(100-8)의 제 1 입력단(A)을 통해서 순차적으로 제 8 디플립플롭(500-8)의 입력단으로 전달된다.
다음에 8 스텝씩 쉬프트하여 시리얼 출력단으로 출력하기 위해 S3는 0, S2,S1,S0는 1을 입력한다. 이후에 클럭신호의 상승에지에 동기하여 제 1 디플립플롭(500-1)의 D[7]을 시리얼 출력단으로 출력한다.
이때 여덟스텝 쉬프트되어 제 1 디플립플롭(500-1)의 D[7]이 출력되는 경로H 는 제 1 디플립플롭(500-1)의 출력신호가 제 4 멀티플렉서부(400)의 제 2 멀티플렉서(400-2)와, 제 3 멀티플렉서부(300)의 제 4 멀티플렉서(300-4)의 제 2 입력단(B)을 통해서 제 2 멀티플렉서부(200)의 제 8 멀티플렉서(200-8)의 제 2 입력단(B)으로 출력된다.
상기와 같은 본 발명 쉬프트 레지스터는 다음과 같은 효과가 있다.
불필요한 더미비트에서의 데이타 처리시간의 낭비없이 쉬프트 스텝제어신호를 조절하여 원하는 스텝만큼 데이터를 쉬프트하여 출력시킬 수 있다.

Claims (6)

  1. k비트의 데이터와,
    모드(Mode)선택신호에 의해 제어되는 k개의 2입력 멀티플렉서로 구성된 모드선택용 제 1 멀티플렉서부와,
    제 1, 제 2, 제 3 쉬프트 스텝 제어신호에 의해 상기 k비트의 데이터를 해당 스텝만큼 쉬프트하여 출력하도록 각각 k개 2입력 멀티플렉서로 구성된 제 2, 제 3, 제 4 멀티플렉서부와,
    상기 k비트의 입력된 데이터를 래치하여 클럭신호의 상승에지에 동기하여 출력하는 k개의 디플립플롭으로 구성된 디플립플롭부로 구성됨을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서, 상기 디플립플롭부의 k개의 디플립플롭의 입력단은 상기 제 1 멀티플렉서의 k개의 멀티플렉서의 출력단과 대응하여 연결됨을 특징으로 하는 쉬프트 레지스터.
  3. 제 1 항에 있어서, 상기 제 4 멀티플렉서부의 n번째 멀티플렉서의 제 1 입력단은 상기 디플립플롭부의 n번째 디플립플롭의 출력단과 연결되고, n번째 멀티플렉서의 제 2 입력단은 상기 디플립플롭부의 n-1번째 디플립플롭의 출력단과 연결되며, 상기 제 4 멀티플렉서부의 제 1 멀티플렉서의 제 2 입력단은 접지단에 연결되어 구성됨을 특징으로 하는 쉬프트 레지스터.
  4. 제 1 항에 있어서, 상기 제 3 멀티플렉서부의 n번째 멀티플렉서의 제 1 입력단은 제 4 멀티플렉서부의 n번째 멀티플렉서의 출력단과 연결되고, n번째 멀티플렉서의 제 2 입력단은 제 4 멀티플렉서부의 n-2번째 멀티플렉서의 출력단과 연결되며, 상기 제 3 멀티플렉서부의 제 1, 제 2 멀티플렉서의 제 2 입력단은 접지단에 연결되어 구성됨을 특징으로 하는 쉬프트 레지스터.
  5. 제 1 항에 있어서, 상기 제 2 멀티플렉서부의 n번째 멀티플렉서의 제 1 입력단은 제 3 멀티플렉서부의 n번째 멀티플렉서의 출력단과 연결되고, n번째 멀티플렉서는 제 2 입력단은 제 3 멀티플렉서부의 n-4번째 멀티플렉서의 출력단과 연결되며, 상기 제 2 멀티플렉서부의 제 1 내지 제 4 멀티플렉서의 제 2 입력단은 접지단에 연결되어 구성됨을 특징으로 하는 쉬프트 레지스터.
  6. 제 1 항에 있어서, 상기 제 1 멀티플렉서부의 n번째 멀티플렉서의 제 1 입력단은 상기 제 2 멀티플렉서부의 n번째 멀티플렉서의 출력단과 연결되고, 제 1 멀티플렉서부의 제 1 멀티플렉서의 제 1 입력단으로는 시리얼 입력신호가 인가되며, 제 1 멀티플렉서부의 k개의 멀티플렉서의 제 2 입력단으로는 각각 D[k-1]∼D[0]가 입력되는 것을 특징으로 하는 쉬프트 레지스터.
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