JP2008227609A

JP2008227609A - シリアル／パラレル変換回路、液晶表示駆動回路

Info

Publication number: JP2008227609A
Application number: JP2007058961A
Authority: JP
Inventors: Yoshiyuki Yamagata; 嘉之山形; Tetsuya Tokunaga; 哲也徳永; Yasuo Osawa; 康夫大澤; Kensuke Goto; 賢介後藤
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2007-03-08
Filing date: 2007-03-08
Publication date: 2008-09-25
Anticipated expiration: 2027-03-08
Also published as: US7619547B2; TW200849836A; TWI364171B; CN101262229A; JP4796983B2; US20080218389A1; CN101262229B

Abstract

【課題】異なる入力ビット数のシリアルデータを取り扱い可能とする。
【解決手段】転送期間内で入力ビット数がｍビット又はｍビットより小さいｎビットに設定されたシリアルデータと、前記シリアルデータと同期させるシリアルクロックと、が入力され、前記シリアルデータをシフトするとともに保持するｍビットのシリアルデータ保持部と、前記入力ビット数がｍビット又はｎビットであるかを識別する入力モード識別部と、前記入力ビット数がｍビットのとき前記シリアルデータ保持部に保持されたｍビットのデータを第１のパラレルデータとし出力し、前記入力ビット数がｎビットのとき前記シリアルデータ保持部に保持されたｎビットに所定のｍ−ｎビットを付加したｍビットのデータを第２のパラレルデータとして出力するパラレルデータ生成部と、を有したシリアル／パラレル変換回路。
【選択図】図１

Description

本発明は、シリアル／パラレル変換回路、液晶表示駆動回路に関する。

近年、送信側装置と受信側装置との間のデータ転送方式として、シリアルデータを転送するシリアルインタフェースが主に採用される。例えば、３線式シリアルインタフェース（シリアルデータＤＩ、シリアルクロックＣＬ、チップイネーブルＣＥ）、４線式シリアルインタフェース（シリアルデータＳＩ、シリアルデータＳＯ、シリアルクロックＣＬ、チップイネーブルＣＥ）、２線式シリアルインタフェース（シリアルデータＳＤＡ、シリアルクロックＳＣＬ）等が挙げられる。尚、送信側装置から受信側装置に向けて転送するデータフォーマットはシリアルデータであるが、受信側装置の内部処理に用いられるデータフォーマットはパラレルデータである。このため、シリアルインタフェースを採用する受信側装置はシリアル／パラレル変換回路を設けることが必要となる（例えば、以下に示す特許文献１を参照）。
特開２００３−２１８７０５号公報

ところで、送信側装置と受信側装置とにより構成されるシステムにおいて、高機能化等を目的として、新たな入力ビット数のシリアルデータを取り扱うことが必要となる場合がある。例えば、送信側装置がマイコン、受信側装置がＬＣＤ（Liquid Crystal Display）パネルを表示駆動するＬＣＤモジュール、であるＬＣＤ表示駆動システムの場合を例に挙げると、かかるＬＣＤ表示駆動システムが、例えば、元々の６ビットの表示データ（セグメント入力データ、コモン入力データ、表示制御データで構成される。以下、６ビットのシリアルデータという。）に加えて、８ビットの表示データ（セグメント入力データ、コモン入力データ、表示制御データで構成される。以下、８ビットのシリアルデータという。）を取り扱うことが必要となる場合である。

しかし、ＬＣＤモジュール（受信側装置）に元々設けられるシリアル／パラレル変換回路は、元々の６ビットのシリアルデータに対応した固有の回路である。例えば、６ビットのシリアルデータに対応したシリアル／パラレル変換回路は、通常、６段のフリップフロップを多段接続したシフトレジスタにより構成されており、６ビット以外のビット数のシリアルデータに対応することができない。そこで、単純に、８ビットシリアルデータに対応したシリアル／パラレル変換回路並びに８ビットパラレルデータを取り扱う信号処理系統を、新たにＬＣＤモジュール（受信側装置）に設けるといった改良が考えられる。

しかし、かかる改良をＬＣＤモジュール（受信側装置）に実施した場合、これに伴ってマイコン（送信側装置）の方にも様々な改良が必要となる。具体的には、ＬＣＤモジュール（受信側装置）において、マイコン（送信側装置）から転送されるシリアルデータの入力ビット数が６ビットなのか８ビットなのかを識別する制御入力端子を設ける手法が容易に想像できる。そして、この場合、マイコン（送信側装置）の方では、かかる制御入力端子に入力させる制御信号（入力ビット数が６ビットなのか８ビットなのかを示す信号）の転送フォーマット（データフォーマットや転送手順等の規定）を定める等のソフトウェアの改良が必要となる。さらには、そのソフトウェアの改良に伴って制御信号を出力する制御出力端子を追加する等のハードウェアの改良も必要となる場合がある。

以上のように、受信側装置において、新たな入力ビット数のシリアルデータに対応したシリアル／パラレル変換回路等の信号処理系統を単純に追加するような改良しただけでは、既存の送信側装置に対する互換性を保つことができない。尚、互換性とは、組み合わせるべき複数の部品の間で、互いに置き換えることができる性質をいう。それ故に、既存の送信側装置の改良が必要となり、ひいては、システム開発期間の長期化やシステム開発コストの増大につながるという課題があった。

前述した課題を解決する主たる本発明は、シリアルデータをパラレルデータに変換して出力するシリアル／パラレル変換回路において、転送開始から転送終了までの転送期間内において、入力ビット数がｍビット又はｍビットより小さいｎビットに設定されたシリアルデータと、前記シリアルデータと同期させるシリアルクロックとが入力され、前記シリアルデータを前記シリアルクロックに基づき１ビット毎にシフトするとともに保持するｍビットのシリアルデータ保持部と、前記転送期間における前記シリアルクロックの発生数をカウントして得られるカウント値に基づいて、前記入力ビット数がｍビットであるかｎビットであるかを識別する入力モード識別部と、前記入力ビット数がｍビットであることが前記入力モード識別部により識別されたとき、前記シリアルデータ保持部に保持されるｍビットのデータを第１のパラレルデータとして出力し、前記入力ビット数がｎビットであることが前記入力モード識別部により識別されたとき、前記シリアルデータ保持部に保持されるｎビットのデータに対し所定のｍ−ｎビットのデータを付加して生成されるｍビットのデータを第２のパラレルデータとして出力するパラレルデータ生成部と、を有することとする。

本発明によれば、異なる入力ビット数のシリアルデータを取り扱い可能なシリアル／パラレル変換回路及びそれを具備した液晶表示駆動回路を提供することができる。

＜＜＜ＬＣＤ表示駆動システムの構成＞＞＞
図１は、マイコン２００（送信側装置）と、本発明に係るシリアル／パラレル変換回路１２０を具備したＬＣＤモジュール１００（受信側装置）と、により構成されるＬＣＤ表示駆動システムの構成を示した図である。尚、本発明に係る「液晶表示駆動回路」は、ＬＣＤモジュール１００のうちＬＣＤパネル１５０を除いた部分であるが、ＬＣＤパネル１５０のセグメント電極及びコモン電極を具備する場合もある。

マイコン２００とＬＣＤモジュール１００との間のデータ転送方式として、３線式シリアルインタフェースが採用される。３線式シリアルインタフェースは、シリアルデータＤＩを転送するバス１０ａ、シリアルクロックＣＬを転送するバス１０ｂ、チップイネーブルＣＥを転送するバス１０ｃを用いたものである。具体的には、チップイネーブルＣＥが“Ｌ”から“Ｈ”に切り替わるとき転送開始となり、チップイネーブルＣＥが“Ｈ”から“Ｌ”に切り替わるとき転送終了となり、チップイネーブルＣＥが“Ｈ”となる転送期間内で入力ビット数が設定されたシリアルデータＤＩがシリアルクロックＣＬと同期を合わせて転送されるシリアル転送フォーマット（転送タイミングやデータフォーマット等の規定）に従うものである（図６、図７に示すシリアルデータＤＩ、シリアルクロックＣＬ並びにチップイネーブルＣＥの波形図を参照）。

マイコン２００は、３本のバス１０ａ、１０ｂ、１０ｃを介した３線式シリアルインタフェースに準拠した上記のシリアル転送フォーマットに従って、入力ビット数がｍビット又はｍビットより小さいｎビットの表示データ（セグメント入力データ、コモン入力データ、フレーム周波数等を制御する表示制御データにより構成される。）をシリアルデータＤＩとしてＬＣＤモジュール１００に向けて転送する。以下の説明では、説明の便宜上、「（ｍ、ｎ）＝（８、６）」の場合とする。即ち、マイコン２００からＬＣＤモジュール１００に対して、８ビットの表示データが転送される場合（以下、８ビット入力モードと言う。）と、６ビットの表示データが転送される場合（以下、６ビット入力モードと言う。）と、がある。

ＬＣＤモジュール１００は、シリアルインタフェース回路１１０、シリアル／パラレル変換回路１２０、表示制御回路１３０、ＬＣＤパネル１５０により構成される。尚、ＬＣＤモジュール１００は、元々６ビットで入力されたデータによりＬＣＤパネル１５０を駆動するものであったところ、ＬＣＤモジュール１００の機能の拡張により、追加機能を制御する２ビットが追加された８ビット入力モードによって表示制御データの自由度を上げ、ＬＣＤパネル１５０の選択の幅を広くしたものである。

シリアルインタフェース回路１１０は、マイコン２００から転送されたシリアルデータＤＩ、シリアルクロックＣＬ、チップイネーブルＣＥが入力され、シリアルデータＳＤＩ、シリアルクロックＳＣＬ、データＳＥＮを出力するものである。

尚、シリアルデータＤＩ、シリアルクロックＣＬ、チップイネーブルＣＥとシリアルデータＳＤＩ、シリアルクロックＳＣＬとの関係は、図６、図７に示されるとおりである。マイコン２００は、チップイネーブルＣＥを“Ｌ”に設定した上で、８ビットのアドレスコードＡ０〜Ａ７をシリアルデータＤＩとしてシリアルクロックＳＣＬと同期を合わせて転送する。そして、マイコン２００は、チップイネーブルＣＥを“Ｌ”から“Ｈ”に切り替えて、８ビットのアドレスコードＡ０〜Ａ７に継続したシリアルデータＤＩ（８ビット入力モード時のＤ０〜Ｄ７又は６ビット入力モード時のＤ０〜Ｄ５）をシリアルクロックＳＣＬと同期を合わせて転送する。

シリアルインタフェース回路１１０は、上記の入出力関係を実現すべく、図２に示す構成により実現される。アドレスレジスタ１１１は、シリアルクロックＣＬの立ち上がりエッジでシリアルデータＤＩ（アドレスコードＡ０〜Ａ７）を格納するものである。アドレスデコーダ１１２は、アドレスレジスタ１１１に格納された８ビットのアドレスコードＡ０〜Ａ７がＬＣＤモジュール１００に付与されたアドレスコードと一致するか否かを判定し、一致したときに“Ｈ”を出力する。ＯＲ素子１１６は、チップイネーブルＣＥの立ち下がりエッジにより遅延回路１１３の遅延時間のみ“Ｌ”を出力し、その後“Ｈ”を出力する。ＡＮＤ素子１１５は、チップイネーブルＣＥの立ち上がりエッジにより遅延回路１１３の遅延時間のみ“Ｈ”を出力し、その後“Ｌ”を出力する。

これにより、Ｄフリップフロップ１１７は、チップイネーブルＣＥの立ち下がりエッジでリセットされ、チップイネーブルＣＥの立ち上がりエッジでアドレスデコーダ１１２のデコード出力を保持するとともに、当該デコード出力と同一のデータＳＥＮを出力する。つまり、Ｄフリップフロップ１１７は、デコードされたアドレスコードＡ０〜Ａ７がＬＣＤモジュール１００のアドレスコードと一致したとき、“Ｈ”のデータＳＥＮを出力する。ＡＮＤ素子１１８は、データＳＥＮが“Ｈ”のとき、シリアルデータＤＩ（Ｄ０〜Ｄ７（８ビット入力モード時）又はＤ０〜Ｄ５（６ビット入力モード時））をシリアルデータＳＤＩとして出力する。

クロック出力回路１１９は、図３に示す構成により実現される。ＡＮＤ素子１１９２は、データＳＥＮが“Ｈ”のとき、インバータ素子１１９１により反転されたシリアルクロックＣＬをラッチクロックＬＣＬとして出力する。ラッチ回路１１９３は、ラッチクロックＬＣＬの立ち上がりエッジにより“Ｈ”のデータＳＣＬＥＮを出力する。ＡＮＤ素子１１９４は、チップイネーブルＣＥ及びデータＳＣＬＥＮが“Ｈ”のとき、シリアルクロックＣＬをシリアルクロックＳＣＬとして出力する。

このように、シリアルインタフェース回路１１０は、シリアルデータＤＩの転送前に転送されるアドレスコードの判定を行った上で、後段のシリアル／パラレル変換回路１２０にシリアルデータＳＤＩ並びにシリアルクロックＳＣＬを入力させるものである。こうしたシリアルインタフェース回路１１０を設けた理由は、マイコン２００（マスター）がＬＣＤモジュール１００（スレーブ）以外のシリアルインタフェースを採用した装置（スレーブ）も接続する複数スレーブ環境に対応できるようにしたためである。

シリアル／パラレル変換回路１２０は、シリアルインタフェース回路１１０からシリアルデータＳＤＩ並びにシリアルクロックＳＣＬが入力され、８ビットのパラレルデータＰＤ０〜ＰＤ７を出力するものである。６ビットのシリアルデータＳＤＩに対応したシリアル／パラレル変換を行う場合、８ビットのパラレルデータＰＤ０〜ＰＤ７のうち、所定の６ビットのパラレルデータ（ＰＤ０、ＰＤ１、ＰＤ２、ＰＤ４、ＰＤ５、ＰＤ７）を実体的なパラレルデータとして出力し、残りの２ビットのパラレルデータ（ＰＤ３、ＰＤ６）を後段回路の処理に応じた２ビットの所定データに代えて出力する。

表示制御回路１３０は、シリアル／パラレル変換回路１２０から出力される８ビットのパラレルデータＰＤ０〜ＰＤ７に基づいて、ＬＣＤパネル１５０のセグメント電極を印加するセグメント入力データ並びにＬＣＤパネル１５０のコモン電極を印加するコモン入力データを生成する。

ＬＣＤパネル１５０は、単純マトリクス方式のＴＮ（Twisted Nematic display）又はＳＴＮ（Super-Twisted Nematic display）方式の液晶パネルであり、セグメント電極とコモン電極が交差配置される。尚、セグメント電極とコモン電極の交差部は１画素（液晶セル）であり、複数の画素がＬＣＤパネル１５０上に格子状に配置される。尚、ＬＣＤモジュール１００において、図１に示すＴＮ又はＳＴＮ方式のＬＣＤパネル１５０の代わりに、アクティブマトリクス方式のＴＦＴ（Thin-Film Transistor）方式のＬＣＤパネルを採用してもよい。ＴＦＴ方式のＬＣＤパネルは、格子状に配置した複数の画素（液晶セル）毎に薄膜トランジスタＴＦＴと容量を接続して構成される。

＜＜＜シリアル／パラレル変換回路の構成＞＞＞
図４、図５を参照しつつ、図１を用いてシリアル／パラレル変換回路１２０の構成を説明する。
シリアル／パラレル変換回路１２０は、シリアルデータ保持部１２１、パラレルデータ生成部１２２、パラレルデータ保持部１２３、入力モード識別フラグ生成部１２４、ＯＲ素子１２５、エッジ検出部１２６、ＡＮＤ素子１２７により構成される。

シリアルデータ保持部１２１は、シリアルインタフェース回路１１０から入力されるシリアルデータＳＤＩ及びシリアルクロックＳＣＬに基づいて、６ビットのシリアルデータＤ０〜Ｄ５又は８ビットのシリアルデータＤ０〜Ｄ７の保持を行うものである。シリアルデータ保持部１２１は、８個のＤフリップフロップ１２１ａ〜１２１ｈを多段接続した８ビットのシフトレジスタとして構成される。例えば、初段のＤフリップフロップ１２１ａは、データ入力にシリアルデータＳＤＩが入力され、クロック入力にシリアルクロックＳＣＬが入力され、データ出力が次段のＤフリップフロップ１２１ｂのデータ入力に入力される。以降のＤフリップフロップ１２１ｂ〜１２１ｈも同様である。

つまり、シフトクロックＳＣＬの立ち上がりエッジ毎に、初段のＤフリップフロップ１２１ａから後段のフリップフロップ１２１ｂ〜１２１ｈに向けてシリアルデータＳＤＩが順次シフトする。また、８個のＤフリップフロップ１２１ａ〜１２１ｈの各データ出力ＳＤ７（初段のＤフリップフロップ１２１ａのデータ出力）〜ＳＤ０（最終段のＤフリップフロップ１２１ｈのデータ出力）が、パラレルデータ生成部１２２へ入力される。

入力モード識別フラグ生成部１２４は、シリアルデータ保持部１２１において、６ビットのシリアルデータＤ０〜Ｄ５が保持されたことを識別したことを示す６ビットモード識別フラグＦＬ６、又は、８ビットのシリアルデータＤ０〜Ｄ７が保持されたことを識別したことを示す８ビットモード識別フラグＦＬ８を生成する。

具体的には、入力モード識別フラグ生成部１２４は、図４に示すように、４個のＤフリップフロップ１２４１ａ〜１２４１ｄによる４ビットカウンタと、８ビットモード識別フラグＦＬ８を出力する４入力ＡＮＤ素子１２４２と、６ビットモード識別フラグＦＬ６を出力する４入力ＡＮＤ素子１２４３と、により構成される。データＳＥＮの立ち上がり時（チップイネーブルＣＥの立ち上がり時）に４個のＤフリップフロップ１２４１ａ〜１２４１ｄがリセットされ、その後のデータＳＥＮが“Ｈ”（即ち、チップイネーブルＣＥが“Ｈ”）の区間において、シリアルインタフェース回路１１０から入力されるシリアルクロックＳＣＬの立ち上がりエッジに基づく４ビットのカウントが開始される。

チップイネーブルＣＥが“Ｈ”の区間に６ビットのシリアルデータＤ０〜Ｄ５と同期を合わせてシリアルクロックＳＣＬが６周期分含まれていれば、Ｄフリップフロップ１２４１ａ〜１２４１ｄの各出力は最終的に「“Ｌ”，“Ｈ”，“Ｈ”，“Ｌ”」となるので、４入力ＡＮＤ素子１２４３は“Ｈ”の６ビットモード識別フラグＦＬ６を出力する。

一方、チップイネーブルＣＥが“Ｈ”の区間に８ビットのシリアルデータＤ０〜Ｄ７と同期を合わせてシリアルクロックＳＣＬが８周期分含まれていれば、Ｄフリップフロップ１２４１ａ〜１２４１ｄの各出力は最終的に「“Ｌ”，“Ｌ”，“Ｌ”，“Ｈ”」となるので、４入力ＡＮＤ素子１２４２は“Ｈ”の８ビットモード識別フラグＦＬ８を出力する。尚、シリアルクロックＳＣＬの６周期目において、一時的に、４入力ＡＮＤ素子１２４３は“Ｈ”の６ビットモード識別フラグＦＬ６を出力する。

パラレルデータ生成部１２２は、８ビット入力モードの場合には、シリアルデータ保持部１２１から出力されるシリアルデータＳＤ７〜ＳＤ０の配列を変更せずにパラレルデータＰＤ７〜ＰＤ０（第１のパラレルデータ）としてパラレルデータ保持部１２３へ出力する。

一方、６ビット入力モードの場合には、シリアルデータ保持部１２１から出力されるシリアルデータＳＤ７〜ＳＤ０のうち、２ビットのシリアルデータＳＤ１、ＳＤ０は無意味なデータである。このため、パラレルデータ生成部１２２は、２ビットのシリアルデータＳＤ１、ＳＤ０の代わりに後段回路の処理に応じた２ビットの所定データ（本実施形態では“Ｈ”と“Ｌ”）を用いて、６ビットのシリアルデータＳＤ７〜ＳＤ２とともに、８ビットのパラレルデータＰＤ７〜ＰＤ０（第２のパラレルデータ）としてパラレルデータ保持部１２３へ出力する。

具体的には、パラレルデータ生成部１２２は、６ビット入力モード識別フラグＦＬ６に従って二入力のうち一方が選択出力されるセレクタ部１２２ａ〜１２２ｇを具備する。尚、セレクタ部１２２ａにはシリアルデータＳＤ６及びプルアップ抵抗Ｒａによる“Ｈ（＝ＶＣＣ）”が入力され、セレクタ部１２２ｂにはシリアルデータＳＤ５又はＳＤ６が入力され、セレクタ部１２２ｃにはシリアルデータＳＤ４又はＳＤ５が入力され、セレクタ部１２２ｄにはシリアルデータＳＤ３又はプルダウン抵抗Ｒｂ（＝ＧＮＤ）による“Ｌ”が入力され、セレクタ部１２２ｅにはシリアルデータＳＤ２又はＳＤ４が入力され、セレクタ部１２２ｆにはシリアルデータＳＤ１又はＳＤ３が入力され、セレクタ部１２２ｇにはシリアルデータＳＤ０又はＳＤ２が入力される。シリアルデータＳＤ７については対応するセレクタ部は存在しない。

かかる構成により、６ビット入力モード識別フラグＦＬ６が“Ｌ”のとき、セレクタ部１２２ａはシリアルデータＳＤ６（パラレルデータＰＤ６）を、セレクタ部１２２ｂはシリアルデータＳＤ５（パラレルデータＰＤ５）を、セレクタ部１２２ｃはシリアルデータＳＤ４（パラレルデータＰＤ４）を、セレクタ部１２２ｄはシリアルデータＳＤ３（パラレルデータＰＤ３）を、セレクタ部１２２ｅはシリアルデータＳＤ２（パラレルデータＰＤ２）を、セレクタ部１２２ｆはシリアルデータＳＤ１（パラレルデータＰＤ１）を、セレクタ部１２２ｇはシリアルデータＳＤ０（パラレルデータＰＤ０）を出力する。尚、シリアルデータＳＤ７はそのままパラレルデータＰＤ７として出力される。

一方、６ビット入力モード識別フラグＦＬ６が“Ｈ”のとき、セレクタ部１２２ａはプルアップ抵抗Ｒａによる“Ｈ”（パラレルデータＰＤ６）を、セレクタ部１２２ｂはシリアルデータＳＤ６（パラレルデータＰＤ５）を、セレクタ部１２２ｃはシリアルデータＳＤ５（パラレルデータＰＤ４）を、セレクタ部１２２ｄはプルダウン抵抗Ｒｂによる“Ｌ”（パラレルデータＰＤ３）を、セレクタ部１２２ｅはシリアルデータＳＤ４（パラレルデータＰＤ２）を、セレクタ部１２２ｆはシリアルデータＳＤ３（パラレルデータＰＤ１）を、セレクタ部１２２ｇはシリアルデータＳＤ２（パラレルデータＰＤ０）を出力する。尚、シリアルデータＳＤ７はそのままパラレルデータＰＤ７として出力される。

このように、パラレルデータ生成部１２２が、６ビット入力モード時に、シリアルデータ保持部１２１から出力されるシリアルデータＳＤ７〜ＳＤ０の配列を変更した上で出力する理由は、入力ビット数の多い８ビット入力モード時を基準に、パラレルデータＰＤ７〜ＰＤ０の配列並びにその後段回路の処理が定められているからである。尚、６ビット入力モード時に、２ビット分のパラレルデータ（本実施形態の場合はパラレルデータＰＤ６、ＰＤ３）は、プルアップ抵抗Ｒａやプルダウン抵抗Ｒｂによって“Ｈ”又は“Ｌ”に固定させる。

ＯＲ素子１２５は、入力モード識別フラグ生成部１２４から出力された６ビット入力モード識別フラグＦＬ６と８ビット入力モード識別フラグＦＬ８との論理和を演算するものである。即ち、ＯＲ素子１２５は、６ビット入力モード識別フラグＦＬ６又は８ビット入力モード識別フラグＦＬ８のいずれかが“Ｈ”であれば“Ｈ”を出力する。

エッジ検出部１２６は、チップイネーブルＣＥの立ち下がりエッジを検出し、その旨を示すエッジ検出信号ＣＥＬを出力するものである。具体的には、エッジ検出部１２６は、図５に示すように、インバータ素子１２６１、奇数個のインバータ素子を直列接続した遅延部１２６２、ＡＮＤ素子１２６３により構成される。エッジ検出部１２６は、かかる構成により、チップイネーブルＣＥの立ち下がりエッジの時点から、遅延部１２６２の遅延時間のみ“Ｈ”のエッジ検出信号ＣＥＬを出力する。

ＡＮＤ素子１２７は、ＯＲ素子１２５の出力とエッジ検出信号ＣＥＬの論理積を演算してラッチイネーブルＥＮを出力するものである。即ち、６ビット入力モード識別フラグＦＬ６又は８ビット入力モード識別フラグＦＬ８のいずれかが“Ｈ”であり、且つ、エッジ検出信号ＣＥＬが“Ｈ”（即ち、チップイネーブルＣＥの立ち下がりエッジの検出）のとき、ＡＮＤ素子１２７は、“Ｈ”のラッチイネーブルＥＮを出力する。

パラレルデータ保持部１２３は、ラッチイネーブルＥＮが“Ｌ”から“Ｈ”となるタイミングで、パラレルデータ生成部１２２より出力された８ビットのパラレルデータＰＤ７〜ＰＤ０を取り込んで表示制御回路１３０へ出力するものである。具体的には、パラレルデータ保持部１２３は、８ビットのパラレルデータＰＤ７〜ＰＤ０それぞれに対応したラッチ部１２３ａ〜１２３ｈを具備する。

＜＜＜シリアル／パラレル変換回路の動作＞＞＞
＝＝＝８ビット入力モードの場合＝＝＝
図６は、８ビット入力モードの場合のシリアル／パラレル変換回路１２０の動作を説明するための主要信号の波形図である。

まず、マイコン２００からＬＣＤモジュール１００に対して、“Ｌ”のチップイネーブルＣＥと、シリアルクロックＣＬと、シリアルクロックＣＬと同期を合わせた８ビットのアドレスコードＡ０〜Ａ７（シリアルデータＤＩ）と、が転送される。このとき、シリアルインタフェース回路１１０は、マイコン２００から転送されてきたアドレスコードＡ０〜Ａ７がＬＣＤモジュール１００のアドレスコードと一致することを検出するが、チップイネーブルＣＥが“Ｌ”のため、シリアル／パラレル変換回路１２０に出力されるシリアルクロックＳＣＬ及びシリアルデータＳＤＩは“Ｌ”のままである。つまり、シリアル／パラレル変換回路１２０はシリアル／パラレル変換動作を行わない。

つぎに、アドレスコードＡ０〜Ａ７の転送がなされた後、マイコン２００からＬＣＤモジュール１００に対して、“Ｈ”のチップイネーブルＣＥと、シリアルクロックＣＬと、シリアルクロックＣＬと同期を合わせた８ビットのシリアルデータＤ０〜Ｄ７（シリアルデータＤＩ）と、が転送される。尚、チップイネーブルＣＥが“Ｈ”の区間、シリアルクロックＣＬは８周期分（立ち上がりエッジ発生回数が８回）となる。シリアルインタフェース回路１１０は、チップイネーブルＣＥが“Ｈ”であり、アドレスコードＡ０〜Ａ７がＬＣＤモジュール１００のアドレスコードと一致することを予め検出しているので、シリアルクロックＣＬに対応するシリアルクロックＳＣＬと同期を合わせて、シリアルデータＤ０〜Ｄ７（シリアルデータＳＤＩ）をシリアル／パラレル変換回路１２０に向けて出力する。

シリアル／パラレル変換回路１２０は、シリアルクロックＳＣＬの立ち上がりエッジのタイミングで、シリアルインタフェース回路１１０から出力されるシリアルデータＤ０〜Ｄ７を順にシリアルデータ保持部１２１のＤフリップフロップ１２１ａ〜１２１ｈに保持する。尚、シリアルクロックＳＣＬが１発目から５発目までの間は、６ビット入力モード識別フラグＦＬ６並びに８ビット入力モード識別フラグＦＬ８は“Ｌ”であるので、パラレルデータ生成部１２２は、シリアルデータ保持部１２１のＤフリップフロップ１２１ａ〜１２１ｈの各データ出力ＳＤ７〜ＳＤ０をそのままの状態でパラレルデータ保持部１２３へ出力する。例えば、シリアルクロックＳＣＬが５発目のとき、シリアルデータ保持部１２１のＤフリップフロップ１２１ａ〜１２１ｅに保持されたシリアルデータＤ４（ＳＤ７）〜Ｄ０（ＳＤ３）が、パラレルデータＰＤ７〜ＰＤ３として出力される。しかし、ラッチイネーブルＥＮは“Ｌ”であるので、パラレルデータ保持部１２３へのパラレルデータＰＤ７〜ＰＤ０の保持は行われない。

シリアルクロックＳＣＬが６周期目のとき、６ビット入力モード識別フラグＦＬ６が一時的に“Ｈ”となるので、パラレルデータ生成部１２２は、６ビット入力モード時に無効なデータとなるＳＤ１とＳＤ０を使用せず、プルアップ抵抗Ｒａによる”Ｈ”と、プルダウン抵抗Ｒｂによる”Ｌ”を使用する。この時点で、パラレルデータ生成部１２２で取り扱うデータは｛Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０｝と｛１（＝Ｈ）、０（＝Ｌ）｝である。そして、パラレルデータＰＤ７〜ＰＤ０は、図６に示されるとおり、｛Ｄ５、１（＝Ｈ）、Ｄ４、Ｄ３、０（＝Ｌ）、Ｄ２、Ｄ１、Ｄ０｝に配列変換される。しかし、ラッチイネーブルＥＮは“Ｌ”であるので、パラレルデータ保持部１２３へのパラレルデータＰＤ７〜ＰＤ０の保持は行われない。

シリアルクロックＳＣＬが７発目のとき、再び、６ビット入力モード識別フラグＦＬ６が“Ｌ”となるので、パラレルデータ生成部１２２による上記の配列変換等は行われない。従って、シリアルデータ保持部１２１のＤフリップフロップ１２１ａ〜１２１ｇに保持されたシリアルデータＤ６（ＳＤ７）〜Ｄ０（ＳＤ１）が、パラレルデータＰＤ７〜ＰＤ１として出力される。しかし、ラッチイネーブルＥＮは“Ｌ”であるので、パラレルデータ保持部１２３へのパラレルデータＰＤ７〜ＰＤ０の保持が行われない。

シリアルクロックＳＣＬが８周期目のとき、同様に、６ビット入力モード識別フラグＦＬ６が“Ｌ”となるので、パラレルデータ生成部１２２による上記の配列変換等は行われない。従って、シリアルデータ保持部１２１のＤフリップフロップ１２１ａ〜１２１ｈに保持されたシリアルデータＤ７（ＳＤ７）〜Ｄ０（ＳＤ０）が、パラレルデータＰＤ７〜ＰＤ０として出力される。尚、８ビット入力モード識別フラグＦＬ８が“Ｈ”となり、且つ、チップイネーブルＣＥが“Ｈ”から“Ｌ”へ切り替わる。従って、ラッチイネーブルＥＮが“Ｈ”となるので、パラレルデータ保持部１２３へのパラレルデータＰＤ７〜ＰＤ０の保持が行われる。

＝＝＝６ビット入力モードの場合＝＝＝
図７は、６ビット入力モードの場合のシリアル／パラレル変換回路１２０の動作を説明するための主要信号の波形図である。

図６に示した８ビット入力モードの場合との相違点は、チップイネーブルＣＥが“Ｈ”のとき、シリアルクロックＳＣＬが６周期分発生する点である。従って、６ビット入力モードの場合、８ビット入力モード識別フラグＦＬ８が“Ｈ”となることはない。

シリアルクロックＳＣＬが６周期目のとき、６ビット入力モード識別フラグＦＬ６が “Ｈ”となるので、パラレルデータ生成部１２２は、６ビット入力モード時に無効なデータとなるＳＤ１とＳＤ０を使用せず、プルアップ抵抗Ｒａによる“Ｈ”と、プルダウン抵抗Ｒｂによる“Ｌ”を使用する。例えば、プルアップ抵抗Ｒａによる“Ｈ”は６ビット入力モード時に常時オンさせることが必要な制御に用いられ、プルダウン抵抗Ｒｂによる“Ｌ”は６ビット入力モード時に未使用端子に用いられる。この時点で、パラレルデータ生成部１２２で取り扱うデータは｛Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０｝と｛１（＝Ｈ）、０（＝Ｌ）｝である。そして、パラレルデータＰＤ７〜ＰＤ０は、図７に示されるとおり、｛Ｄ５、１（＝Ｈ）、Ｄ４、Ｄ３、０（＝Ｌ）、Ｄ２、Ｄ１、Ｄ０｝に配列変換される。そして、６ビット入力モード識別フラグＦＬ６が“Ｈ”となり、且つ、チップイネーブルＣＥが“Ｈ”から“Ｌ”へ切り替わる。従って、ラッチイネーブルＥＮが“Ｈ”となるので、パラレルデータ保持部１２３へのパラレルデータＰＤ７〜ＰＤ０の保持が行われる。

以上、本発明によれば、ｍビット入力モードとｎビット入力モードの両方に対応した受信側装置（例えば、ＬＣＤモジュール）のシリアル／パラレル変換回路を実現することができる。また、マイコン等の送信側装置の方では、ｍビット入力モードなのかｎビット入力モードなのかを識別するためのモード制御信号用の入力端子を設ける必要はない。単に、送信側装置のＣＰＵが元々具備している制御レジスタ等に対して、ｍビット入力モード又はｎビット入力モードのいずれかのシリアル転送フォーマットの設定をしさえすればよく、旧来の装置からの置き換えに際して、ソフトウェアの改良のみならずハードウェアの改良を伴わない。即ち、送信側装置に対する互換性を保ちつつ、ｍビット入力モード又はｎビット入力モードのいずれにも対応できる受信側装置のシリアル／パラレル変換回路を提供することができる。また、これにより、送信側装置と受信側装置とにより構成されるシステム品の設計期間の短縮や設計コストの削減を達成できる。

＜＜＜その他の実施形態＞＞＞
以上、本発明の実施形態について説明したが、前述した実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。

マイコン２００からＬＣＤモジュール１００に転送されるシリアルデータとしては、ＬＣＤパネル１５０の表示データに限らず、輝度信号（Ｙ）及び色差信号（Ｃｒ、Ｃｂ）のコンポーネント信号やこれらを合成したコンポジット信号であってもよい。また、マイコン２００とＬＣＤモジュール１００との間のデータ転送方式としては、３線式シリアルインタフェースに限定されず、４線式シリアルインタフェースや２線式シリアルインタフェースであってもよい。

尚、４線式シリアルインタフェースは、シリアルデータＤＩとしてのシリアル入力データＳＩ並びにシリアル出力データＳＯとシリアルクロックＣＬとチップイネーブルＣＥによる４本のバスを用いるものである。シリアル出力データＳＯが増えた以外は、３線式シリアルインタフェースの場合と同様である。つまり、シリアル入力データＳＩ、シリアルクロックＣＬ、チップイネーブルＣＥは、図６、図７に示すシリアルデータＤＩ、シリアルクロックＣＬ並びにチップイネーブルＣＥと同様のシリアル転送フォーマットに従って転送される。

また、２線式シリアルインタフェースは、例えば、Ｉ２Ｃバスが該当し、シリアルデータＳＤＡとシリアルクロックＳＣＬによる２本のバスのみを用いたものである。尚、入力ビット数が８ビット又は６ビットに設定されたシリアルデータの前後にスタートビット（ＳＣＬが“Ｈ”の状態でＳＤＡを“Ｈ”から“Ｌ”に切り替えたときのＳＤＡのビット）とストップビット（ＳＣＬが“Ｈ”の状態で、ＳＤＡを“Ｌ”から“Ｈ”に切り替えたときのＳＤＡのビット）を付加する。スタートビットによりシリアルデータの転送開始となり、ストップビットによりシリアルデータの転送終了となる。

シリアルインタフェース回路１１０は、特開２００５−９４６９４号公報に開示される全ての構成を適用できる。例えば、アドレスコードによる識別を行わない当該公報の図１、図２の構成を採用してもよい。この場合、アドレスレジスタ１１１やアドレスデコーダ１１２が不要となる。尚、２線式若しくは４線式シリアルインタフェースを採用した場合には、それらのバスに応じてシリアルインタフェース回路１１０の置き換えが必要である。

マイコン２００からＬＣＤモジュール１００に転送されるシリアルデータの入力ビット数としては、８（ｍ）ビット又は６（ｎ）ビットとしたが、これらの入力ビット数に限定されない。例えば、１０ビットのシリアルデータや、１３ビットのシリアルデータを対象とすることができる。

即ち、マイコン２００からシリアル／パラレル変換回路１２０に対して如何なる経路を辿ったとしても、図６、図７に示したアドレスコードＡ０〜Ａ７の転送後のシリアル転送フォーマットと同様に、シリアルデータＳＤＩと、シリアルデータＳＤＩに同期させるシリアルクロックＳＣＬがシリアル／パラレル変換回路１２０に入力されればよい。

６ビット入力モード時におけるシリアルデータＳＤ１、ＳＤ０の代わりの２ビット（＝８ビット−６ビット）の所定データを、プルアップ抵抗Ｒａによる“Ｈ”やプルダウン抵抗Ｒｂによる“Ｌ”としたが、これに限られない。同様に、６ビット入力モード時に実施した配列変換、即ち、パラメータ生成部１２２より出力されるパラレルデータＰＤ７〜ＰＤ０を、｛Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０｝とＳＤ１とＳＤ０の代わりの｛１（＝Ｈ），０（＝Ｌ）｝から、｛Ｄ５、１（＝Ｈ），Ｄ４、Ｄ３、０（＝Ｌ）、Ｄ２、Ｄ１、Ｄ０｝に変換することに限定されない。パラレルデータ生成部１２２より出力されるパラレルデータＰＤ７〜ＰＤ０のうち、６ビット入力モード時に上記の所定データが代わりに用いられる２ビットの配置により、種々の配列変換がなされる。

６ビット入力モード又は８ビット入力モードの二つの入力モードの選択に限定されない。入力モード識別フラグ生成部１２４が入力モード識別フラグを入力モード数分生成するように変更し、また、パラレルデータ生成部１２２が入力モード数分のパラレルデータを生成するように変更すれば、三つ以上の入力モードの選択を実現できる。

本発明に係るＬＣＤ表示駆動システムの構成を示した図である。本発明に係るシリアルインタフェース回路の構成を示した図である。本発明に係るクロック出力回路の構成を示した図である。本発明に係る入力モード識別フラグ生成部の構成を示した図である。本発明に係るエッジ検出部の構成を示した図である。本発明に係るシリアル／パラレル変換回路の８ビット入力モード時の動作を説明するための主要信号の波形図である。本発明に係るシリアル／パラレル変換回路の６ビット入力モード時の動作を説明するための主要信号の波形図である。

符号の説明

１００ＬＣＤモジュール
１１０シリアルインタフェース回路
１１１アドレスレジスタ
１１２アドレスデコーダ
１１３遅延回路
１１４インバータ素子
１１５ＡＮＤ素子
１１６ＯＲ素子
１１７Ｄフリップフロップ
１１８ＡＮＤ素子
１１９クロック出力回路
１１９１インバータ素子
１１９２ＡＮＤ素子
１１９３ラッチ回路
１１９４ＡＮＤ素子
１２０シリアル／パラレル変換回路
１２１シリアルデータ保持部
１２１ａ〜１２１ｈＤフリップフロップ
１２２パラレルデータ生成部
１２２ａ〜１２２ｇセレクタ部
１２３パラレルデータ保持部
１２３ａ〜１２３ｈラッチ部
１２４入力モード識別フラグ生成部
１２４１ａ〜１２４１ｄＤフリップフロップ
１２４２、１２４３４入力ＡＮＤ素子
１２５ＯＲ素子
１２６エッジ検出部
１２６１インバータ素子
１２６２遅延部
１２６３ＡＮＤ素子
１２７ＡＮＤ素子
１３０表示制御回路
１５０ＬＣＤパネル
２００マイコン

Claims

シリアルデータをパラレルデータに変換して出力するシリアル／パラレル変換回路において、
転送開始から転送終了までの転送期間内において、入力ビット数がｍビット又はｍビットより小さいｎビットに設定されたシリアルデータと、前記シリアルデータと同期させるシリアルクロックと、が入力され、前記シリアルデータを前記シリアルクロックに基づき１ビット毎にシフトするとともに保持するｍビットのシリアルデータ保持部と、
前記転送期間における前記シリアルクロックの発生数をカウントして得られるカウント値に基づいて、前記入力ビット数がｍビットであるかｎビットであるかを識別する入力モード識別部と、
前記入力ビット数がｍビットであることが前記入力モード識別部により識別されたとき、前記シリアルデータ保持部に保持されるｍビットのデータを第１のパラレルデータとして出力し、前記入力ビット数がｎビットであることが前記入力モード識別部により識別されたとき、前記シリアルデータ保持部に保持されるｎビットのデータに対し所定のｍ−ｎビットのデータを付加して生成されるｍビットのデータを第２のパラレルデータとして出力するパラレルデータ生成部と、
を有することを特徴とするシリアル／パラレル変換回路。
請求項１に記載のシリアル／パラレル変換回路において、
前記パラレルデータ生成部は、
前記入力ビット数がｎビットであることが前記入力モード識別部により識別されたとき、前記シリアルデータ保持部に保持されるｎビットのデータに対し所定のｍ−ｎビットのデータを付加して生成されるｍビットのデータを後段の回路に応じて配列変換して前記第２のパラレルデータとして出力すること、を特徴とするシリアル／パラレル変換回路。
請求項１に記載のシリアル／パラレル変換回路において、
前記転送終了を識別する転送終了識別部と、
前記入力ビット数がｍビット又はｎビットであることを識別したときの前記入力モード識別部の出力と、前記転送終了を識別したときの前記転送終了識別部の出力と、に基づいて、前記第１又は前記第２のパラレルデータを保持するとともに出力するパラレルデータ保持部と、
を有することを特徴とするシリアル／パラレル変換回路。
請求項１に記載のシリアル／パラレル変換回路において、
前記シリアル転送フォーマットは、前記シリアルデータと前記シリアルクロックとチップイネーブルによる３線式シリアルインタフェースに準拠しており、前記チップイネーブルが一方のレベルから他方のレベルに切り替わるとき転送開始となり、前記チップイネーブルが前記他方のレベルから前記一方のレベルに切り替わるとき転送終了となり、前記チップイネーブルが前記他方のレベルとなる前記転送期間内で入力ビット数がｍビット又はｎビットに設定された前記シリアルデータが前記シリアルクロックと同期を合わせて入力されること、
を特徴とするシリアル／パラレル変換回路。
請求項１に記載のシリアル／パラレル変換回路において、
前記シリアル転送フォーマットは、前記シリアルデータとしてのシリアル入力データ並びにシリアル出力データと前記シリアルクロックとチップイネーブルによる４線式シリアルインタフェースに準拠しており、前記チップイネーブルが一方のレベルから他方のレベルに切り替わるとき転送開始となり、前記チップイネーブルが前記他方のレベルから前記一方のレベルに切り替わるとき転送終了となり、前記チップイネーブルが前記他方のレベルとなる前記転送期間内で入力ビット数がｍビット又はｎビットに設定された前記シリアルデータが前記シリアルクロックと同期を合わせて入力されること、を特徴とするシリアル／パラレル変換回路。
請求項４又は５に記載のシリアル／パラレル変換回路において、
前記シリアル転送フォーマットは、前記チップイネーブルを前記一方のレベルとしてアドレスコードを前記シリアルデータとして前記シリアルクロックと同期を合わせて転送した後、前記チップイネーブルを前記一方のレベルから前記他方のレベルへ切り替えて入力ビット数がｍビット又はｎビットに設定された前記シリアルデータを転送することとし、
前記チップイネーブルが前記一方のレベルのときに転送された前記アドレスコードが前記シリアル／パラレル変換回路に付与されたアドレスコードと一致したとき、前記チップイネーブルが前記他方のレベルのときに転送された前記シリアルデータ並びに前記シリアルクロックを前記シリアル／パラレル変換回路に入力させるシリアルインタフェース回路を前段に設けたこと、を特徴とするシリアル／パラレル変換回路。
請求項１に記載のシリアル／パラレル変換回路において、
前記シリアル転送フォーマットは、前記シリアルデータと前記シリアルクロックによる２線式シリアルインタフェースに準拠しており、入力ビット数がｍビット又はｎビットに設定された前記シリアルデータの前後にスタートビットとストップビットを付加し、前記スタートビットにより前記転送開始となり、前記ストップビットにより前記転送終了となること、を特徴とするシリアル／パラレル変換回路。
液晶表示パネルを駆動する液晶表示駆動回路において、
転送開始から転送終了までの転送期間内で入力ビット数がｍビット又はｍビットより小さいｎビットに設定された前記液晶表示パネルの表示データとしてのシリアルデータと、前記シリアルデータと同期させるシリアルクロックと、が入力され、前記シリアルデータを前記シリアルクロックに基づき１ビット毎にシフトするとともに保持するｍビットのシリアルデータ保持部と、
前記転送期間における前記シリアルクロックの発生数をカウントして得られるカウント値に基づいて、前記入力ビット数がｍビットであるかｎビットであるかを識別する入力モード識別部と、
前記入力ビット数がｍビットであることが前記入力モード識別部により識別されたとき、前記シリアルデータ保持部に保持されるｍビットのデータを第１のパラレルデータとして出力し、前記入力ビット数がｎビットであることが前記入力モード識別部により識別されたとき、前記シリアルデータ保持部に保持されるｎビットのデータに対し所定のｍ−ｎビットのデータを付加して生成されるｍビットのデータを第２のパラレルデータとして出力するパラレルデータ生成部と、
を有することを特徴とする液晶表示駆動回路。