TWI390405B - 具輸出接腳擴充功能之控制裝置及輸出接腳之擴充方法 - Google Patents

具輸出接腳擴充功能之控制裝置及輸出接腳之擴充方法 Download PDF

Info

Publication number
TWI390405B
TWI390405B TW097151563A TW97151563A TWI390405B TW I390405 B TWI390405 B TW I390405B TW 097151563 A TW097151563 A TW 097151563A TW 97151563 A TW97151563 A TW 97151563A TW I390405 B TWI390405 B TW I390405B
Authority
TW
Taiwan
Prior art keywords
pin
control unit
bit
output
data
Prior art date
Application number
TW097151563A
Other languages
English (en)
Other versions
TW201025012A (en
Inventor
Yi Chang Hsu
Chen Kuo Huang
Ching Feng Hsieh
Jen Huan Yu
Original Assignee
Askey Computer Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Askey Computer Corp filed Critical Askey Computer Corp
Priority to TW097151563A priority Critical patent/TWI390405B/zh
Priority to US12/434,139 priority patent/US8307126B2/en
Publication of TW201025012A publication Critical patent/TW201025012A/zh
Application granted granted Critical
Publication of TWI390405B publication Critical patent/TWI390405B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1731—Optimisation thereof
    • H03K19/1732—Optimisation thereof by limitation or reduction of the pin/gate ratio

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Description

具輸出接腳擴充功能之控制裝置及輸出接腳之擴充方法
本發明係有關於一種具輸出接腳擴充功能之控制裝置及輸出接腳之擴充方法，更詳而言之，係關於一種利用移位暫存單元達到輸出接腳擴充目的之具輸出接腳擴充功能之控制裝置及輸出接腳之擴充方法。
按，一般之電子系統(包括電腦系統、伺服器系統或各式的網路設備等)之眾多功能係透過系統之中央處理單元的通用輸入輸出接腳(general-purpose I/O pin)所輸出的訊號驅動LED燈進行功能指示。以具有無線上網功能的無線網路路由器為例，該無線網路路由器具有LED燈，用來提示該無線上網功能的運作狀況，該提示功能包括系統開啟(sysbooting)指示功能、系統準備(sysready)指示功能、無線網路中斷連線(Wlandisconnect)指示功能、無線網路位置系統掃描(WlanWpsScan)指示功能、無線網路IEEE802.11b模式(WlanllaMode)指示功能、無線網路IEEE802.11g模式(WlanllgMode)指示功能、無線網路不順暢(WlanInactivity)指示功能、無線網路傳輸速率低(WlanRateLow)指示功能、無線網路傳輸速率高(WlanRateHigh)指示功能、無線網路傳輸速率中等(WlanRateMid)指示功能、乙態網路順暢(EthernetActivity)指示功能等。為能夠對無線網路路由器的該些功能進行提示，無線網路路由器上需配備有大量的LED燈來對該些功能進行指示。然而，中央處理單元的GPIO接腳的數目有限，無法提供足夠多的GPIO接腳以輸出驅動信號來驅動大量的LED燈。
有鑒於此，遂有業界採用於印刷電路板上增設許多邏輯閘及複雜線路來擴充GPIO接腳的數目，此方式雖可擴充GPIO接腳的數目，然其會增加電路板之空間，並不適用於空間有限的產品上。
因此，如何提出一種具輸出接腳擴充功能之控制裝置及輸出接腳之擴充方法，以克服上述習知技術之缺失，實已成爲目前業界亟待克服之課題。
鑒於上述習知技術之缺點，本發明之目的在於提供一種具輸出接腳擴充功能之控制裝置及輸出接腳之擴充方法，以一種簡化線路設計、節約印刷電路板空間、以及降低設計成本的方式達到輸出接腳擴充的目的。
為達上述及其他目的，本發明提供一種具輸出接腳擴充功能之控制裝置，該具輸出接腳擴充功能之控制裝置包括：控制單元，用以產生行選通訊號、多位元數據、時脈訊號以及致能訊號，且具有第一、第二、第三、及第四輸出接腳以供對應輸出該行選通訊號、該多位元數據、該時脈訊號以及該致能訊號；以及移位暫存單元，具有行選通訊號接腳、數據接腳、時脈訊號接腳、致能訊號接腳、以及複數個數據傳輸接腳，該行選通訊號接腳、該數據接腳、該時脈訊號接腳及該致能訊號接腳分別與該控制單元的該第一、該第二、該第三及該第四輸出接腳連接，該移位暫存單元用於透過該致能訊號接腳接收該致能訊號，且依據該時脈訊號對透過該數據接腳所接收之該多位元數據中之各個位元予以移位暫存，並透過該行選通訊號接腳接收該行選通訊號同時以並行的方式透過該複數個數據傳輸接腳輸出該多位元數據。
該控制單元還用於累加該時脈訊號之時脈數目，以及累加到達該多位元數據所包含之位元的位元數目而產生該行選通訊號。此外，該控制單元於累加該時脈數目到達該多位元數據所包含之位元的位元數目而改變該行選通訊號的電位，以致能該移位暫存單元輸出該多位元數據。
本發明之具輸出接腳擴充功能之控制裝置係包括兩個移位暫存單元，且各該移位暫存單元之間係透過該數據接腳與該複數個數據傳輸接腳之其中一者相連接。
本發明之輸出接腳之擴充方法，用以擴充一控制單元之數據輸出接腳，該輸出接腳之擴充方法包括：連接具有複數個數據傳輸接腳之至少一移位暫存單元至該控制單元，使該移位暫存單元可接收該控制單元所產生的行選通訊號、多位元數據、時脈訊號以及致能訊號；令該控制單元發送該致能訊號，使該移位暫存單元依據該控制單元所產生的時脈訊號對該多位元數據中之各個位元予以移位暫存；令該控制單元輸出該行選通訊號，以使該移位暫存單元以並行的方式透過該複數個數據傳輸接腳輸出該多位元數據。
相較於習知以在印刷電路板上增設許多邏輯閘及複雜線路來完成IO接腳的擴充之技藝，本發明係透過軟體程式配合移位暫存單元將控制單元的一個輸出接腳擴充成複數個輸出接腳，與習知技藝相比，本發明無需設計複雜線路及使用較多邏輯閘，因而可節約印刷電路板空間，節約設計成本。且與習知技藝相比，本發明之電路架構更簡化。
以下係藉由特定的具體實例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。本發明亦可藉由其他不同的具體實例加以施行或應用，本說明書中的各項細節亦可基於不同觀點與應用，在不悖離本發明之精神下進行各種修飾與變更。
本發明之具輸出接腳擴充功能之控制裝置，係包括控制單元與移位暫存單元。為簡單明瞭說明本發明，以下實施例中以該控制裝置包括二個移位暫存單元爲例進行圖示說明，但並非以此限制本發明，而本發明中移位暫存單元的數目可視該控制裝置所要擴充的輸出接腳的數目來決定。
請參閱第1圖，其為本發明之具輸出接腳擴充功能之控制裝置之電路圖，該控制裝置包括控制單元10、移位暫存單元12、14。
控制單元10具有輸出接腳10a、10b、10c及10d。控制單元10是透過移位暫存單元12及14以及讀取軟體程式(在此未予以圖式)來達到擴充輸出接腳10a、10b、10c及10d之功能，該軟體程式可內建於控制單元10所提供的記憶體(在此未予以圖示)中或儲存於控制單元10外部的儲存媒體(在此未予以圖示)中。該軟體程式係用以產生行選通訊號(STR)、多位元數據(D)、時脈訊號(CLK)及致能訊號(OE)，並將該些訊號分別經由輸出接腳10a、10b、10c及10d輸出。於本實施例中，控制單元10係為中央處理單元，而該些輸出接腳10a、10b、10c及10d係為該中央處理單元之通用輸出接腳。
於本實施例中，移位暫存單元12、14係為74HC4049晶片為例進行說明。如第1圖所示，移位暫存單元12及14係分別具有行選通訊號接腳(STR)、數據接腳(D)、時脈訊號接腳(CLK)、致能訊號接腳(OE)及複數個數據傳輸接腳(Q1、Q2、...Q8、Qs、)，該些數據傳輸接腳(Q1、Q2、...Q8、Qs、)係作為該控制單元之擴充輸出接腳。移位暫存單元12及14的行選通訊號接腳(STR)、時脈訊號接腳(CLK)及致能訊號接腳(OE)係分別與控制單元10的輸出接腳10a、10c及10d連接，用以分別接收控制單元10所輸出的行選通訊號(STR)、時脈訊號(CLK)及致能訊號(OE)。移位暫存單元12的數據接腳(D)係與控制單元10的輸出接腳10b連接，用以接收多位元數據(D)，而移位暫存單元14的數據接腳(D)係與移位暫存單元12的數據傳輸接腳QS連接。本實施例係透過移位暫存單元12及14之相互串接，以將原本4個輸出接腳(亦即，輸出接腳10a、10b、10c及10d)擴充至16個輸出接腳(亦即，移位暫存單元12之輸出接腳d1、d2、d3、d4、d5、d6、d7及d8、及移位暫存單元14之輸出接腳d9、d10、d11、d12、d13、d14、d15及d16)。
移位暫存單元12及14的VDD接腳係連接至電源AR7420_VDD25，並且，VDD接腳另經由電容C(電容C之電容值為0.1μF)接地。移位暫存單元12及14的VSS接腳係接地。電阻R1連接於控制單元10之輸出接腳10d與移位暫存單元12之致能訊號接腳(OE)之間，電阻R1連接於移位暫存單元12之致能訊號接腳(OE)之一端係經由電阻R2連接至電源AR7420_VDD25，電阻R1連接於移位暫存單元12之致能訊號接腳(OE)之一端經由電阻R3接地。
移位暫存單元12提供8個數據傳輸接腳Q1、Q2、Q3、Q4、Q5、Q6、Q7及Q8作為輸出接腳d1、d2、d3、d4、d5、d6、d7及d8，移位暫存單元14提供3個數據傳輸接腳Q1、Q2及Q3作為輸出/輸出接腳d9、d10及d11，移位暫存單元14其餘的數據傳輸接腳Q4、Q5、Q6、Q7及Q8處於浮接狀態。移位暫存單元12及14共同將控制單元10之輸出接腳10b所輸出的11位元之數據(d1 d2 ......d11 )以並行(parallel)的方式由該11個數據傳輸接腳(移位暫存單元12之數據傳輸接腳Q1、Q2、Q3、Q4、Q5、Q6、Q7及Q8、及移位暫存單元14之數據傳輸接腳Q1、Q2及Q3)輸出。
請一併參閱第2圖，其顯示本發明之具輸出接腳擴充功能之控制裝置透過該軟體程式所產生之行選通訊號(STR)、多位元數據(D)及時脈訊號(CLK)之時序圖。本實施例中，控制單元10讀取該軟體程式並據以產生行選通訊號(STR)、多位元數據(D)及時脈訊號(CLK)，再分別透過輸出接腳10a、10b及10c輸出行選通訊號(STR)、多位元數據(D)及時脈訊號(CLK)。如第2圖所示，時脈訊號(CLK)具有11個脈衝，在該11個脈衝之時間內，行選通訊號(STR)始終處於低電位，從而將移位暫存單元12及14的行選通訊號接腳(STR)始終維持於禁能狀態，並使移位暫存單元12及14的數據傳輸接腳(Q1、Q2、...Q8、Qs、)不會傳輸數據。接著，控制單元10依據該軟體程式產生致能訊號(OE)，並透過輸出接腳10d輸出致能訊號(OE)，以使移位暫存單元12及14處於致能狀態。另一方面，移位暫存單元12及14依據所接收到的時脈訊號(CLK)將所接收的每一位元數據予以移位暫存，同時，該軟體程式會累加移位暫存單元12及14所接收到的時脈訊號(CLK)之數目，以於累加該數目到達11時，轉而產生具有高電位之行選通訊號(STR)，從而使移位暫存單元12及14之行選通訊號接腳(STR)轉而處於致能狀態，以將該11位元之數據d1、d2、d3、d4、d5、d6、d7、d8、d9、d10及d11分別透過移位暫存單元12之數據傳輸接腳Q1、Q2、Q3、Q4、Q5、Q6、Q7及Q8、及移位暫存單元14之數據傳輸接腳Q1、Q2及Q3輸出。在此須提出說明的是，移位暫存單元12及14對串行數據進行移位處理後並行輸出的技藝係為習知，於茲不贅。
需特別說明的是，在上述實施例中，僅以移位暫存單元12及14為74HC4049晶片為例進行說明，但並非以此限制本發明，於本發明之其他實施例中亦可依據實際設計需要以其他與該74HC4049晶片功能相似之電子器件所代替，且所需之電子器件之數目可視需擴充的輸出接腳的數目來決定，並非以第1圖所示的2個彼此串接之移位暫存單元為限。
接著，如第3圖所示，用以說明本發明之輸出接腳之擴充方法的一運作實施例之流程示意圖，藉以擴充控制單元之數據輸出接腳，首先執行步驟S1，連接具有複數個數據傳輸接腳之至少一移位暫存單元至控制單元，使該移位暫存單元可接收該控制單元所產生的行選通訊號、多位元數據、時脈訊號以及致能訊號，接著進至步驟S2。
於該步驟S2中，設定該控制單元欲輸出的位元數據之位元數目N，及設定該控制單元欲輸出的位元數據之內容，本實施例之位元數目N即等於數據輸出接腳的數量，接著進至步驟S3。
於該步驟S3中，令該控制單元發送該致能訊號，並設定位移次數i=0，亦即作為位元數據輸出作業之啟動，接著進至步驟S4。
於該步驟S4中，該控制單元依據該時脈訊號，設定i=i++，用以記錄並更新位移次數，且使該移位暫存單元對該位元數據中之各個位元予以移位暫存，亦即，每產生一個時脈訊號則使欲輸出的該位元數據之各位元產生移位及暫存動作，接著進至步驟S5。
於該步驟S5中，判斷目前的位移次數i是否等於所設定的位元數據之位元數目N，若是則進至步驟S6，若否，則返回該步驟S4，以持續地將該控制單元欲輸出的位元數據之各位元予以移位暫存，直到該多位元數據中之最後一個位元已移位暫存完畢為止。
於該步驟S6中，當該控制單元判斷出該移位暫存單元移位暫存到該多位元數據中之最後一個位元時，即位移次數i等於位元數目N，則輸出該行選通訊號，以使該移位暫存單元以並行的方式透過該複數個數據傳輸接腳輸出該位元數據。
在此須提出說明的是，本發明之輸出接腳之擴充方法並不限於上述實施例所示之流程步驟，亦即，並不侷限於變數N及i的設定及邏輯判斷的方式，換言之，只要能實現當該移位暫存單元移位暫存到該多位元數據中之最後一個位元後，而使該移位暫存單元以並行的方式將該多位元數據透過該複數個數據傳輸接腳輸出的設定及邏輯判斷的方式均可採用。
綜上所述可知，相較於習知以在外部設計許多邏輯閘及複雜線路來完成IO接腳的擴充之技藝，本發明主要係透過軟體程式配合移位暫存單元達到擴充控制單元之輸出接腳的目的，與習知技藝相比，本發明無需設計複雜線路及使用較多邏輯閘，因而可節約印刷電路板空間，節約設計成本。且與習知技藝相比，本發明之電路架構更簡化。
上述實施例僅例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。
10．．．控制單元
10a、10b、10c、10d．．．輸出接腳
12、14．．．移位暫存單元
AR7420-VDD25．．．電源
C．．．電容
CLK．．．脈衝訊號接腳
D．．．數據接腳
d1、d2、d3、d4、d5、d6、d7、d8、d9．．．輸出接腳
d10、d11、d12、d13、d14、d15、d16．．．輸出接腳
OE．．．致能訊號接腳
Q1、Q2、...Q8、QS、．．．數據傳輸接腳
R1、R2、R3．．．電阻
STR．．．行選通接腳
VDD、VSS．．．接腳
第1圖係為本發明之具輸出接腳擴充功能之控制裝置之電路圖；
第2圖係顯示本發明之具輸出接腳擴充功能之控制裝置透過軟體程式所產生之行選通訊號(STR)、多位元數據(D)及時脈訊號(CLK)之時序圖；以及
第3圖係顯示本發明之輸出接腳之擴充方法的一運作實施例之流程示意圖。
10．．．控制單元
10a、10b、10c、10d．．．輸出接腳
12、14．．．移位暫存單元
AR7420-VDD25．．．電源
C．．．電容
CLK．．．脈衝訊號接腳
D．．．數據接腳
d1、d2、d3、d4、d5、d6、d7、d8、d9．．．輸出接腳
d10、d11、d12、d13、d14、d15、d16．．．輸出接腳
OE．．．致能訊號接腳
R1、R2、R3．．．電阻
STR．．．行選通接腳
VDD、VSS．．．接腳
Q1、Q2、Q3、Q4、Q5．．．數據傳輸接腳
Q6、Q7、Q8、QS、．．．數據傳輸接腳

Claims (10)

  1. 一種具輸出接腳擴充功能之控制裝置，係包括：控制單元，用於產生行選通訊號、多位元數據、時脈訊號以及致能訊號，且具有第一、第二、第三、及第四輸出接腳以供對應輸出該行選通訊號、該多位元數據、該時脈訊號以及該致能訊號，其中，該控制單元用於累加該時脈訊號之時脈數目，以及累加到達該多位元數據所包含之位元的位元數目而產生該行選通訊號；以及移位暫存單元，具有行選通訊號接腳、數據接腳、時脈訊號接腳、致能訊號接腳、以及複數個數據傳輸接腳，該行選通訊號接腳、該數據接腳、該時脈訊號接腳及該致能訊號接腳分別與該控制單元的該第一、該第二、該第三及該第四輸出接腳連接，該移位暫存單元用於透過該致能訊號接腳接收該致能訊號，且依據該時脈訊號對透過該數據接腳所接收之該多位元數據中之各個位元予以移位暫存，並透過該行選通訊號接腳接收該行選通訊號同時以並行的方式透過該複數個數據傳輸接腳輸出該多位元數據。
  2. 如申請專利範圍第1項之具輸出接腳擴充功能之控制裝置，其中，該控制單元還用於累加該時脈數目到達該多位元數據所包含之位元的位元數目而改變該行選通訊號的電位，以致能該移位暫存單元輸出該多位元數據。
  3. 如申請專利範圍第1項之具輸出接腳擴充功能之控制裝置，係包括兩個移位暫存單元，且各該移位暫存單元之間係透過該數據接腳與該複數個數據傳輸接腳之其中一者相連接。
  4. 如申請專利範圍第1項之具輸出接腳擴充功能之控制裝置，其中，該控制單元係為中央處理單元。
  5. 如申請專利範圍第1項之具輸出接腳擴充功能之控制裝置，復包括：記憶體，連接至該控制單元；以及軟體程式，儲存於該記憶體內，用來控制該控制單元。
  6. 如申請專利範圍第5項之具輸出接腳擴充功能之控制裝置，其中，該軟體程式復控制該移位暫存單元。
  7. 如申請專利範圍第5項之具輸出接腳擴充功能之控制裝置，其中，該記憶體係設置於該控制單元中。
  8. 如申請專利範圍第5項之具輸出接腳擴充功能之控制裝置，其中，該記憶體係設置於該控制單元外。
  9. 一種輸出接腳之擴充方法，用於擴充一控制單元之數據輸出接腳，該擴充方法包括：連接具有複數個數據傳輸接腳之至少一移位暫存單元至該控制單元，使該移位暫存單元可接收該控制單元所產生的行選通訊號、多位元數據、時脈訊號以及致能訊號；令該控制單元發送該致能訊號，使該移位暫存單 元依據該控制單元所產生的時脈訊號對該多位元數據中之各個位元予以移位暫存；該控制單元累加該時脈訊號之時脈數目，並於累加到達該多位元數據所包含之位元的位元數目而產生該行選通訊號；令該控制單元輸出該行選通訊號，以使該移位暫存單元以並行的方式透過該複數個數據傳輸接腳輸出該多位元數據。
  10. 如申請專利範圍第9項之輸出接腳之擴充方法，其中，該控制單元於累加該時脈數目到達該多位元數據所包含之位元的位元數目而改變該行選通訊號的電位，以致能該移位暫存單元輸出該多位元數據。
TW097151563A 2008-12-31 2008-12-31 具輸出接腳擴充功能之控制裝置及輸出接腳之擴充方法 TWI390405B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW097151563A TWI390405B (zh) 2008-12-31 2008-12-31 具輸出接腳擴充功能之控制裝置及輸出接腳之擴充方法
US12/434,139 US8307126B2 (en) 2008-12-31 2009-05-01 Output pin expansion using shift register receiving data bit each software counted clock for parallel output strobe

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW097151563A TWI390405B (zh) 2008-12-31 2008-12-31 具輸出接腳擴充功能之控制裝置及輸出接腳之擴充方法

Publications (2)

Publication Number Publication Date
TW201025012A TW201025012A (en) 2010-07-01
TWI390405B true TWI390405B (zh) 2013-03-21

Family

ID=42286376

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097151563A TWI390405B (zh) 2008-12-31 2008-12-31 具輸出接腳擴充功能之控制裝置及輸出接腳之擴充方法

Country Status (2)

Country Link
US (1) US8307126B2 (zh)
TW (1) TWI390405B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201413431A (zh) * 2012-09-28 2014-04-01 Wistron Corp 電子裝置
CN109062851A (zh) * 2018-08-22 2018-12-21 同源微（北京）半导体技术有限公司 控制数据的传输系统和方法、子系统、计算机设备和计算机可读存储介质
CN111158456A (zh) * 2019-11-28 2020-05-15 天津大学 大规模硬盘组低能耗管理系统及其管理方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4660833A (en) * 1985-01-02 1987-04-28 Igt Reel monitoring and diagnostic device for an amusement machine
US5454097A (en) * 1993-01-25 1995-09-26 Motorola, Inc. Cascadable peripheral data interface including a shift register, counter, and randomly-accessed registers of different bit length
US6052073A (en) * 1998-03-23 2000-04-18 Pmc-Sierra Ltd. Serial to parallel converter enabled by multiplexed flip-flop counters
JP3777884B2 (ja) * 1999-07-23 2006-05-24 セイコーエプソン株式会社 表示用ドライバｉｃ及びそれを用いた電子機器
CN2543155Y (zh) 2002-04-25 2003-04-02 北方交通大学 显示车辆位置信息的led电子站牌
EP1801701A1 (en) * 2005-12-22 2007-06-27 Deutsche Thomson-Brandt Gmbh Serial data transfer in a numerically controlled control system to update an output value of the control system
JP4796983B2 (ja) * 2007-03-08 2011-10-19 オンセミコンダクター・トレーディング・リミテッド シリアル／パラレル変換回路、液晶表示駆動回路

Also Published As

Publication number Publication date
US8307126B2 (en) 2012-11-06
TW201025012A (en) 2010-07-01
US20100169697A1 (en) 2010-07-01

Similar Documents

Publication Publication Date Title
TWI480734B (zh) 用於串聯配置中複數個記憶體裝置的方法、辨識裝置及包含串聯裝置的系統
JP5657242B2 (ja) 半導体装置及びメモリシステム
JP2007286583A (ja) 走査駆動回路及びこれを利用した有機発光表示装置
JP2001156620A (ja) プログラマブルロジックデバイス及びその設定方法
JP2004088597A (ja) フィールドプログラマブルゲートアレイ
TWI390405B (zh) 具輸出接腳擴充功能之控制裝置及輸出接腳之擴充方法
US10673420B2 (en) Electronic circuit including flip-flop using common clock
JP2008503029A5 (zh)
JP2008117157A (ja) 半導体メモリカード、ホスト装置、及びデータ転送方法
TWI502603B (zh) 積體電路
US20100289677A1 (en) Circuit and method for parallel to serial conversion
TW201101038A (en) Flash memory apparatus, method for operating flash memory apparatus and data storage system
JP2007094603A (ja) プログラマブルデバイス制御装置およびプログラマブルデバイス制御方法
JP4892852B2 (ja) シリアルインターフェースの制御方法
CN101436172B (zh) 数据传输方法与系统
JP4684579B2 (ja) シリアル通信による制御システム
TW202105186A (zh) 記憶體介面電路、記憶體儲存裝置及訊號產生方法
EP2674871B1 (en) Electronic systems, slave electronic devices and signal transmission methods
US20040233733A1 (en) Memory data interface
JP2011138567A (ja) 半導体記憶装置
JP2003142994A5 (zh)
CN101769527B (zh) 具有输出管脚扩充功能的控制装置及输出管脚的扩充方法
JP2006338723A (ja) データ転送回路及び半導体記憶装置
JP4819326B2 (ja) クロック信号供給装置
JP3388656B2 (ja) シフトレジスタ

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees