TWI480734B - 用於串聯配置中複數個記憶體裝置的方法、辨識裝置及包含串聯裝置的系統 - Google Patents

用於串聯配置中複數個記憶體裝置的方法、辨識裝置及包含串聯裝置的系統 Download PDF

Info

Publication number
TWI480734B
TWI480734B TW096148760A TW96148760A TWI480734B TW I480734 B TWI480734 B TW I480734B TW 096148760 A TW096148760 A TW 096148760A TW 96148760 A TW96148760 A TW 96148760A TW I480734 B TWI480734 B TW I480734B
Authority
TW
Taiwan
Prior art keywords
device identification
identification flag
connection
input
output
Prior art date
Application number
TW096148760A
Other languages
English (en)
Other versions
TW200834310A (en
Inventor
Hong Beom Pyeon
Hakjune Oh
Jin-Ki Kim
Steven Przybylski
Original Assignee
Conversant Intellectual Property Man Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Conversant Intellectual Property Man Inc filed Critical Conversant Intellectual Property Man Inc
Publication of TW200834310A publication Critical patent/TW200834310A/zh
Application granted granted Critical
Publication of TWI480734B publication Critical patent/TWI480734B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1003—Interface circuits for daisy chain or ring bus memory arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)

Description

用於串聯配置中複數個記憶體裝置的方法、辨識裝置及包含串聯裝置的系統
本發明關於在串聯式裝置中產生識別標誌的設備及方法。而且，本發明關於辨認串聯式裝置的號數及串聯式裝置的輸出潛時之設備及方法。
目前的消費性電子設備使用記憶體裝置。舉例而言，例如數位相機、可攜式式數位助理、可攜式數位助理、可攜式音頻/視頻播放器及行動終端等行動電子裝置繼續需要具愈來愈增加的容量及速度的大量儲存記憶體，較佳地為非揮發性記憶體。由於在無電力時仍要固持資料，所以，非揮發性記憶體及硬碟機是較佳的，如此可延長電池壽命。
雖然對於很多目前的消費電子裝置而言現有的記憶體裝置的速度已足夠，但是，這些記憶體裝置可能無法適當用於未來的電子裝置及其它需要高速資料速率的裝置。舉例而言，記錄高解析度動畫的行動多媒體裝置可能需要比目前的記憶體技術更大的程式化工作能力之記憶體模組。雖然此解決之道似乎直接，但是，在此高頻下具有訊號品質的問題，而對記憶體的操作頻率設下實際的限制。記憶體使用平行的輸入/輸出(I/O)接腳組以與其它元件通訊，接腳的數目取決於所需的配置。I/O接腳接收命令指令和輸入的資料以及提供輸出資料。這是一般所知的並聯 介面。高速操作可能造成例如串擾、訊號失真及訊號衰減等劣化通訊品質之通訊不利效果。
為了將更高的密度及更快的操作併入系統機板中，有二種設計技術：串聯式及多接點式配置。這些設計技術可以用以克服決定成本及硬碟與記憶體系統之間的記憶體轉換的操作效率之密度議題。但是多接點配置具有與記憶體系統的串聯有關的缺點。舉例而言，假使多接點記憶體系統的數目增加，則由於每一接腳的負載效果，延遲時間也增加，以致於多接點配置的總體性能也會因連線電阻－電容負載及記憶體裝置的接腳電容所造成的多接點連接而變差。在例如記憶體裝置等裝置中的串聯鏈可以使用單一接腳輸入，串列地接收所有的位址、命令、及資料。串聯鏈可以提供串聯配置以有效地控制命令位元、位址位元、及資料位元經過串聯。藉由設置串聯式配置，將裝置識別(ID)號指定給連接鏈上的每一裝置。需要將ID號指定給每一裝置以產生互連裝置的ID。
根據本發明的一態樣，提供包括串聯配置的複數個記憶體裝置之系統。複數個記憶體裝置中的每一裝置具有輸入連接及輸出連接。每一個別裝置的輸入及輸出連接分別藕合至前一裝置的輸出連接及下一裝置的輸入連接。複數個記憶體裝置中的每一裝置包含用於產生裝置識別標誌(ID)的產生電路。每一個別裝置所產生的ID是要提供給 其下一裝置。系統也包含接收電路，用於從串聯配置的最後裝置接收ID及用於決定複數個記憶體裝置的串聯配置之裝置相關特徵。
舉例而言，產生電路包含ID接收器、ID產生電路、及ID輸出電路，ID接收器經由其輸入連接，接收來自先前裝置的ID，ID產生電路用於產生ID以回應收到的ID，ID輸出電路用於輸出ID產生電路所產生的ID。ID產生電路包含計算電路，使用預定值以用於計算收到的ID。計算電路的實施例是用於加一的加法電路，或是用於從收到的ID減一的減法電路，以提供新ID。
有利地，ID接收器包含暫存電路及輸出電路，暫存電路用於依串列方式暫存收到的ID，輸出電路用於以並列方式輸出每一暫存的ID，藉以提供用於計算的ID。
接收電路包含處理電路，用於接收來自最後裝置的ID，以及決定串聯配置中的裝置數目以回應收到的ID。
有利地，系統包含提供電路，用於提供初始ID給串聯配置中的第一裝置。
接收電路，包含處理電路，用於接收來自串聯配置中的最後裝置之ID，ID係經由該裝置的輸入連接而提供的；以及，用於決定串聯配置中的裝置的潛時以回應收到的ID。
根據本發明的另一態樣，提供用於決定串聯配置中複數個記憶體裝置的特徵之方法，複數個記憶體裝置中的每一裝置具有輸入連接及輸出連接，每一個別裝置的輸入及 輸出連接分別耦合至前一裝置的輸出連接及下一裝置的輸入連接，複數個記憶體裝置中的每一裝置包含用於產生裝置識別標誌(ID)的產生電路，每一個別裝置所產生的ID是要提供給其下一裝置。方法包含用於接收來自串聯配置的最後裝置之ID及用於決定與複數個記憶體裝置的串聯配置的裝置相關特徵，以回應收到的ID。
所述方法又包含提供初始ID給串聯配置的複數個記憶體裝置的第一裝置以及提供來自最後的裝置之ID以用於決定串聯配置的裝置相關特徵。
有利地，決定步驟包含決定包含決定串聯配置中的裝置數目以回應收到的ID或是決定串聯配置中的裝置的潛時以回應收到的ID。
根據本發明的又一態樣，提供用於串聯配置中的複數個記憶體裝置中之辨識裝置，複數個記憶體裝置中的每一裝置具有輸入連接及輸出連接，每一個別裝置的輸入及輸出連接分別藕合至前一裝置的輸出連接及下一裝置的輸入連接。複數個記憶體裝置中的每一裝置包含用於產生裝置識別標誌(ID)的產生電路。每一個別裝置所產生的ID是要提供給其下一裝置。裝置包含接收電路：用於接收來自串聯配置的最後裝置之裝置識別標誌(ID)；及用於決定與複數個記憶體裝置的串聯配置的裝置相關特徵，以回應收到的ID。
接收電路包含決定電路，用於根據與收到的ID相關連的值來決定互連裝置的數目、及/或根據與收到的ID 相關連的值來決定複數個記憶體裝置的潛時。
在配合附圖閱讀本發明的具體實施例的下述說明時，習於此技藝的一般技術者，將清楚可知本發明的其它態樣及特點。
在下述本發明的具體實施例的詳細說明中，將參考構成本說明的一部份之附圖。圖式顯示實施本發明的具體實施例。以充份的細節說明這些具體實施例，以使習於此技藝的一般技術者能夠實施本發明，但是，需瞭解在不悖離本發明的範圍之下，可以使用其它實施例及可以產生邏輯、電、及其它變化。因此，下述細節不應被視為限定，且本發明的範圍是由後附的申請專利範圍所界定。
一般而言，本發明提供處理及捕捉串聯裝置中具有ID產生的串列輸入資料的設備及方法。
某些記憶體子系統使用多個具有串列介面的快閃記憶體。此處，即使僅對所有裝置之一執行命令，但命令串仍可以饋送給所有裝置。為了選取命令要於其上執行的裝置，命令串含有裝置識別標誌(ID)，裝置識別標誌識別命令要被導向前往的快閃裝置。接收命令串的每一裝置比較包含於命令串中的ID及裝置相關的ID。假使二者相符，則裝置假定命令是要被導至其本身並執行該命令。
上述配置牽涉建立用於每一裝置的ID之問題。可以用以建立用於裝置的ID之一技術是將內部的、獨特的ID 硬體接線至裝置。但是，此方式的一缺點是假使使用大量的裝置時，ID的大小可能必須相當長以確保每一裝置含有獨特的ID。要管理大尺寸裝置ID使裝置的複雜度顯著增加，因而增加裝置的製造成本。此外，重新主張不再使用的裝置之相關的裝置ID進一步增加此設計的複雜度。
指定ID給裝置的另一方式係將ID外部地硬體接線給每一裝置。此處，藉由將裝置上不同的接腳接線至某些狀態以建立用於裝置的ID，而指定ID。裝置會讀取接腳的接線狀態及從讀取的狀態建立其ID。但是，此方式的一缺點是需要外部接線以指定ID給每一裝置。這會增加例如固持記憶體裝置的印刷電路板(PCB)的複雜度。此方式的另一缺點是其需要專用於ID指定的接腳。這會耗損可以更佳地用於其它情形之寶貴資源。此外，用於ID指定的專用接腳比接腳未用於指定ID的情形將需要更大的裝置工作面積。
本發明的具體實施例揭示這些缺點。在串聯配置中，以ID不需要之特別的內部或外部硬體接線之方式，它們可以自動地建立用於裝置的ID。根據此處所述的技術/態樣，輸入訊號經由串聯而傳送至包含複數個裝置的配置(例如串聯配置)中的第一裝置，所述複數個裝置使用也由第一裝置所使用的輸入以將其它資訊輸入至裝置(例如資料、命令、控制訊號)。產生電路產生裝置ID以回應輸入訊號。傳送電路接著將與ID相關連的輸出訊號經由第一裝置的串列輸出而傳送給第二記憶體裝置。串列輸出 也可以由第一裝置使用以將其它資訊(例如訊號、資料)輸出至配置中的其它裝置。
在此處所述的技術的具體實施例中，在串聯配置中的裝置中啟始寫入ID操作以使裝置建立ID。第一裝置藉由取得第一裝置的一或更多輸入的狀態以接收第一值。第一裝置接著從第一值建立裝置ID，這包含將第一值置於與裝置相關連的記憶體(例如裝置ID暫存器)中。第一裝置從取得的輸入狀態產生第二值。第一裝置將第二值經由第一裝置的輸出從第一裝置輸出至串聯中的第二裝置。第二裝置輸入第一裝置所輸出的值並重覆此處理以建立ID。
現在將配合多重獨立串列鏈結(MISL)，說明本發明的具體實施例。MISL產品是快閃記憶體區中的獨特項，其增強操作性能，但不會改變核心結構。其為快閃記憶體的介面與資料處理的創新。由於快閃胞結構的限制及胞的限定性能，快閃性能的增強為記憶體工業要解決的關鍵議題。包含快閃記憶體核心的大部份產品具有並列埠，並列埠同時分別佇鎖所有位址位元、所有命令位元，及所有資料位元。串列鏈結使用單接腳輸入以用於串列地接收所有位址、命令、及資料。在2005年12月30日申請的美國專利申請序號11/324,023；2006年3月28日申請之名為「Serial interconnection of Memory Devices」的美國早期專利申請號60/787,710；及2006年3月23日申請之名為「Serial interconnection of Memory Devices」的美國早期 專利申請號60/802,645等中揭示MISL的細節，這些有關文獻的內容於此一併列入參考。
圖1A顯示舉例說明的裝置配置與記憶體控制器，裝置配置包含以串聯配置規劃之複數個單埠裝置，使輸入及輸出用於不同的訊號。在本實施例中，裝置配置包含四個記憶體裝置1,2,3及4(120－1、120－2、120－3及120－4)。互連裝置120－1－120－4中的每一裝置具有相同的結構。記憶體控制器110提供訊號組112給裝置，訊號組112含有晶片選取/SCS、串列輸入SI、輸入埠賦能SIPE、輸出埠賦能SOPE、時脈SCLK、及其它控制以及資料資訊。
圖1B顯示一裝置120i，裝置120i代表圖1A中所示的裝置120－1－120－4中的任一裝置。裝置120i包含裝置控制電路130及記憶體電路140，舉例而言，記憶體電路140包含例如動態隨機存取記憶(DRAM)胞、靜態隨機存取記憶(SRAM)胞、或快閃記憶胞。裝置120i具有串列輸入埠(SIP)連接、串列輸出埠(SOP)連接、晶片選取輸入(/CS)、及時脈輸入(CLK)。SIP用以傳送資訊(例如命令、位址、及資料資訊)至裝置120i中。SOP被用以從裝置120i傳送資訊。CLK接收時脈訊號。/CS接收晶片選取訊號/SCS，晶片選取訊號/SCS同時地使操作在所有裝置致能。裝置控制電路130執行存取記憶體電路140的不同的控制及處理功能以回應輸入訊號(例如SI、SIPE、SOPE、SCLK)，以及，提供串列輸入資料給下一裝置120(i＋1)。
參考圖1A及1B，SIP及SOP連接於串聯配置中的裝置之間，以致於串聯中的前一裝置120(i－1)的SOP耦合至串聯中的裝置120i的SIP。舉例而言，裝置1,120－1的SOP藕合至裝置2,120－2的SIP。從記憶體控制器110饋送時脈訊號SCLK給四個裝置120－1－120－4中的每一裝置的時脈輸入CLK。時脈訊號SCLK經由共同鏈結而散佈給所有裝置。如同下述中將進一步說明般，SCLK被用以將輸入至裝置120i的資訊佇鎖於包含於其中的不同暫存器。/CS是用於選取裝置之傳統的晶片選取輸入。/CS耦合至共同鏈結，使得晶片選取訊號/SCS能夠同時地由所有裝置(120－1－120－4)主張，結果，選取所有的裝置。
此外，裝置120i具有輸入埠賦能輸入(IPE)、輸出埠賦能輸入(OPE)、輸入埠賦能輸出(IPEQ)及輸出埠賦能輸出(OPEQ)。IPE被用以將輸入埠賦能輸入SIPEi輸入至裝置120i。訊號SIPEi由裝置使用以使SIP致能，以致於當SIP被主張時，資訊經由SIP串列地輸入至裝置120i。同樣地，OPE被用以將輸出埠賦能訊號SOPEi輸入至裝置120i。訊號SOPEi由裝置使用以使SOP致能，以致於當OPE被主張時，資訊經由SOP從裝置120i串列地輸出。IPEQ及OPEQ是輸出，它們從裝置120i分別地輸出訊號SIPEQi及SOPEQi。如上所述般，/CS及CLK藕合至分別的鏈結，將晶片選取訊號/SCS及時脈訊號SCLK分別地散佈給四個裝置120－1－120－4。
如上所述般，SIP及SOP從串聯配置中的前一裝置 120(i－1)耦合至下一裝置120(i＋1)。此外，前一裝置120(i－1)的IPEQ及OPEQ分別耦合至串聯中的本裝置120i的IPE及OPE。此配置允許訊號SIPE及SOPE以串聯方式從一裝置傳送至下一裝置(例如裝置1(120－1)至裝置2(120－2))。
傳送給裝置120－1－120－4的資訊可以在饋送給CLK的時脈訊號SCLK的不同時間被佇鎖。舉例而言，在單倍資料速率(SDR)實施中，可以在時脈訊號SCLK的上升及下降邊緣時，將在SIP輸入至裝置120i的資訊佇鎖。或者，在雙倍資料速率(DDR)實施中，時脈訊號SCLK的上升及下降邊緣可以被用以佇鎖在SIP輸入的資訊。圖2A顯示用於記憶體裝置的SDR操作之相關時序。圖2B顯示用於記憶體裝置的DDR操作之相關時序。圖2A及2B均顯示在一埠中的操作。在SDR及DDR的各別操作中，晶片選取訊號共同地連接以同時地致能所有的裝置，以致於第一裝置的輸入資料傳輸至最後裝置。
圖3A顯示依串聯配置規劃的三個裝置210－1－210－3。圖3B顯示在圖3A中所示的裝置210－1－210－3之間傳送的訊號。參考圖3A及3B，晶片選取訊號/SCS首先被主張以選取裝置。藉由在時脈訊號SCLK的連續上升邊緣時主張IPE及對進入裝置210－1的資料計時，資訊被傳送給串聯中的裝置1,210－1。輸入埠賦能訊號SIPE在小於一循環中如同訊號IPE_0所示般經由裝置1(210－1)傳輸至裝置2(210－2)。類似地，輸出埠賦能訊號SOPE經由 裝置1傳輸至裝置2。傳輸時間間隔可以視系統需求而變，例如根據循環的比例之半循環時間間隔或時間間隔。傳輸使得資訊能夠在資訊被計時進入裝置1(120－1)之後以一循環從裝置1(210－1)的SOP計時至裝置2(210－2)的SIP。對串聯中的連續裝置重覆此處理。舉例而言，在始於裝置1的資料佇鎖點之SCLK的第三上升邊緣，資訊被輸入至串聯中的裝置3(210－3)。控制訊號SIPE及SOPE與時脈訊號SCLK的上升邊緣同步，以在串聯中的下一裝置確保用於這些訊號之適當的設定時間。
圖4顯示串聯配置中的複數個裝置。裝置包含DRAM、SRAM、NAND快閃記憶體或NOR快閃記憶體、或混合型式的記憶體。參考圖4，N個記憶體裝置310－1－310－N以單鏈結配置連接及串列地互連。裝置310－1－310－N分別包含裝置控制裝置320－1－320－N以及記憶體電路315－1－315－N。一裝置310i顯示於圖5中。裝置310i的裝置控制電路320i連接至對應的記憶體電路315i。裝置控制電路320i包含控制/處理電路331、ID產生電路333、ID暫存器341及輸出電路336。裝置310i的串列輸入Si至SIP包含命令、裝置識別標誌(ID)、Idii、及其它訊號資料。控制/處理電路331接收串列輸入Sii、輸入埠賦能訊號SIPEi、輸出埠賦能訊號SOPEi及執行控制和資料處理功能。ID產生電路333由控制/處理電路331控制並建立用於下一裝置310(i＋1)的ID(ID(i＋1))。ID產生電路333產生ID(i＋1)，ID(i＋1)被包含於串列輸 出ID訊號355。經由輸出電路336，提供所產生的ID(i＋1)。ID產生賦能訊號323及處理過的資料訊號325也由控制/處理電路331提供給輸出電路336。為了回應控制/處理電路331所提供的ID寫入賦能訊號343，ID暫存器341暫存用於目前的裝置310i之收到的ID(IDii)。暫存的ID被保存在暫存器341中直到電源關閉。
圖6顯示圖5中所示之ID產生電路333及輸出電路336的詳細電路。參考圖4－6，ID產生電路333包含串列輸入緩衝器437，用於經由裝置的SIP來接收串列輸入SIi。在ID產生模式設定操作中收到的Sii包含對應於裝置ID(IDii)的值，其為n位元的數目(例如8位元)。時脈訊號SCLK饋送至暫時ID暫存器440。暫時ID暫存器440是串列對並列暫存器，將輸入的串列資料暫存於其中以回應時脈訊號SCLK的時脈。在ID產生模式中，包含於SI中的n位元IDii被串列地偏移至暫存器440中以回應SCLK並被保持於其中。保持於暫存器440中的n位元IDii並列地輸出作為n位元訊號447。n位元訊號447被饋送至加法器450，加法器450提供具有a＋1運算值的計算訊號451。
加法器450將「1」加至IDii，藉以產生計算訊號451，計算訊號451含有用於串聯中的裝置ID序列中的下一裝置之ID(IDii＋1)。當選取的裝置ID號數序列是從低至高的連續整數時，加法器450提供用於ID產生的適當功能。來自加法器450的「加上IDii＋1」的訊號451被饋 送至輸出ID暫存器454，輸出ID暫存器454被賦能以將選取的n位元ID資料暫存於其中。輸出ID暫存器454是並列對串列暫存器。輸出ID暫存器454將暫存的資料以串列方式輸出作為串列輸出ID訊號355，以回應時脈訊號SCLK。串列輸出ID訊號355被饋送至輸出電路336的選取器456。選取器456也從存取裝置310i的記憶體電路315i之控制/處理電路331接收處理過的資料訊號325。為了回應從控制器/處理器的產生命令導出的ID產生賦能訊號323，當ID產生賦能訊號323分別為「高」(ID產生模式)及「低」(一般模式)時，選取器456選取串列輸出ID訊號355、或處理過的資料訊號325。來自選取器456的選取訊號經由串列輸出緩衝器458輸出至串聯中的下一裝置(310＋(i＋1))。
ID產生電路333提供含有n位元ID(IDii)的ID訊號335給ID暫存器341。為了回應來自控制/處理電路331的ID寫入賦能訊號232，ID暫存器341暫存或佇鎖用於目前的裝置310i之收到的ID(IDii)。暫存的ID被保持直到電源關閉。ID暫存器341起初被重設至零狀態，因此，假使未發生ID佇鎖時，ID暫存器341將固持零狀態。
參考圖6，舉例而言，以第一裝置(裝置1)控制/處理電路331－1完成上述ID產生處理。控制/處理電路331－1將所造成的裝置ID輸出給第二裝置(裝置2)310－2。設於裝置310－2的第二裝置的控制/處理電路331－2執 行與第一裝置的控制/處理電路331－1相同的操作，將所造成的裝置ID傳送給裝置310－3。對串聯中的所有裝置310－1－310－N重覆此處理，直到裝置ID通過所有裝置為止。
圖7顯示在圖4的裝置之間傳送的訊號。此舉例說明的操作會在複數個裝置的串聯中產生ID。在圖4－6中所示的串聯實施例中，在IPE的裝置邏輯包含根據一位元組單位來捕捉串列輸入串的功能，以致於在/SCS再度為「低」之後OPE被選擇以佇鎖串列ID輸入串。
在圖7中，在時間T01與T02之間的ID產生模式設定時段TCS1等於預定時脈循環，預定時脈循環相當於ID位元長度＋八循環(命令位元長度)＋串聯配置中預估之連接裝置數目。命令包含「ID產生」命令。SI含有ID(初始ID(00000)及「寫入ID登入」命令作為時段TCSI期間由IPE捕捉的輸入串。TCSI包含ID位元的總數之位元循環，例如5個循環。以內部ID暫存器的大小來建立ID位元。舉例而言，假使任何裝置具有12位元－ID暫存器，則OPE將在12循環期間保持「高」狀態。這意指4096裝置與串聯配置實體地連接而無任何接腳限制，如同上述實施般，利用現有的接腳以並列地及非同步地傳送ID號數。在完成ID產生模式設定處理之後，ID產生操作在時間T1開始及在時段TIDG終止時結束。隨著在時間T2時一晶片選取循環TCS2終止時，/SCS被觸發，以及，隨著從時間T2開始的時段TIDEX終止，在時間T3時ID產生 結束。在時間T2與T3之間的時段TIDEX取決於系統而為任何數目的時脈循環(例如，在時間T2之後，5個循環或5個時脈上升邊緣)。
參考圖4－7，串列輸入SI含有ID及「寫入ID登入」。對於在OPE與OPEQ、或op1與op2之間的訊號傳送，舉例而言，多於二個循環的非重疊應該發生，以避免ID增量造成操作爭奪及資料傳送至相鄰裝置。在OPE於裝置310－1－310N中的每一裝置被主張時，被佇鎖的ID輸入資料會被儲存於裝置的ID暫存器(例如串列對並列暫存器440)中，以及，在主張OPEQ(例如由加法器450)之前，執行具有此輸入的增量操作。在OPE的訊號功能是決定進入每一記憶體裝置之從1位元至ID暫存器的最大數目的界定位元之ID位元的數目。由於此功能，對應於裝置ID的訊號會從最低效位元(LSB)開始至最高效位元(MSB)結束依序地傳送至下一裝置。ID顯示於表1中。
在此實施例中，N為32以及互連裝置的數目為32( =N)。在另一具體實施例中，N可以為任何其它整數。
儲存於ID暫存器341中的ID是根據順序及ID號數本身。舉例而言，假使ID暫存器長度為10位元且OPE具有5循環的「高」狀態，則在ID產生中包含5位元且對應於5位元結果的訊號被傳送至下一裝置。其餘的位元被儲存且在ID暫存器中保持「零」值。
ID產生電路333產生從低至高的連續整數之裝置ID號數的順序。造成的裝置ID指定顯示於表2中。
圖8A顯示串聯配置的複數個裝置，採用雙鏈結的ID產生邏輯的實施例，操作以在每一裝置建立ID。圖8B顯示在圖8A中所示的裝置之間傳送以建立ID之訊號的時序圖。裝置記憶體的連接與圖4不同。圖8A顯示一實施例，其說明如何依據串聯配置的MISL裝置的二輸入接腳來產生ID。如圖8A所示，任何串列輸入接腳及一控制接腳可以具有相同的功能。
圖9顯示串聯配置的複數個裝置，採用圖6中所示的 ID產生電路的實施例，操作以在每一裝置建立ID。圖10顯示圖9中所示的裝置中執行的通信協定的實施例。
參考圖9及10，記憶體控制器840包含提供電路810及接收電路820，依據時脈訊號SLK操作。時脈訊號CLK也經由共同鏈而饋送至串聯裝置1－N。記憶體控制器840包含提供電路810，提供初始ID、ID0(例如值「0」)、輸入埠賦能訊號SIPE及輸出埠賦能訊號SOPE給串聯的第一裝置(裝置1)。在每一裝置，輸入包含於串列輸入SI中的輸入ID以回應SIPE訊號，及發生ID產生(＋1)。如此，ID以值＋1增量。輸出產生的ID至下一裝置，以回應SOPE訊號。在每一裝置1－N，發生IE產生，以及，所產生的ID從每一裝置傳送至下一裝置。記憶體控制器840也包含接收電路820，接收電路820從串聯的最後裝置(裝置N)接收產生的ID(IDN)、及輸出埠賦能訊號SOPEQ。當最後的裝置N(IDN)的ID輸出與OPEQ同步地提供給接收電路820時，接收電路820辨識串聯中的裝置數目N。假定每一裝置的時脈潛時相同且其值為CL。串聯中的N個裝置的整個潛時為N x CL。
圖11顯示ID產生電路的另一實施例。ID產生電路類似於圖6的ID產生電路。差異在於圖11的ID產生電路933具有減法器950，取代圖6的加法器450。參考圖10及11，記憶體控制器840提供初始ID(例如值「M」)給裝置1。每一裝置的減法器950從收到的ID(IDii)減1，以提供減掉的訊號951給輸出ID暫存器454，輸 出ID暫存器545是並列對串列暫存器。新近產生的ID從暫存器454串列地輸出至輸出電路336並提供給下一裝置。根據此減法，建立從高至低的連續ID。舉例而言，ID號數的序列可以是從高至低的連續整數。由提供電路810提供給第一裝置(裝置1)的初始ID0為IDM。序列為以減量1從M至(M－N)。
圖12顯示圖11中所示的裝置中執行的通信協定。表3顯示由圖11中所示的裝置所產生的裝置ID號數的連續序列。
在本實施例中，接收電路820從(M－N)的值辨識串聯中的裝置N的數目。在相同的裝置時脈潛時CL之假設下，串聯中的N個裝置的整個潛時為NxCL。
上述實施例有眾多變化。加法器450或減法器950可以由使序列賦能的替代操作器。舉例而言，加法器450可以由具有其它預定號數的其它計算器所取代。
在上述實施例中，為了簡明起見，根據致動「高」訊 號，說明操作。根據設計傾向，電路可以設計成依據「低」致動訊號來執行操作。根據運算碼指定，控制訊號可以具有二位元組或更多位元組。藉由增加的控制訊號以致動選取的串列暫存器，時序控制可以從命令型式所賦能之序列的及多個時脈改變成單一時脈。發出多個時脈的序列會根據時序的指定、位址的配置、及位址的長度而變。如前所述，可以應用串列快閃記憶體或具有串列輸入位元串控制的產品。
在上述實施例中，為了簡明起見，如圖所示般，裝置元件及電路彼此連接。在本發明的實際應用於設備時，裝置、元件、電路、等等可以彼此直接連接。而且，為了設備的操作所需，裝置、元件、電路、等等可以經由其它裝置、元件、電路、等等而彼此非直接地連接。如此，在真實的配置中，電路元件及裝置直接或間接地彼此耦合。
本發明的上述實施例僅為舉例說明。在不悖離由後附的申請專利範圍所界定之本發明的範圍之下，習於此技藝者可以對特定實施例執行替代、修改及變化。
110‧‧‧記憶體控制器
120－1~120－4‧‧‧裝置
130‧‧‧裝置控制電路
140‧‧‧記憶體電路
210－1~210－3‧‧‧裝置
310－1~310－N‧‧‧記憶體裝置
315－1~315－N‧‧‧記憶體電路
320－1~320－N‧‧‧裝置控制電路
331‧‧‧控制/處理電路
333‧‧‧ID產生電路
336‧‧‧輸出電路
341‧‧‧ID暫存器
437‧‧‧串列輸入緩衝器
440‧‧‧暫時ID暫存器
450‧‧‧加法器
454‧‧‧輸出暫存器
456‧‧‧選取器
458‧‧‧串列輸出緩衝器
810‧‧‧提供電路
820‧‧‧接收電路
840‧‧‧記憶體控制器
933‧‧‧ID產生電路
950‧‧‧減法器
將參考附圖，僅以舉例方式來說明本發明的具體實施例，其中：圖1A是方塊圖，顯示使用應用本發明的實施例之串聯實施的記憶體裝置；圖1B是圖1A中所示的裝置之一的方塊圖； 圖2A顯示記憶體裝置的單倍資料速率(SDR)操作的時序圖；圖2B顯示記憶體裝置的雙倍資料速率(DDR)操作的時序圖；圖3A是方塊圖，顯示三個記憶體裝置的串聯配置；圖3B是時序圖，顯示圖3A中所示的串聯互連中配置的裝置之間通訊；圖4是用以在每一裝置建立裝置識別標誌(ID)的串聯配置操作中複數個裝置的方塊圖；圖5顯示圖4中所示的裝置之一；圖6顯示圖5中所示的ID產生電路的實施例；圖7是用以建立ID之在圖4中所示的裝置之間傳訊的訊號的時序圖；圖8A是用以在雙鏈結中建立ID的串聯互連配置操作中複數個裝置的方塊圖；圖8B是用以建立ID之在圖8A中所示的裝置之間傳送的訊號的時序圖；圖9是串聯配置中複數個記憶體裝置的方塊圖；圖10顯示在圖9中所示的裝置中執行的通信協定；圖11顯示ID產生電路的另一實施例；及圖12顯示在圖11中所示的裝置中執行的通信協定。
110‧‧‧記憶體控制器
112‧‧‧訊號組
120－1~120－4‧‧‧裝置

Claims (19)

  1. 一種包含串聯裝置系統，包括：串聯配置中複數個記憶體裝置及接收電路，該複數個記憶體裝置中的每一記憶體裝置具有晶片選取輸入連接、串列輸入埠連接、輸出連接及輸入/輸出埠賦能連接，每一裝置的該晶片選取輸入連接被配置以接收晶片選取訊號，每一裝置被設定於裝置識別標誌(ID)產生模式中以回應該晶片選取訊號，每一記憶體裝置的該串列輸入埠連接耦合至前一裝置的該輸出連接，每一裝置的該輸出連接耦合至下一裝置的該串列輸入埠連接，每一裝置的該串列輸入埠連接被配置以接收來自上游裝置的一裝置識別標誌，與其在該串聯配置中的位置無關，每一裝置的該輸入/輸出埠賦能連接被配置以接收賦能訊號，該裝置被賦能以接收一裝置識別標誌以回應該賦能訊號，該複數個記憶體裝置中的每一記憶體裝置包括：ID產生電路，設定於該ID產生模式，該ID產生電路被配置以產生一裝置識別標誌以回應一輸入裝置識別標誌，該輸入裝置識別標誌經由其串列輸入埠連接被接收以回應該賦能訊號，由每一裝置的該ID產生電路所產生的該裝置識別標誌經由其輸出連接而要提供給該下一裝置， 該接收電路，被配置以：接收來自該串聯配置的最後裝置的裝置識別標誌；及決定該串聯配置的該複數個記憶體裝置的數目，以回應該接收的裝置識別標誌。
  2. 如申請專利範圍第1項之系統，其中，該ID產生電路包含：裝置識別標誌接收器，被配置以經由其串列輸入埠連接，接收來自該先前裝置的裝置識別標誌；裝置識別標誌產生器，被配置以產生裝置識別標誌以回應該收到的裝置識別標誌；及裝置識別標誌供應器，被配置以輸出該裝置識別標誌產生器所產生的該裝置識別標誌。
  3. 如申請專利範圍第2項之系統，其中，該裝置識別標誌產生器包含：計算器，被配置以使用預定值以計算該收到的裝置識別標誌。
  4. 如申請專利範圍3項之系統，其中，該計算器包括：加法器，被配置以將該預定值加至該收到的裝置識別標誌以提供新的裝置識別標誌。
  5. 如申請專利範圍4項之系統，其中，該增加的電路包括：相加電路，被配置以將1加至該收到的裝置識別標 誌。
  6. 如申請專利範圍第4項之系統，其中，該ID接收器包含：暫存器，被配置以依串列方式暫存該收到的裝置識別標誌；及輸出暫存器，被配置以依並列方式輸出每一暫存的裝置識別標誌，藉以提供用於該計算的ID。
  7. 如申請專利範圍3項之系統，其中，該計算器包括：減法器，被配置以將該預定值從該收到的裝置識別標誌減掉以提供新的裝置識別標誌。
  8. 如申請專利範圍7項之系統，其中，該減法器包括：相減電路，被配置以將1從該收到的裝置識別標誌減掉。
  9. 如申請專利範圍第8項之系統，又包含：提供電路，被配置以提供初始裝置識別標誌給該串聯配置中的第一裝置。
  10. 如申請專利範圍第1項之系統，其中，該接收電路包含：處理器，被配置以：從該最後裝置接收裝置識別標誌；以及決定該串聯配置中的裝置數目以回應該收到的裝置識別標誌。
  11. 一種用於串聯配置中複數個記憶體裝置的方法，該複數個記憶體裝置中的每一裝置具有晶片選取輸入連接、串列輸入埠連接、輸出連接及輸入/輸出埠賦能連接，每一記憶體裝置的該晶片選取輸入連接被配置以接收晶片選取訊號，每一記憶體裝置的該串列輸入埠連接耦合至前一裝置的該輸出連接，每一記憶體裝置的該輸入/輸出埠賦能連接被配置以接收一賦能訊號，每一記憶體裝置的該輸出連接耦合至下一裝置的該串列輸入埠連接，每一裝置的該串列輸入埠連接被配置以接收來自上游裝置的一識別標誌，與其在該串聯配置中的位置無關，複數個記憶體裝置中的每一記憶體裝置包括ID產生電路，該方法包含：將該裝置設定於裝置識別標誌(ID)產生模式，以回應該接收的晶片選取訊號，由設定於該ID產生模式中的該裝置的該ID產生電路，產生裝置識別標誌(ID)以回應輸入裝置識別標誌，該輸入裝置識別標誌經由其串列輸入埠連接被接收以回應該賦能訊號，由每一裝置的該ID產生電路所產生的該裝置識別標誌經由其輸出連接而要提供給該下一裝置，從該串聯配置的最後裝置接收該裝置識別標誌；及決定該串聯配置的該複數個記憶體裝置的數目，以回應該接收到的裝置識別標誌。
  12. 如申請專利範圍第11項之方法，又包含： 提供初始裝置識別標誌給該串聯配置的該複數個記憶體裝置的第一裝置；以及提供來自最後裝置之裝置識別標誌，該最後裝置被配置以決定該串聯配置的該裝置相關特徵。
  13. 如申請專利範圍第12項之方法，其中，該ID產生電路包括：使用預定值以計算該接收到的裝置識別標誌。
  14. 如申請專利範圍第13項之方法，其中，該計算步驟包括：將該預定值加至該接收到的裝置識別標誌以提供新的裝置識別標誌。
  15. 如申請專利範圍第13項之方法，其中，該決定步驟包含：決定該串聯配置中的裝置數目以回應該接收到的裝置識別標誌。
  16. 一種用於串聯配置中的複數個記憶體裝置中之辨識裝置，該複數個記憶體裝置中的每一裝置具有晶片選取輸入連接、串列輸入埠連接、及輸出連接及輸入/輸出埠賦能連接，每一裝置的該晶片選取輸入連接被配置以接收晶片選取訊號，每一裝置被設定於裝置識別標誌產生模式中以回應該晶片選取訊號，每一裝置的該串列輸入埠連接耦合至前一裝置的該輸出連接，每一裝置的該輸出連接耦合至下一裝置的該串列輸入埠連接，每一裝置的該串列輸入埠連接被配置以接收來自上游裝置的一裝置識別標誌， 與其在該串聯配置中的位置無關，每一裝置的該輸入/輸出埠賦能連接被配置以接收賦能訊號，該裝置被賦能以接收一裝置識別標誌以回應該賦能訊號，該複數個記憶體裝置中的每一裝置包含設定於該ID產生模式中的ID產生電路，其被配置以產生一裝置識別標誌以回應一輸入裝置識別標誌，該輸入裝置識別標誌經由其串列輸入埠連接被接收以回應該賦能訊號，由每一裝置的該ID產生電路所產生的該裝置識別標誌經由其輸出連接而要提供給該下一裝置，該辨識裝置包含：該接收電路，被配置以：接收來自該串聯配置的最後裝置的裝置識別標誌；及決定串聯配置的該複數個記憶體裝置的數目，以回應該接收到的裝置識別標誌。
  17. 如申請專利範圍第16項之辨識裝置，其中，該接收電路包含：決定電路，被配置以根據與該接收到的裝置識別標誌相關連的值，決定互連裝置的數目。
  18. 如申請專利範圍第16項之辨識裝置，其中，該接收電路包含：決定電路，被配置以：根據與該接收到的裝置識別標誌相關連的值，決定互連裝置的數目。
  19. 如申請專利範圍第16項之辨識裝置，又包括： 提供電路，被配置以提供該賦能訊號給該串聯配置，該賦能訊號係經由該串聯配置的該複數個裝置傳送，該最後裝置輸出該賦能訊號給該接收電路，該接收電路執行該決定以回應該最後裝置輸出的該賦能訊號。
TW096148760A 2006-12-20 2007-12-19 用於串聯配置中複數個記憶體裝置的方法、辨識裝置及包含串聯裝置的系統 TWI480734B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/613,563 US8984249B2 (en) 2006-12-20 2006-12-20 ID generation apparatus and method for serially interconnected devices

Publications (2)

Publication Number Publication Date
TW200834310A TW200834310A (en) 2008-08-16
TWI480734B true TWI480734B (zh) 2015-04-11

Family

ID=39535924

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096148760A TWI480734B (zh) 2006-12-20 2007-12-19 用於串聯配置中複數個記憶體裝置的方法、辨識裝置及包含串聯裝置的系統

Country Status (8)

Country Link
US (1) US8984249B2 (zh)
EP (1) EP2122626A4 (zh)
JP (2) JP5398540B2 (zh)
KR (2) KR101392555B1 (zh)
CN (1) CN101611454A (zh)
CA (1) CA2671184C (zh)
TW (1) TWI480734B (zh)
WO (1) WO2008074126A1 (zh)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006057049A1 (ja) 2004-11-26 2006-06-01 Kabushiki Kaisha Toshiba カードおよびホスト機器
JP5385156B2 (ja) * 2007-02-16 2014-01-08 モサイド・テクノロジーズ・インコーポレーテッド 半導体デバイスおよび複数の相互接続デバイスを有するシステムの電力消費を低減するための方法
US7865756B2 (en) 2007-03-12 2011-01-04 Mosaid Technologies Incorporated Methods and apparatus for clock signal synchronization in a configuration of series-connected semiconductor devices
US8467486B2 (en) 2007-12-14 2013-06-18 Mosaid Technologies Incorporated Memory controller with flexible data alignment to clock
US8781053B2 (en) 2007-12-14 2014-07-15 Conversant Intellectual Property Management Incorporated Clock reproducing and timing method in a system having a plurality of devices
KR100968865B1 (ko) * 2007-12-17 2010-07-09 주식회사 애트랩 시리얼 통신 시스템 및 이의 ｉｄ 부여방법
JP5562329B2 (ja) * 2008-07-01 2014-07-30 エルエスアイ コーポレーション フラッシュ・メモリ・コントローラとフラッシュ・メモリ・アレイの間でインタフェースをとるための方法および装置
US8560735B2 (en) * 2008-08-15 2013-10-15 Micron Technology, Inc. Chained bus method and device
US8134852B2 (en) 2008-10-14 2012-03-13 Mosaid Technologies Incorporated Bridge device architecture for connecting discrete memory devices to a system
US7957173B2 (en) 2008-10-14 2011-06-07 Mosaid Technologies Incorporated Composite memory having a bridging device for connecting discrete memory devices to a system
US8549209B2 (en) 2008-11-04 2013-10-01 Mosaid Technologies Incorporated Bridging device having a configurable virtual page size
JP5388617B2 (ja) * 2009-02-13 2014-01-15 新日本無線株式会社 インターフェース方法およびシステム
US8521980B2 (en) * 2009-07-16 2013-08-27 Mosaid Technologies Incorporated Simultaneous read and write data transfer
US8392614B2 (en) * 2009-07-27 2013-03-05 Sandisk Il Ltd. Device identifier selection
JP5150591B2 (ja) 2009-09-24 2013-02-20 株式会社東芝 半導体装置及びホスト機器
KR101157032B1 (ko) * 2010-11-17 2012-06-21 에스케이하이닉스 주식회사 반도체 장치
JP5623259B2 (ja) * 2010-12-08 2014-11-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
KR101190689B1 (ko) 2010-12-21 2012-10-12 에스케이하이닉스 주식회사 반도체 장치
RU2589724C2 (ru) * 2010-12-22 2016-07-10 Конинклейке Филипс Электроникс Н.В. Инициализация адреса модулей осветительного устройства
US8825967B2 (en) 2011-12-08 2014-09-02 Conversant Intellectual Property Management Inc. Independent write and read control in serially-connected devices
CN102736996A (zh) * 2011-12-27 2012-10-17 华为技术有限公司 一种减少存储控制器接口占用的方法及高速存储器
US10114787B2 (en) * 2014-02-03 2018-10-30 Qualcomm Incorporated Device identification generation in electronic devices to allow external control of device identification for bus communications identification, and related systems and methods
US10146608B2 (en) * 2015-04-06 2018-12-04 Rambus Inc. Memory module register access
US10095437B2 (en) * 2015-08-03 2018-10-09 Intel Corporation Memory access control
US10417161B2 (en) * 2018-01-26 2019-09-17 Qualcomm Incorporated Efficient technique for communicating between devices over a multi-drop bus
US11462270B2 (en) 2018-12-31 2022-10-04 Samsung Electronics Co., Ltd. Nonvolatile memory device and memory system including the same
KR102658831B1 (ko) 2018-12-31 2024-04-18 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치를 이용한 계산 방법
JP7335039B2 (ja) * 2020-12-02 2023-08-29 Ｎｅｃプラットフォームズ株式会社 装置、方法、及びプログラム

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200308164A (en) * 2002-06-06 2003-12-16 Sony Computer Entertainment Inc Methods and apparatus for composing an identification number
US20040093450A1 (en) * 2000-05-17 2004-05-13 Andreas David C. Serial device daisy chaining method and apparatus
US20040148482A1 (en) * 2003-01-13 2004-07-29 Grundy Kevin P. Memory chain

Family Cites Families (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4174536A (en) 1977-01-21 1979-11-13 Massachusetts Institute Of Technology Digital communications controller with firmware control
US4360870A (en) * 1980-07-30 1982-11-23 International Business Machines Corporation Programmable I/O device identification
EP0179605B1 (en) 1984-10-17 1992-08-19 Fujitsu Limited Semiconductor memory device having a serial data input circuit and a serial data output circuit
US4683555A (en) 1985-01-22 1987-07-28 Texas Instruments Incorporated Serial accessed semiconductor memory with reconfigureable shift registers
US5136292A (en) 1989-03-15 1992-08-04 Oki Electric Industry Co., Ltd. Serial data receiving circuit for serial to parallel conversion
US5126808A (en) 1989-10-23 1992-06-30 Advanced Micro Devices, Inc. Flash EEPROM array with paged erase architecture
US5175819A (en) 1990-03-28 1992-12-29 Integrated Device Technology, Inc. Cascadable parallel to serial converter using tap shift registers and data shift registers while receiving input data from FIFO buffer
US5243703A (en) 1990-04-18 1993-09-07 Rambus, Inc. Apparatus for synchronously generating clock signals in a data processing system
US5204669A (en) 1990-08-30 1993-04-20 Datacard Corporation Automatic station identification where function modules automatically initialize
US5357621A (en) 1990-09-04 1994-10-18 Hewlett-Packard Company Serial architecture for memory module control
US5319598A (en) 1990-12-10 1994-06-07 Hughes Aircraft Company Nonvolatile serially programmable devices
US5430859A (en) 1991-07-26 1995-07-04 Sundisk Corporation Solid state memory system including plural memory chips and a serialized bus
US6230233B1 (en) 1991-09-13 2001-05-08 Sandisk Corporation Wear leveling techniques for flash EEPROM systems
KR950000761B1 (ko) 1992-01-15 1995-01-28 삼성전자 주식회사 직렬 입력신호의 동기회로
JP3088180B2 (ja) 1992-03-26 2000-09-18 日本電気アイシーマイコンシステム株式会社 シリアル入力インタフェース回路
KR960000616B1 (ko) 1993-01-13 1996-01-10 삼성전자주식회사 불휘발성 반도체 메모리 장치
JPH06275069A (ja) 1993-03-20 1994-09-30 Hitachi Ltd シリアルメモリ
US5365484A (en) 1993-08-23 1994-11-15 Advanced Micro Devices, Inc. Independent array grounds for flash EEPROM array with paged erase architechture
JPH0793219A (ja) 1993-09-20 1995-04-07 Olympus Optical Co Ltd 情報処理装置
US5602780A (en) 1993-10-20 1997-02-11 Texas Instruments Incorporated Serial to parallel and parallel to serial architecture for a RAM based FIFO memory
US5452259A (en) 1993-11-15 1995-09-19 Micron Technology Inc. Multiport memory with pipelined serial input
US5404460A (en) * 1994-01-28 1995-04-04 Vlsi Technology, Inc. Method for configuring multiple identical serial I/O devices to unique addresses through a serial bus
US5596724A (en) 1994-02-04 1997-01-21 Advanced Micro Devices Input/output data port with a parallel and serial interface
DE4429433C1 (de) 1994-08-19 1995-10-26 Siemens Ag Adreßzuordnungsverfahren
US5473566A (en) 1994-09-12 1995-12-05 Cirrus Logic, Inc. Memory architecture and devices, systems and methods utilizing the same
KR0142367B1 (ko) 1995-02-04 1998-07-15 김광호 열 리던던씨를 가지는 불휘발성 반도체 메모리의 소거 검증회로
US5636342A (en) 1995-02-17 1997-06-03 Dell Usa, L.P. Systems and method for assigning unique addresses to agents on a system management bus
US5835935A (en) 1995-09-13 1998-11-10 Lexar Media, Inc. Method of and architecture for controlling system data with automatic wear leveling in a semiconductor non-volatile mass storage memory
JP3693721B2 (ja) 1995-11-10 2005-09-07 Ｎｅｃエレクトロニクス株式会社 フラッシュメモリ内蔵マイクロコンピュータ及びそのテスト方法
TW307869B (en) 1995-12-20 1997-06-11 Toshiba Co Ltd Semiconductor memory
KR100211760B1 (ko) 1995-12-28 1999-08-02 윤종용 멀티뱅크 구조를 갖는 반도체 메모리 장치의 데이타 입출력 경로 제어회로
KR0170723B1 (ko) 1995-12-29 1999-03-30 김광호 단일 ras 신호에 의해 동시 동작이 가능한 이중 뱅크를 갖는 반도체 메모리 장치
US5828899A (en) 1996-01-04 1998-10-27 Compaq Computer Corporation System for peripheral devices recursively generating unique addresses based on the number of devices connected dependent upon the relative position to the port
JPH09231740A (ja) 1996-02-21 1997-09-05 Nec Corp 半導体記憶装置
US5860080A (en) 1996-03-19 1999-01-12 Apple Computer, Inc. Multicasting system for selecting a group of memory devices for operation
JP3850067B2 (ja) 1996-04-24 2006-11-29 株式会社ルネサステクノロジ メモリシステムおよびそれに用いられる半導体記憶装置
US5941974A (en) 1996-11-29 1999-08-24 Motorola, Inc. Serial interface with register selection which uses clock counting, chip select pulsing, and no address bits
KR100243335B1 (ko) 1996-12-31 2000-02-01 김영환 독립적인 리프레쉬 수단을 가지는 데이지 체인 구조의 반도체 장치
KR100272037B1 (ko) 1997-02-27 2000-12-01 니시무로 타이죠 불휘발성 반도체 기억 장치
US6442644B1 (en) 1997-08-11 2002-08-27 Advanced Memory International, Inc. Memory system having synchronous-link DRAM (SLDRAM) devices and controller
GB2329792A (en) 1997-08-20 1999-03-31 Nokia Telecommunications Oy Identification signals enable a transceiver module to correctly configure itself to an attached functional module
JPH1166841A (ja) 1997-08-22 1999-03-09 Mitsubishi Electric Corp 半導体記憶装置
KR100240873B1 (ko) 1997-08-26 2000-01-15 윤종용 송수신 겸용의 레지스터를 갖는 직렬인터페이스장치
JP4039532B2 (ja) 1997-10-02 2008-01-30 株式会社ルネサステクノロジ 半導体集積回路装置
US5937425A (en) 1997-10-16 1999-08-10 M-Systems Flash Disk Pioneers Ltd. Flash file system optimized for page-mode flash technologies
US6148364A (en) 1997-12-30 2000-11-14 Netlogic Microsystems, Inc. Method and apparatus for cascading content addressable memory devices
US6002638A (en) 1998-01-20 1999-12-14 Microchip Technology Incorporated Memory device having a switchable clock output and method therefor
JP3714969B2 (ja) 1998-03-02 2005-11-09 レクサー・メディア・インコーポレイテッド 改良されたオペレーティングモード検出機能を備えたフラッシュメモリーカード及びユーザフレンドリなインターフェーシングシステム
US6085290A (en) 1998-03-10 2000-07-04 Nexabit Networks, Llc Method of and apparatus for validating data read out of a multi port internally cached dynamic random access memory (AMPIC DRAM)
US6144576A (en) 1998-08-19 2000-11-07 Intel Corporation Method and apparatus for implementing a serial memory architecture
US5995417A (en) 1998-10-20 1999-11-30 Advanced Micro Devices, Inc. Scheme for page erase and erase verify in a non-volatile memory array
JP4601737B2 (ja) 1998-10-28 2010-12-22 株式会社東芝 メモリ混載ロジックｌｓｉ
JP2000149564A (ja) 1998-10-30 2000-05-30 Mitsubishi Electric Corp 半導体記憶装置
US6304921B1 (en) 1998-12-07 2001-10-16 Motorola Inc. System for serial peripheral interface with embedded addressing circuit for providing portion of an address for peripheral devices
KR100284742B1 (ko) 1998-12-28 2001-04-02 윤종용 입출력 센스앰프의 개수가 최소화된 메모리장치
GB2352144A (en) * 1999-07-16 2001-01-17 Texas Instruments Ltd Data transfer between memory nodes
US6680904B1 (en) 1999-12-27 2004-01-20 Orckit Communications Ltd. Bi-directional chaining of network access ports
US20050160218A1 (en) 2004-01-20 2005-07-21 Sun-Teck See Highly integrated mass storage device with an intelligent flash controller
US6442098B1 (en) 2000-02-08 2002-08-27 Alliance Semiconductor High performance multi-bank compact synchronous DRAM architecture
WO2001069411A2 (en) 2000-03-10 2001-09-20 Arc International Plc Memory interface and method of interfacing between functional entities
US6535948B1 (en) 2000-05-31 2003-03-18 Agere Systems Inc. Serial interface unit
US6317350B1 (en) 2000-06-16 2001-11-13 Netlogic Microsystems, Inc. Hierarchical depth cascading of content addressable memory devices
US6754807B1 (en) 2000-08-31 2004-06-22 Stmicroelectronics, Inc. System and method for managing vertical dependencies in a digital signal processor
US6317352B1 (en) 2000-09-18 2001-11-13 Intel Corporation Apparatus for implementing a buffered daisy chain connection between a memory controller and memory modules
US6853557B1 (en) 2000-09-20 2005-02-08 Rambus, Inc. Multi-channel memory architecture
US6658509B1 (en) 2000-10-03 2003-12-02 Intel Corporation Multi-tier point-to-point ring memory interface
FR2816751A1 (fr) 2000-11-15 2002-05-17 St Microelectronics Sa Memoire flash effacable par page
US6718432B1 (en) 2001-03-22 2004-04-06 Netlogic Microsystems, Inc. Method and apparatus for transparent cascading of multiple content addressable memory devices
US6732221B2 (en) 2001-06-01 2004-05-04 M-Systems Flash Disk Pioneers Ltd Wear leveling of static areas in flash memory
US6996644B2 (en) * 2001-06-06 2006-02-07 Conexant Systems, Inc. Apparatus and methods for initializing integrated circuit addresses
KR100413762B1 (ko) 2001-07-02 2003-12-31 삼성전자주식회사 뱅크 수를 가변할 수 있는 반도체 장치 및 그 방법
US6795360B2 (en) * 2001-08-23 2004-09-21 Integrated Device Technology, Inc. Fifo memory devices that support all four combinations of DDR or SDR write modes with DDR or SDR read modes
JP3861650B2 (ja) 2001-10-11 2006-12-20 富士ゼロックス株式会社 インターフェース回路
US6928501B2 (en) * 2001-10-15 2005-08-09 Silicon Laboratories, Inc. Serial device daisy chaining method and apparatus
US6763426B1 (en) 2001-12-27 2004-07-13 Cypress Semiconductor Corporation Cascadable content addressable memory (CAM) device and architecture
JP4204226B2 (ja) 2001-12-28 2009-01-07 日本テキサス・インスツルメンツ株式会社 デバイス識別方法、データ伝送方法、デバイス識別子付与装置、並びにデバイス
US7073022B2 (en) 2002-05-23 2006-07-04 International Business Machines Corporation Serial interface for a data storage array
US7062601B2 (en) 2002-06-28 2006-06-13 Mosaid Technologies Incorporated Method and apparatus for interconnecting content addressable memory devices
KR100499686B1 (ko) 2002-07-23 2005-07-07 주식회사 디지털웨이 메모리 확장 가능한 휴대용 플래쉬 메모리 장치
CA2396632A1 (en) 2002-07-31 2004-01-31 Mosaid Technologies Incorporated Cam diamond cascade architecture
KR100487539B1 (ko) 2002-09-02 2005-05-03 삼성전자주식회사 직렬 에이티에이 케이블과 연결되는 불휘발성 반도체메모리 장치
ITVA20020045A1 (it) * 2002-09-06 2004-03-07 St Microelectronics Srl Dispositivo di memoria accessibile con piu' protocolli di
US7032039B2 (en) 2002-10-30 2006-04-18 Atmel Corporation Method for identification of SPI compatible serial memory devices
EP1424635B1 (en) 2002-11-28 2008-10-29 STMicroelectronics S.r.l. Non volatile memory device architecture, for instance a flash kind, having a serial communication interface
KR100493884B1 (ko) 2003-01-09 2005-06-10 삼성전자주식회사 시리얼 플래시 메모리에서의 현지 실행을 위한 제어 장치및 그 방법, 이를 이용한 플래시 메모리 칩
US20040199721A1 (en) 2003-03-12 2004-10-07 Power Data Communication Co., Ltd. Multi-transmission interface memory card
JP4156986B2 (ja) 2003-06-30 2008-09-24 株式会社東芝 不揮発性半導体記憶装置
US6903574B2 (en) 2003-07-29 2005-06-07 Lattice Semiconductor Corporation Memory access via serial memory interface
JP4272968B2 (ja) 2003-10-16 2009-06-03 エルピーダメモリ株式会社 半導体装置および半導体チップ制御方法
US8375146B2 (en) * 2004-08-09 2013-02-12 SanDisk Technologies, Inc. Ring bus structure and its use in flash memory systems
KR100705221B1 (ko) 2004-09-03 2007-04-06 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자 및 이를 이용한 플래쉬 메모리 셀의소거 방법
US6950325B1 (en) 2004-10-07 2005-09-27 Winbond Electronics Corporation Cascade-connected ROM
JP4791733B2 (ja) 2005-01-14 2011-10-12 株式会社東芝 半導体集積回路装置
JP4799157B2 (ja) 2005-12-06 2011-10-26 エルピーダメモリ株式会社 積層型半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040093450A1 (en) * 2000-05-17 2004-05-13 Andreas David C. Serial device daisy chaining method and apparatus
TW200308164A (en) * 2002-06-06 2003-12-16 Sony Computer Entertainment Inc Methods and apparatus for composing an identification number
US20040148482A1 (en) * 2003-01-13 2004-07-29 Grundy Kevin P. Memory chain

Also Published As

Publication number Publication date
JP5398540B2 (ja) 2014-01-29
JP2013239210A (ja) 2013-11-28
KR20140009586A (ko) 2014-01-22
KR101392555B1 (ko) 2014-05-08
KR101468835B1 (ko) 2014-12-03
EP2122626A4 (en) 2010-12-15
TW200834310A (en) 2008-08-16
US8984249B2 (en) 2015-03-17
WO2008074126A1 (en) 2008-06-26
CA2671184C (en) 2016-08-16
EP2122626A1 (en) 2009-11-25
US20080155219A1 (en) 2008-06-26
KR20090102809A (ko) 2009-09-30
CN101611454A (zh) 2009-12-23
JP2010514016A (ja) 2010-04-30
CA2671184A1 (en) 2008-06-26

Similar Documents

Publication Publication Date Title
TWI480734B (zh) 用於串聯配置中複數個記憶體裝置的方法、辨識裝置及包含串聯裝置的系統
US8331361B2 (en) Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
JP5118130B2 (ja) シリアルで相互接続されたデバイス用にデバイス識別子を確立するための装置および方法
US8549250B2 (en) Apparatus and method for producing IDs for interconnected devices of mixed type
JP5613799B2 (ja) 直列入力データを取り込む装置および方法
US8626958B2 (en) Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
WO2008067650A1 (en) Apparatus and method for producing device identifiers for serially interconnected devices of mixed type

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees