KR20090102809A - 직렬로 상호접속된 장치들에 대한 ｉｄ 생성 기기 및 방법 - Google Patents

직렬로 상호접속된 장치들에 대한 ｉｄ 생성 기기 및 방법

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KR20090102809A
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Abstract

복수의 메모리 장치들(예를 들면, DRAM, SRAM, NAND 플래시, NOR 플래시)이 직렬로 상호접속되어 있다. 각각의 상호 접속된 장치들은 장치 식별자(ID)를 수신하여 그 ID로서 래치한다. 각각의 장치들은 또 다른 ID 또는 증가된 ID를 계산하여 생성하는 회로를 포함한다. 생성된 ID는 또 다른 장치로 전송되고, ID는 직렬 상호접속에서 각각의 장치들에서 증가된다. 상호접속에서 최종 장치는, 제공된 최종 생성된 ID로부터, 직렬로 상호접속된 장치들의 총수를 인식하는 인식 회로를 갖는 메모리 컨트롤러에 제공되는 최종 생성된 ID를 제공한다. 인식 회로는 직렬 상호 접속에서 장치들의 총 출력 레이턴시를 인식한다.

Description

직렬로 상호접속된 장치들에 대한 ＩＤ 생성 기기 및 방법{ID GENERATION APPARATUS AND METHOD FOR SERIALLY INTERCONNECTED DEVICES}
본 발명은 직렬로 상호접속된 장치들의 장치 식별자를 생성하는 기기 및 방법에 관한 것이다. 또한,본 발명은 직렬로 상호 접속된 장치들의 수와 직렬로 상호 접속된 장치들의 출력 레이턴시를 인식하는 기기 및 방법에 관한 것이다.
현재 소비자 전자 기기는 메모리 장치들을 사용한다. 예를 들면, 디지털 카메라, PDA(portable digital assistants), 포터블 오디오/비디오 플레이어, 및 이동 단말기 등의 모바일 전자 장치는 증가된 용량 및 속도 성능을 갖춘 대용량 저장 메모리, 바람직하게는 비휘발성 메모리를 계속해서 요구하고 있다. 비휘발성 메모리 및 하드디스크 드라이브는 전원이 없는 상태에서도 데이터가 유지되어 배터리 수명이 연장되므로 바람직하다.
현존하는 메모리 장치는 많은 현재의 소비자 전자 장치들에 대해 충분한 속도로 동작하지만, 이러한 메모리 장치들은, 높은 데이터 레이트가 요구되는 다른 전자 장치들 및 미래의 전자 장치들에 사용하기에 부적합할 수 있다. 예를 들면, 고화질 동화상을 기록하는 모바일 멀티미디어 장치는, 현재 메모리 기술의 메모리 모듈보다 더 큰 프로그래밍 쓰루풋(throughput)을 요구하는 경향이 있다. 이러한 해결책은 간단한 것처럼 보이지만, 이러한 높은 주파수에서는 신호 품질의 문제가 있기 때문에, 메모리의 동작 주파수에 실제적인 제한을 설정한다. 메모리는 병렬 입력/출력(I/O) 핀의 세트를 사용하여 다른 구성 부품과 통신하고, 그 수는 원하는 구성에 따른다. I/O 핀은 커맨드 명령과 입력 데이터를 수신하고, 출력 데이터를 제공한다. 이것은 병렬 인터페이스로 일반적으로 알려져 있다. 높은 속도의 동작은 신호 품질을 열화시키는 예를 들면 크로스-톡, 신호 스큐 및 신호 감쇄 등의 통신 유해 효과를 가져올 수 있다.
시스템 보드 상에 더 높은 밀도 및 더 빠른 동작을 통합하기 위해, 직렬 상호접속 및 멀티 드롭 구성의 2개의 설계 기술이 있다. 이들 설계 기술은 하드 디스크 및 메모리 시스템 사이의 메모리 스와핑의 비용 및 동작 효율을 결정하는 밀도 문제를 극복하기 위해 사용될 수 있다. 그러나, 멀티-드롭 구성은 메모리 시스템의 직렬 상호접속에 비해 단점을 갖는다. 예를 들면, 멀티-드롭 메모리 시스템의 수가 증가하면, 각각의 핀의 로딩 효과의 결과로서, 지연 시간이 또한 증가되므로, 메모리 장치의 와이어 레지스터-캐패시터 로딩 및 핀 커패시턴스에 의해 생긴 멀티-드롭 연결에 의해 멀티-드롭 구성의 전체 성능이 열화한다. 메모리 장치 등의 장치에서 직렬 링크는 모든 주소, 커맨드 및 데이터를 직렬로 수신하는 단일 핀 입력을 활용할 수 있다. 직렬 링크는 커맨드 비트, 어드레스 비트 및 데이터 비트를 직렬 상호접속을 통해 효과적으로 제어하는 직렬 상호접속 구성을 제공할 수 있다. 직렬 상호접속 구성을 제공함으로써, 연결된 체인 상의 각각의 장치에 장치 식별자(ID) 번호가 할당된다. 각 장치로의 ID 번호의 할당은 상호접속된 장치들의 ID의 생성에 필요하다.
본 발명의 실시예는 첨부된 도면을 참조하여 예를 통해 설명된다.
도 1a는 본 발명의 실시예가 적용되는 직렬 상호접속 구현을 사용하는 메모리 장치들을 도시하는 블록도이다.
도 1b는 도 1a에 나타낸 장치들 중 하나의 블록도이다.
도 2a는 메모리 장치들의 SDR(single data rate) 동작의 타이밍도를 도시한다.
도 2b는 메모리 장치들의 DDR(double data rate) 동작의 타이밍도를 도시한다.
도 3a는 3개의 메모리 장치들의 직렬 상호접속 배열을 도시하는 블록도이다.
도 3b는 도 3a에 나타낸 직렬 상호접속 배열로 구성된 장치들 사이의 통신을 도시하는 타이밍도이다.
도 4는 각각의 장치에 장치 식별자(ID)를 설정하도록 동작하는 직렬 상호접속 구성의 복수의 장치의 블록도이다.
도 5는 도 4에 나타낸 장치들 중 하나를 도시한다.
도 6은 도 5에 나타낸 ID 생성 회로의 예를 도시한다.
도 7은 ID를 설정하기 위해 도 4에 나타낸 장치들 사이에 전송되는 신호의 타이밍도이다.
도 8a는 듀얼 링크에서 ID를 설정하기 위해 동작하는 직렬 상호접속 구성의 복수의 장치들의 블록도이다.
도 8b는 ID를 설정하기 위해 도 8a에 나타낸 장치들 사이에서 전송되는 신호들의 타이밍도이다.
도 9는 직렬 상호접속 구성의 복수의 메모리 장치들의 블록도이다.
도 10은 도 9에 나타낸 장치들에서 행해지는 프로토콜을 도시하는 개략도이다.
도 11은 ID 생성 회로의 또 다른 예를 도시한다.
도 12는 도 11에 나타낸 장치들에서 행해지는 프로토콜을 도시하는 개략도이다.
본 발명의 일 구성에 따르면, 직렬 상호접속 구성의 복수의 메모리 장치들을 포함하는 시스템이 제공된다. 장치들의 각각의 복수의 메모리는 입력 연결부 및 출력 연결부를 갖는다. 각각의 장치의 입력 및 출력 연결부는 이전 장치의 출력 연결부 및 다음 장치의 입력 연결부에 각각 결합된다. 각각의 복수의 메모리 장치는 장치 식별자(ID)를 생성하는 생성 회로를 포함한다. 시스템은 직렬 상호접속 구성의 최종 장치로부터 ID를 수신하여 복수의 메모리 장치의 직렬 상호접속 구성의 장치 관련 특성을 결정하는 수신 회로를 또한 포함한다.
예를 들면, 생성 회로는 입력 연결부를 통해 이전 장치로부터 ID를 수신하는 ID 수신기, 수신된 ID에 응답하여 ID를 생성하는 ID 생성 회로, 및 ID 생성 회로에 의해 생성된 ID를 출력하는 ID 출력 회로를 포함한다. ID 생성 회로는 미리 정해진 값을 사용하여 수신된 ID를 계산하는 계산 회로를 포함할 수 있다. 계산 회로의 예는 새로운 ID를 제공하기 위해 수신된 ID에 1을 가산하는 가산 회로와, 1을 감산하는 감산 회로이다.
바람직하게, ID 수신기는 수신된 ID를 직렬 방식으로 등록하는 등록회로, 등록된 ID의 각각을 병렬 방식으로 출력하여, 계산용 ID를 제공하는 출력 회로를 포함한다.
수신 회로는 최종 장치로부터 ID를 수신하고, 수신된 ID에 응답하여 직렬 상호접속 구성의 장치의 수를 결정하는 처리 회로를 포함할 수 있다.
바람직하게, 시스템은 직렬 상호접속 구성의 제1 장치에 최초 ID를 제공하는 공급 회로를 포함할 수 있다.
수신 회로는 직렬 상호접속 구성의 최종 장치로부터 ID를 수신하고, ID는 그 장치의 입력 연결부를 통해 제공된 것이고, 수신된 ID에 응답하여 직렬 상호접속 구성의 장치의 레이턴시를 결정하는 처리 회로를 포함할 수 있다.
본 발명의 또 다른 구성에 따르면, 직렬 상호접속 구성의 복수의 메모리 장치의 특성을 결정하는 방법이 제공되며, 각각의 복수의 메모리 장치는 입력 연결부 및 출력 연결부를 갖고, 각각의 장치의 입력 및 출력 연결부는 이전 장치의 출력 연결부 및 다음 장치의 입력 연결부에 각각 결합되고, 각각의 복수의 메모리 장치는 장치 식별자(ID)를 생성하는 생성 회로를 포함하고, ID는 각각의 장치에 의해 생성되어 다음 장치로 제공되는 것이다. 이 방법은 직렬 상호접속 구성의 최종 장치로부터 ID를 수신하여, 수신된 ID에 응답하여 복수의 메모리 장치의 직렬 상호접속 구성의 장치 관련 특성을 결정하는 것을 포함한다.
이 방법은 직렬 상호접속 구성의 복수의 메모리 장치의 제1 장치에 최초 ID를 제공하고, 직렬 상호접속 구성의 장치 관련 특성을 결정하기 위해 최종 장치로부터 ID를 제공하는 것을 더 포함할 수 있다.
바람직하게, 결정하는 단계는 수신된 ID에 응답하여 직렬 상호접속 구성의 장치의 수를 결정하거나, 수신된 ID에 응답하여 직렬 상호접속 구성의 장치의 레이턴시를 결정하는 것을 포함한다.
본 발명의 또 다른 구성에 따르면, 직렬 상호접속 구성의 복수의 메모리 장치에서 사용하는 인식 기기가 제공되고, 각각의 복수의 메모리 장치는 입력 연결부 및 출력 연결부를 갖고, 각각의 장치의 입력 및 출력 연결부는 이전 장치의 출력 연결부 및 다음 장치의 입력 연결부에 각각 결합된다. 각각의 복수의 메모리 장치는 장치 식별자(ID)를 생성하는 생성 회로를 포함한다. 각각의 장치에 의해 생성된 ID는 다음 장치에 제공된다. 기기는 직렬 상호접속 구성의 최종 장치로부터 장치 식별자(ID)를 수신하고, 수신된 ID에 응답하여 복수의 메모리 장치의 직렬 상호접속 구성의 장치 관련 특성을 결정하는 수신 회로를 포함한다.
수신 회로는 수신된 ID에 관련된 값에 기초하여 상호접속된 장치의 수를 결정하고, 및/또는 수신된 ID에 관련된 값에 기초하여 복수의 메모리 장치의 레이턴시를 결정하는 결정 회로를 포함할 수 있다.
본 발명의 하나의 구성 및 특징은 첨부 도면과 함께 본 발명의 특정 실시예의 다음의 설명을 고려할 때 본 기술에서 통상의 기술을 가진 자에게 분명해질 것이다.
본 발명의 샘플 실시예의 다음의 상세한 설명에서, 상세한 설명의 일부를 형성하는 첨부 도면을 참조한다. 도면은 본 발명이 실현될 수 있는 특정 실시예를 도시한다. 이들 실시예들은 본 기술에서 통상의 기술을 가진 자가 본 발명을 구현할 수 있도록 충분히 상세하게 설명되어 있고, 다른 실시예들이 활용될 수 있고, 본 발명의 범위를 벗어나지 않는 한 논리적, 전기적, 및 다른 변경이 행해질 수 있는 것으로 이해된다. 그러므로, 다음의 상세한 설명은 제한하는 의미로 취해진 것이 아니며, 본 발명의 범위는 첨부된 청구 범위에 의해서 한정된다.
일반적으로, 본 발명은 직렬로 상호접속된 장치에서 직렬 입력 데이터를 처리 및 캡쳐하여 ID를 생성하는 기기 및 방법을 제공한다.
몇몇 메모리 서브시스템은 직렬 인터페이스를 갖는 다중 플래시 장치를 사용한다. 여기서, 비록 커맨드가 장치중 하나에서 행해질 뿐이어도 커맨드 스트링이 모든 장치에 제공될 수 있다. 커맨드가 실행되는 장치를 선택하기 위해, 커맨드 스트링은 커맨드가 향해지는 플래시 장치를 식별하는 장치 식별자(ID)를 포함할 수 있다. 커맨드 스트링을 수신하는 각각의 장치는 커맨드 스트링에 포함된 ID를 장치에 관련된 ID와 비교한다. 2개가 정합되면, 장치는 커맨드가 그 자신에게 향하는 것이라고 가정하여 커맨드를 실행한다.
상기 서술된 배열의 문제점은 각각의 장치에 대해 ID를 설정하는 것과 관련된다. 장치에 대해 ID를 설정하기 위해 사용될 수 있는 하나의 기술은 내부의, 유일한 ID를 장치에 고정시키는 것이다. 그러나, 이러한 방법의 단점은 다수의 장치가 사용되면, 각각의 장치가 유일한 ID를 포함하는 것을 확실하게 하기 위해, ID의 크기가 상당히 길어져야만 한다는 것이다. 큰 규모의 장치 ID를 관리하는 것은 장치를 현저하게 복잡하게 만들어 결국 장치의 제조 비용을 증가시킬 수 있다. 또한, 더 이상 사용하지 않는 장치와 관련되는 장치 ID를 재할당하는 것은 이 구조를 더욱 복잡하게 할 수 있다.
장치에 ID를 할당하는 또 다른 방법은 각각의 장치에 대해 ID를 내부적으로 고정시키는 것과 관련된다. 여기서, 장치의 각종 핀을 장치에 ID를 설정하는 특정 상태로 배선함으로써 ID가 특정될 수 있다. 장치는 핀의 배선된 상태를 판독하여 판독된 상태로부터 ID를 설정한다. 그러나, 이러한 방법의 단점은 각각의 장치에 대해 ID를 할당하기 위해 외부 배선이 필요하다는 것이다. 이것은, 예를 들면, 메모리 장치를 보유하는 PCB(printed circuit board)를 더 복잡하게 할 수 있다. 또 다른 단점은 ID 할당 전용이 되는 핀을 필요로 할 수 있다는 것이다. 이것은 다른 용도로 더 잘 사용될 수 있는 귀중한 자원을 소비할 수 있다. 또한, ID 할당을 위한 전용 핀은 핀은, ID 할당을 위해 핀들이 사용되지 않을 때보다 장치에 대해 더 큰 공간을 필요로 할 수 있다.
본 발명의 실시예들은 이들 단점들을 해결한다. 본 실시예들은 예를 들면, 직렬 상호접속 구성에서, ID의 특별한 내부 또는 외부적으로 고정시키는 것을 필요로 하지 않는 방식으로, 장치에 대해 ID를 자동적으로 설정한다. 여기에 설명된 기술의 구성에 따르면, 장치에 다른 정보(예를 들면, 데이터, 커맨드, 제어 신호)를 입력하기 위해 제1 장치에 의해 또한 사용되는 입력을 사용하여 다중 장치를 포함하는 배열에서(예를 들면, 직렬 상호접속 배열) 제1 장치에 직렬 상호접속을 통해 입력 신호가 전송된다. 생성 회로는 입력 신호에 응답하여 장치 ID를 생성한다. 그러면 전송 회로는 ID에 관련된 출력 신호를 제1 장치의 직렬 출력을 통해 제2 메모리 장치에 전송한다. 직렬 출력은 배열에서 또 다른 장치들로 다른 정보(예를 들면, 신호, 데이터)를 출력하기 위해 제1 장치에 의해 또한 사용될 수 있다.
여기에 설명된 기술들의 실시예에서, 기록 ID 동작이 직렬 상호접속 구성의 어느 장치에서 시작되어, 그 장치로 하여금 ID를 설정하도록 한다. 제1 장치의 하나 이상의 입력의 상태를 획득함으로써, 제1 장치는 제1 값을 수신한다. 제1 장치는 이 제1 값으로부터 장치 ID를 설정하며, 이것은 장치와 관련된 저장 매체(예를 들면, 장치 ID 레지스터)에 제1 값을 놓는 것을 포함할 수 있다. 제1 장치는 입력의 획득된 상태로부터 제2 값을 생성한다. 제1 장치는 제1 장치로부터의 제2 값을 제1 장치의 출력을 통해 직렬 상호접속의 제2 장치에 출력한다. 제2 장치는 제1 장치에 의해 출력된 값을 입력하고, 이 처리를 반복하여 ID를 설정한다.
본 발명의 실시예들을 MISL(multiple independent serial link)와 함께 설명한다. MISL 제품은 코어 구조를 변경시키지 않고 동작 성능을 향상시키는, 플래시 메모리 영역에서 유일한 아이템이다. 이것은 플래시 메모리의 인터페이스 및 데이터 처리의 혁신이다. 플래시 셀 구조의 제한과 셀의 한정된 성능으로 인해, 플래시 성능의 개선은 메모리 산업에서 주요한 문제가 되어 오고 있다. 플래시 메모리 코어를 포함한 대부분의 제품은 모든 어드레스 비트, 모든 커맨드 비트, 및 모든 데이터 비트를 각각 동시에 래치하는 병렬 포트를 갖는다. 직렬 링크는 모든 어드레스, 커맨드 및 데이터를 직렬로 수신하기 위한 단일 핀 입력을 활용한다. MISL의 상세는, 그 내용이 전체적으로 여기에 참고로 통합되어 있는, 2005년 12월 30일에 출원된 미국 특허 출원 일련 번호 11/324,023, 2006년 3월 28일에 출원된 "메모리 장치의 직렬 상호접속"이라는 명칭의 미국 가특허 출원번호 60/787,710, 및 2006년 5월 23일에 출원된 "메모리 장치의 직렬 상호접속"이라는 명칭의 미국 가특허 출원번호 60/802,645에 설명되어 있다.
도 1a는 메모리 컨트롤러와 함께 각종 신호용 입력 및 출력을 갖는 직렬 상호접속 배열로 구성된 복수의 단일 포트 장치를 포함하는 일 예의 장치 구성을 나타낸다. 이 예에서, 장치 구성은 4개의 메모리 장치 1, 2, 3, 4(120-1, 120-2, 120-3, 120-4)를 포함한다. 각각의 상호 접속된 장치들(120-1~120-4)은 동일한 구조를 갖는다. 메모리 컨트롤러(110)는 칩선택 /SCS, 직렬 입력 SI, 입력 포트 인에이블 SIPE, 출력 포트 인에이블 SOPE, 클락 SCLK을 포함하는 일 군의 신호들(112), 및 장치들에 제공되는 다른 제어 및 데이터 정보를 제공한다.
도 1b는 도 1a에 나타낸 장치들(120-1~120-4) 중 임의의 하나를 나타내는 하나의 장치(120i)를 나타낸다. 장치(120i)는 장치 제어 회로(130), 및 예를 들면 DRAM(dynamic random access memory) 셀, SRAM(static random access memory) 셀, 또는 플래시 메모리 셀 등의 메모리 회로(140)를 포함한다. 장치(120i)는 직렬 입력 포트(SIP) 연결, 직렬 출력 포트(SOP) 연결, 칩선택 입력(/CS), 클락 입력(CLK)을 갖는다. SIP는 장치(120i)에 정보(예를 들면, 커맨드, 어드레스 및 데이터 정보)를 전송하기 위해 사용된다. SOP는 장치(120i)로부터의 정보를 전송하기 위해 사용된다. CLK는 클락 신호를 수신한다. /CS는 칩선택 신호 /SCS를 받고, 이것은 동시에 모든 장치에서의 동작을 가능하게 한다. 장치 제어 회로(130)는 입력 신호(예를 들면, SI, SIPE, SOPE, SCLK)에 응답하여 메모리 회로(140)에 액세스하여 각종 제어 및 처리 기능을 행하고, 직렬 출력 데이터를 다음 장치(120(i+1))에 제공한다.
도 1a 및 1b를 참조하면, 직렬 상호접속에서 이전 장치(120(i-1))의 SOP가 직렬 상호접속에서 장치(120i)의 SIP에 결합되도록 SIP와 SOP는 직렬상호접속 구성의 장치들 사이에 연결되어 있다. 예를 들면, 장치1(120-1)의 SOP는 장치2(120-2)의 SIP에 연결되어 있다. 4개의 장치들(120-1~120-4) 각각의 클락 입력 CLK에 메모리 컨트롤러(110)로부터의 클락 신호 SCLK가 제공된다. 클락 신호 SCLK는 공통 링크를 통해 모든 장치에 배포된다. 아래에 더 서술하는 것같이, SCLK는 장치들에 포함된 각종 레지스터에 장치들(120i)로의 정보 입력을 래치하기 위해 사용된다. /CS는 장치를 선택하기 위한 종래의 칩 선택 입력이다. /CS는 공통 링크에 연결되어, 모든 장치들(120-1~120-4)로 동시에 어서트되도록 칩 선택 신호 /SCS를 인에이블시키고, 결과적으로 모든 장치를 선택하게 한다.
또한, 장치(120i)는 입력 포트 인에이블 입력(IPE), 출력 포트 인에이블 입력(OPE), 입력 포트 인에이블 출력(IPEQ), 출력 포트 인에이블 출력(OPEQ)을 갖는다. IPE는 입력 포트 인에이블 신호(SIPEi)를 장치(120i)에 입력하기 위해 사용된다. 신호(SIPEi)는 장치에 의해 사용되어, IPE가 어서트될 때, 정보가 SIP를 통해 장치(120i)에 직렬로 입력되도록 SIP를 인에이블시킨다. 유사하게, OPE는 출력 포트 인에이블 신호(SOPEi)를 장치(120i)에 입력하기 위해 사용된다. 신호(SOPEi)가 장치에 의해 사용되어, OPE가 어서트될 때, 정보가 SOP를 통해 장치(120i)로부터 직렬로 출력되도록 SOP를 인에이블시킨다. IPEQ 및 OPEQ는 장치(120i)로부터 신호(SIPEQi, SOPEQi)를 각각 출력하는 출력이다. /CS 및 CLK는 상기 서술된 것같이 4개의 장치들(120-1~120-4)로 각각 칩 선택 신호 /SCS 및 클락 신호 SCLK를 배포하는 별개의 링크에 결합된다.
SIP 및 SOP는 상기 서술된 것같이 직렬 상호접속 배열에서 이전 장치(120(i-1))로부터 다음 장치(120(i+1))에 결합된다. 또한, 이전 장치(120(i-1))의 IPEQ 및 OPEQ가 직렬 상호접속에서 현재 장치(120i)의 IPE 및 OPE에 각각 결합된다. 이 배열은 직렬 상호접속 방식에서 신호(SIPE, SOPE)가 하나의 장치로부터 다음 장치로( 예를 들면, 장치1(120-1)에서 장치2(120-2)) 전송되는 것을 허용한다.
장치들(120-1~120-4)로 전송된 정보는 CLK에 공급된 클락 신호(SCLK)의 다른 시간에서 래치될 수 있다. 예를 들면, SDR(single data rate) 구현에서, SIP에서 장치(120i)로의 정보 입력은 클락 신호(SCLK)의 상승 에지 또는 하강 에지에서 래치될 수 있다. 또는, DDR(double data rate) 구현에서, SIP에서 정보를 래치하기 위해 클락 신호(SCLK)의 상승 에지 및 하강 에지가 모두 사용될 수 있다. 도 2a는 메모리 장치의 SDR 동작의 상대적인 타이밍 시퀀스를 도시한다. 도 2b는 메모리 장치의 DDR 동작의 상대적인 타이밍 시퀀스를 도시한다. 도 2a 및 2b의 각각은 1개의 포트에서의 동작을 도시한다. 각각의 SDR 및 DDR 동작에서, 칩선택 신호가 동시에 모든 장치를 인에이블하도록 공통으로 연결되므로, 제1 장치의 입력 데이터는 최종 장치로 전달된다.
도 3a는 직렬 상호접속 배열로 구성된 3개의 장치(210-1 ~ 210-3)를 나타낸다. 도 3b는 도 3a에 나타낸 장치들(210-1 ~ 210-3) 사이에 전송된 신호를 나타낸다. 도 3a 및 3b를 참고하면, 칩선택신호 /SCS가 처음에 어서트되어 장치를 선택한다. IPE를 어서트하고, 클락 신호 SCLK의 연속적인 상승 에지에서 장치(210-1)에 데이터를 클락함으로써 직렬 상호 접속구성의 장치1(210-1)에 정보가 송신된다. 입력 포트 인에이블 신호(SIPE)는 신호 IPE_0으로 나타내는 것같이 1주기 미만에서 장치1(210-1)을 통해 전달된다. 유사하게, 출력 포트 인에이블 신호(SOPE)가 장치 1을 통해 장치 2로 전달된다. 전달 시간 간격은 시스템 요구 사항(예를 들면, 1/2 사이클 시간 간격 또는 사이클의 비율에 기초한 시간 간격)에 의존하여 변경될 수 있다. 이러한 전달은, 정보가 장치1(120-1)로 클락된 후 1 사이클에서 장치1(120-1)의 SOP로부터 장치2(120-2)의 SIP로 정보가 클락되는 것을 가능하게 한다. 이 처리는 직렬 상호접속에서 연속적인 장치들에 대해 반복된다. 예를 들면, 정보는 장치 1에서 데이터의 래치 포인트로부터 SCLK의 제3 상승 에지에서 직렬 상호접속의 장치3(210-3)에 입력된다. 직렬 상호접속에서 다음 장치에서 이들 신호에 대해 적절한 설정 시간을 확실히 하기 위해 제어 신호 SIPE 및 SOPE는 클락 신호 SCLK의 상승 에지와 동기화된다.
도 4는 직렬 상호접속 구성의 복수의 장치들을 나타낸다. 장치들은 DRAM, SRAM, NAND 플래시 메모리 또는 NOR 플래시 메모리 또는 혼합된 유형의 메모리를 포함할 수 있다. 도 4를 참조하면, N개의 메모리 장치들(310-1 ~ 310-N)은 단일 링크 배열에 연결되어 직렬로 상호접속된다. 장치들(310-1 ~ 310-N)은 장치 제어 회로(320-1 ~ 320-N) 및 메모리 회로(315-1 ~ 315-N)를 각각 포함한다. 1개의 장치(310i)가 도 5에 도시된다. 장치(310i)의 장치 제어 회로(320i)는 대응하는 메모리 회로(315i)에 연결된다. 장치 제어 회로(320i)는 제어/처리 회로(331), ID 생성 회로(333), ID 레지스터(341) 및 출력 회로(336)를 포함한다. 장치(310i)로의 직렬 입력 SI는 커맨드, 장치 식별자(ID) IDii 및 다른 신호 데이터를 포함한다. 제어/처리 회로(331)는 직렬 입력(SIi), 입력 포트 인에이블 신호(SIPEi), 출력 포트 인에이블 신호(SOPEi)를 수신하여, 제어 및 데이터 처리 기능을 행한다. ID 생성 회로(333)는 제어/처리 회로(331)에 의해 제어되어 ID, 다음 장치(310(i+1))에 대해 ID(i+1), 를 설정한다. ID 생성 회로(333)는 직렬 출력 ID 신호(355)에 포함된 ID(i+1)을 생성한다. 생성된 ID(i+1)는 출력 회로(336)를 통해 제공된다. ID 생성 인에이블 신호(323) 및 처리된 데이터 신호(325)는 또한 제어/처리 회로(331)에 의해 출력 회로(336)에 제공된다. 제어/처리 회로(331)에 의해 제공된 ID 기록 인에이블 신호(343)에 응답하여, ID 레지스터(341)는 수신된 ID, 현재의 장치에 대해 IDii를 등록한다. 등록된 ID는 파워 오프시까지 레지스터(341)에 보유된다.
도 6은 도 5에 나타낸 ID 생성 회로(333) 및 출력 회로(336)의 상세 회로를 도시한다. 도 4~6을 참조하면, ID 생성 회로(333)는 장치의 SIP를 통해 직렬 입력 SIi을 수신하는 직렬 입력 버퍼(437)를 포함한다. ID 생성 모드 설정 동작에서 수신된 SIi는 장치 ID, IDii에 대응하는 값을 포함하며, 이것은 n비트(예를 들면 8비트)의 수이다. 클락 신호 SCLK는 임시 ID 레지스터(440)에 공급된다. 임시 ID 레지스터(440)는 클락 신호 SCLK에 응답하여 거기에 입력 직렬 데이터를 등록하는 직렬-병렬 레지스터이다. ID 생성 모드에서, SI에 포함된 n비트 IDii는 SCLK에 응답하여 레지스터(440)로 직렬로 시프트되어, 거기에 보유된다. 레지스터(440)에 보유된 n비트 IDii는 n비트 신호(447)로서 병렬로 출력된다. +1 연산값을 갖는 계산 신호 451를 제공하는 가산기(450)에 n비트 신호(447)가 제공된다.
가산기(450)는 IDii에 "1"을 가산함으로써 ID, 직렬 상호접속의 장치 ID의 시퀀스에서 다음 장치에 대한 IDii+1을 포함하는 계산 신호(451)를 생성한다. 가산기(450)는 장치 ID 번호의 선택된 시퀀스가 로우(low)에서 하이(high)로의 연속적인 정수일 때, ID 생성을 위한 적절한 기능을 제공한다. 가산기(450)로부터 "가산된 IDii+1"의 신호(451)가, 선택된 n비트 ID 데이터를 등록하기 위해 인에이블되는 출력 ID 레지스터(454)에 공급된다. 출력 ID 레지스터(454)는 병렬-직렬 레지스터이다. 출력 ID 레지스터(454)는 클락 신호 SCLK에 응답하여 직렬 출력 ID 신호(355)로서 직렬 방식으로, 등록된 데이터를 출력한다. 직렬 출력 ID 신호(355)는 출력 회로(336)의 셀렉터(456)에 공급된다. 셀렉터(456)는 장치(310i)의 메모리 회로(315i)에 액세스하는 제어/처리 회로(331)로부터의 처리된 데이터 신호(325)를 또한 수신한다. ID 생성 인에이블 신호(323)가 각각 "하이"(ID 생성 모드) 및 "로우"(통상 모드)일 때, 컨트롤러/프로세서에 의해 생성 커맨드로부터 도출된 ID 생성 인에이블 신호(323)에 응답하여, 셀렉터(456)는 직렬 출력 ID 신호(355) 또는 처리된 데이터 신호(325)를 선택한다. 셀렉터(456)로부터 선택된 신호는 직렬 출력 버퍼(458)를 통해 직렬 상호접속에서 다음 장치(310(i+1))로 출력된다.
ID 생성 회로(333)는 n비트 ID, IDii를 포함하는 ID 신호(335)를 ID 레지스터(341)에 제공한다. 제어/처리 회로(331)로부터의 ID 기록 인에이블 신호(332)에 응답하여, ID 레지스터(341)는 현재 장치(310i)에 대해 수신된 ID, IDii를 등록하거나 래치한다. 등록된 ID는 파워-오프때 까지 보유된다. ID 레지스터(341)는 제로 상태로 처음에 리셋되므로, ID 래치가 발생되지 않으면, ID 레지스터(341)는 제로 상태로 유지된다.
도 6을 참조하면, 예를 들면, 상기 ID 생성 처리는 제1 장치(장치 1) 제어/처리 회로(331-1)에 의해 완료된다. 제어/처리 회로(331-1)는 결과의 장치 ID를 제2 장치(장치 2)(310-2)에 출력한다. 장치(310-2)에 위치하는 제2 장치의 제어/처리 회로(331-2)는 제1 장치의 제어/처리 회로(331-1)와 동일한 동작을 행하고, 결과의 장치 ID를 장치(310-3)에 출력한다. 장치 ID가 모든 장치를 통해 전달될 때까지, 이 처리는 직렬 상호 접속 구성의 모든 장치(310-1 ~ 310-N)에 대해 반복된다.
도 7은 도 4의 장치들 사이에 전송된 신호들을 나타낸다. 이 예의 동작은 직렬 상호 접속의 복수의 장치들에 ID를 생성한다. 도 4 ~ 6에 도시된 일 예의 직렬 상호 접속에서, IPE에서의 장치 로직은 1바이트 단위에 기초하여 직렬 입력 스트림을 취하는 기능을 포함하므로, /SCS가 다시 "로우"가 된 뒤 직렬 ID 입력 스트림을 래치하기 위해 OPE가 선택된다.
도 7에서, 시간 T01과 T02 사이의 ID 생성 모드 설정 구간(TCS1)은, ID 비트 길이 + 8 사이클(커맨드 비트 길이) + 직렬 상호접속 구성으로 연결될 수 있는 장치의 추정 수에 대응하는 미리 정해진 클락 사이클과 동등한 시간 간격이다. 커맨드는 "ID 생성" 커맨드를 포함한다. SI는 ID(최초 ID('00000')), 및 시간 구간 TCS1 동안 IPE에 의해 취해진 입력 스트림으로서 "기록 ID 엔트리" 커맨드를 포함한다. TCS1은 ID 비트의 전체 수의 비트 사이클(예를 들면, 5사이클)을 포함한다. ID 비트는 내부 ID 레지스터의 크기에 의해 설정된다. 예를 들면, 임의의 장치가 12비트 ID 레지스터를 가지면, OPE는 12사이클 동안 "하이" 상태를 유지한다. 이것은 상기 서술된 구현예와 같은 핀 제한을 갖지 않고 4096 장치가 직렬 상호접속 배열로 물리적으로 연결되어 있으며, 병렬로 비동기로 ID 번호를 송신하기 위해 현재의 핀을 사용하는 것을 의미한다. ID 생성 모드 설정 처리의 완료 후, ID 생성 동작은 시간 T1에서 시작하고, 시간 구간 TIDG의 만료로 종료한다. 시간 T2에서 1개의 칩 선택 사이클 TCS2의 만료로, /SCS는 토클되고, 시간 T2로부터 시간 구간 TIDEX의 만료로, ID 생성은 시간 T3에서 종료한다. 시간 T2 및 T3 사이의 시간 구간 TIDEX는 시스템에 의거하여 임의의 수의 클락 사이클(예를 들면, 5클락 사이클 또는 시간 T2후 클락 펄스의 5 상승 에지)에 의해 미리 정의된다.
도면 4~7을 참조하면, 직렬 입력 SI는 ID와 "기록 ID 엔트리"를 포함한다. OPE및 OPEQ 또는 op1 및 op2 사이의 신호 전송에 대해서, ID 증가 및 근접하는 장치로의 데이터 전송에 의해 생긴 동작 충돌을 방지하기 위해 예를 들면 2보다 큰 사이클의 비중첩이 생성한다. OPE는 각각의 장치(310-1 ~ 310N)에서 어서트되고, 래치된 ID 입력 데이터가 장치의 ID 레지스터(예를 들면, 직렬-병렬 레지스터(440))에 저장되고, OPEQ(예를 들면, 가산기(450)에 의해)를 어서트하기 전에 이 입력의 증가 동작이 행해진다. OPE에서 신호의 기능은 1비트로부터, 각각의 메모리 장치로의 ID 레지스터의 미리 정해진 비트의 최대 수까지의 ID 비트의 수를 결정하는 것이다. 이 기능으로 인해, 장치 ID에 대응하는 신호는 LSB(least significant bit)로부터 시작하여 MSB(most significant bit)로 끝나는 순서로 다음 장치로 전송된다. ID는 표 1에 도시되어 있다.
[표 1]
ID 번호 ID 이진 코드(LSB→MSB)
ID0(=최초 ID) 0000
ID1 1000
ID2 0100
ID3 1100
---- ----
---- ----
ID(N-2) 01111
ID(N-1) 11111
이예에서, N은 32이고, 상호 접속된 장치의 수는 32(=N)이다. 다른 실시예에서, N은 임의의 정수가 될 수 있다.
ID 레지스터(341)에 저장된 ID는 시퀀스와 ID 번호 자체에 따른다. 예를 들면, ID 레지스터가 길이가 10비트이고, OPE가 5 사이클 "하이" 상태를 가지면, 5비트가 ID 생성에 포함되고, 5비트 결과에 대응하는 신호가 다음 장치에 전송된다. 나머지 비트는 무시되고, "제로" 값이 ID 레지스터에 유지된다.
ID 생성기(333)는 로우에서 하이까지 연속적인 정수로 일련의 장치 ID 번호를 생성한다. 결과의 장치 ID 할당이 표 2에 도시되어 있다.
[표 2]
장치 할당된 ID 번호 ID 코드
310-1 ID0 00000
310-2 ID1 10000
310-3 ID2 01000
---- ---- ----
---- ---- ----
310-(N-1) ID(N-2) 01111
310-N ID(N-1) 11111
도 8a는 직렬 상호접속 구성의 복수의 장치를 나타내며, 각 장치에 ID를 설정하도록 동작하며, 듀얼 링크용 ID 생성 로직의 예를 사용한다. 도 8b는 ID를 설정하기 위해 도 8a에 나타낸 장치들 사이에서 전송되는 신호의 타이밍도를 나타낸다. 도 8a는 직렬 상호접속 배열의 MISL 장치의 2개의 입력 핀으로 ID를 생성하는 방법을 설명하는 예를 나타낸다. 임의의 직렬 입력 핀 및 하나의 제어 핀은 도 8a에 도시된 것과 동일한 기능을 가질 수 있다.
도 9는 직렬 상호접속 구성의 복수의 장치를 나타내며, 각 장치에 ID를 설정하도록 동작하며, 도 6에 나타낸 ID 생성 회로의 예를 사용한다. 도 10은 도 9에 나타낸 장치들에서 행해지는 프로토콜의 예를 나타낸다.
도 9 및 10을 참조하면, 메모리 컨트롤러(840)는 클락 신호 SLK로 동작하는 제공회로(810) 및 수신 회로(820)를 포함한다. 클락 신호 CLK는 공통 링크를 통해 직렬로 상호접속된 장치들 1~N에 또한 제공된다. 메모리 컨트롤러(840)는 최초의 ID, ID0(예를 들면, 값 "0"), 입력 포트 인에이블 신호 SIPE 및 출력 포트 인에이블 신호 SOPE를 직렬 상호접속의 제1 장치, 장치 1에 제공하는 공급 회로(810)를 포함한다. 각각의 장치에서, 직렬 입력 SI에 포함된 입력 ID는 SIPE 신호에 응답하여 입력되고, ID 생성(+1)이 발생한다. 그래서, ID는 값 +1만큼 증가한다. 생성된 ID는 SOPE 신호에 응답하여 다음 장치로 출력된다. 각각의 장치 1-N에서 ID 생성이 행해지고, 생성된 ID는 각각의 장치로부터 다음 장치로 전송된다. 메모리 컨트롤러(840)는 직렬 상호 접속의 최종 장치, 장치 N으로부터 출력 포트 인에이블 출력 신호(SOPEQ)와, 생성된 ID,IDN을 수신하는 수신 회로(820)를 또한 포함한다. 최종 장치 N의 ID 출력, IDN이 OPEQ 신호와 동기하여 수신 회로(820)에 제공되면, 수신 회로(820)는 직렬 상호 접속에서 장치의 수 N을 인식한다. 각각의 장치의 클락 레이턴시(latency)가 동일하고 그 값이 CL이라고 가정한다. 직렬 상호접속에서 N 장치의 전체 레이턴시는 N x CL이다.
도 11은 ID 생성 회로의 다른 예를 나타낸다. ID 생성 회로는 도 6에 나타낸 것과 유사하다. 그러나, 도 11의 ID 생성 회로(933)가 도 6의 가산기(450) 대신에, 감산기(950)를 갖는 차이점이 있다. 도 10 및 11을 참조하면, 메모리 컨트롤러(840)는 최초의 ID(예를 들면, 값 "M")를 장치 1에 제공한다. 각각의 장치의 감산기는 수신된 ID(IDii)중 하나로부터의 감산을 행하여, 감산된 신호(951)를 병렬-직렬 레지스터인 출력 ID 레지스터(454)에 제공한다. 새롭게 생성된 ID는 레지스터(454)로부터 출력 회로(336)로 직렬로 출력되어, 다음 장치로 제공된다. 이러한 감산으로, 하이로부터 로우로의 연속적인 ID가 설정된다. 예를 들면, 장치 ID 번호의 시퀀스는 하이로부터 로우의 연속적인 정수일 수 있다. 제1 장치(장치 1)에 공급 회로(810)에 의해 제공된 최초 ID0는 IDM이다. 시퀀스는 M으로부터 (M-N)까지이며 1씩 감소한다.
도 12는 도 11에 나타낸 장치에서 행해지는 프로토콜을 나타낸다. 도 11에 도시된 장치에 의해 생성된 장치 ID 번호의 연속적인 시퀀스가 도 3에 도시되어 있다.
[표 3]
장치 번호 할당된 ID 번호 출력 ID
장치 1 IDM ID(M-1)
장치 2 ID(M-1) ID(M-2)
장치 3 ID(M-2) ----
---- ---- ----
---- ---- ID(M-(N-2))
장치(N-1) ID(M-(N-2)) ID(M-(N-1))
장치N ID(M-(N-1)) ID(M-N)
이 예에서, 수신 회로(820)는 (M-N)의 값으로부터 직렬 상호 접속에서 장치의 수 N을 인식한다. 장치의 동일한 클락 레이턴시 CL을 가정하면, 직렬 상호접속에서 N 장치의 전체 레이턴시는 N x CL이다.
상기 서술된 실시예에 변동이 있다. 가산기(450) 또는 감산기(950)는 시퀀스를 가능하게 하는 다른 연산자로 대체될 수 있다. 예를 들면, 가산기(450)는 또 다른 미리 정의된 수의 또 다른 계산자로 대체될 수 있다.
상기 서술된 실시예에서, 간단하게 나타내기 위해 액티브 "하이" 신호에 기초하여 동작을 설명하였다. 그러나, 회로는 디자인 선호도에 따라서 "로우" 액티브 신호에 기초한 동작을 행하도록 설계될 수 있다. 제어 신호는 동작 코드 할당에 따라서 2바이트 이상의 바이트를 가질 수 있다. 타이밍 제어는 커맨드 타입에 의해 인에이블된 순차적이고 다중적인 클락으로부터, 선택된 직렬 레지스터를 활성화하기 위해 추가의 제어 신호를 갖는 단일 클락으로 변경될 수 있다. 다중 클락을 설정하는 시퀀스는 타이밍의 사양, 어드레스의 배열, 및 어드레스의 길이에 따라서 변경될 수 있다. 이전에 서술된 것같이, 직렬 플래시 메모리 또는 직렬 입력 비트 스트림 제어를 갖는 제품을 적용할 수 있다.
상기 서술된 실시예에서, 장치 소자 및 회로는, 간단하게 나타내기 위해, 도면에 나타낸 것같이 서로 연결된다. 본 발명을 기기에 실제적으로 적용하는데 있어서, 장치, 소자, 회로 등이 서로 직접 연결될 수 있다. 뿐만 아니라, 장치, 소자, 회로 등은 기기의 동작을 위해 필요한 또 다른 장치, 소자, 회로 등을 통해 서로 간접적으로 연결될 수 있다. 그래서, 실제적인 구성에서, 회로 소자 및 장치는 직접 또는 간접으로 서로 결합되거나 또는 연결된다.
본 발명의 상기 서술된 실시예들은 오직 예시를 위한 것이다. 첨부된 청구 범위에 의해서만 한정되는 본 발명의 범위로부터 벗어나지 않으면, 본 기술에서 숙련된 자에 의해 특정 실시예의 수정 및 변경이 행해질 수 있다.

Claims (22)

  1. 직렬 상호 접속 구성의 복수의 메모리 장치로서, 상기 복수의 메모리 장치 각각은 입력 연결부 및 출력 연결부를 갖고, 각각의 장치의 상기 입력 및 출력 연결부는 이전 장치의 출력 연결부 및 다음 장치의 입력 연결부에 각각 결합되고, 상기 복수의 메모리 장치 각각은 장치 식별자(ID)를 생성하는 생성 회로를 포함하며, 상기 ID는 각각의 장치에 의해 생성되어 그 다음 장치에 제공되는, 복수의 메모리 장치; 및
    상기 직렬 상호접속 구성의 최종 장치로부터 ID를 수신하고, 상기 복수의 메모리 장치의 직렬 상호접속 구성의 장치 관련 특성을 결정하는 수신 회로를 포함하는, 시스템.
  2. 청구항 1에 있어서, 상기 생성 회로는,
    상기 이전 장치로부터 그 입력 연결부를 통해 ID를 수신하는 ID 수신기;
    상기 수신된 ID에 응답하여 ID를 생성하는 ID 생성 회로; 및
    상기 ID 생성 회로에 의해 생성된 ID를 출력하는 ID 출력 회로를 포함하는, 시스템.
  3. 청구항 2에 있어서, 상기 ID 생성 회로는,
    미리 정해진 값을 사용하여 상기 수신된 ID를 계산하는 계산 회로를 포함하는, 시스템.
  4. 청구항 3에 있어서, 상기 계산 회로는,
    새로운 ID를 제공하기 위해 상기 수신된 ID에 상기 미리 정해진 값을 가산하는 가산 회로를 포함하는, 시스템.
  5. 청구항 4에 있어서, 상기 가산 회로는,
    상기 수신된 ID에 1을 가산하는 가산 회로인, 시스템.
  6. 청구항 3에 있어서, 상기 계산 회로는,
    새로운 ID를 제공하기 위해 상기 수신된 ID에서 상기 미리 정해진 값을 감산하는 감산 회로를 포함하는, 시스템.
  7. 청구항 6에 있어서, 상기 감산 회로는,
    상기 수신된 ID에서 1을 감산하는 감산 회로를 포함하는, 시스템.
  8. 청구항 4에 있어서, 상기 ID 수신기는,
    상기 수신된 ID를 직렬 방식으로 등록하는 등록회로; 및
    상기 등록된 ID의 각각을 병렬 방식으로 출력함으로써, 계산용 ID를 제공하는 출력 회로를 포함하는, 시스템.
  9. 청구항 1에 있어서, 상기 수신 회로는,
    상기 최종 장치로부터 ID를 수신하고, 상기 수신된 ID에 응답하여 상기 직렬 상호접속 구성의 장치의 수를 결정하는 처리 회로를 포함하는, 시스템.
  10. 청구항 8에 있어서,
    상기 직렬 상호접속 구성의 제1 장치에 최초 ID를 제공하는 공급 회로를 더 포함하는, 시스템.
  11. 청구항 1에 있어서, 상기 수신 회로는,
    상기 최종 장치로부터 ID를 수신하고, 상기 수신된 ID에 응답하여 상기 직렬 상호접속 구성의 상기 복수의 메모리 장치의 레이턴시를 결정하는 처리 회로를 포함하는, 시스템.
  12. 직렬 상호접속 구성의 복수의 메모리 장치의 특성을 결정하는 방법으로서, 상기 복수의 메모리 장치 각각은 입력 연결부 및 출력 연결부를 갖고, 각각의 장치의 상기 입력 및 출력 연결부는 이전 장치의 출력 연결부 및 다음 장치의 입력 연결부에 각각 결합되고, 상기 복수의 메모리 장치 각각은 장치 식별자(ID)를 생성하는 생성 회로를 포함하고, 상기 ID는 각각의 장치에 의해 생성되어 그 다음 장치로 제공되고,
    상기 직렬 상호접속 구성의 최종 장치로부터 ID를 수신하는 단계; 및
    상기 수신된 ID에 응답하여 상기 복수의 메모리 장치의 직렬 상호접속 구성의 장치 관련 특성을 결정하는 단계를 포함하는, 직렬 상호접속 구성의 복수의 메모리 장치의 특성을 결정하는 방법.
  13. 청구항 12에 있어서,
    상기 직렬 상호접속 구성의 복수의 메모리 장치의 제1 장치에 최초 ID를 제공하는 단계; 및
    상기 직렬 상호접속 구성의 장치 관련 특성을 결정하기 위해 최종 장치로부터 ID를 제공하는 단계를 더 포함하는, 직렬 상호접속 구성의 복수의 메모리 장치의 특성을 결정하는 방법.
  14. 청구항 13에 있어서, 상기 ID를 생성하는 생성 회로는,
    미리 정해진 값을 사용하여 상기 수신된 ID를 계산하는 단계를 포함하는, 직렬 상호접속 구성의 복수의 메모리 장치의 특성을 결정하는 방법.
  15. 청구항 14에 있어서, 상기 계산하는 단계는,
    새로운 ID를 제공하기 위해 상기 수신된 ID에 상기 미리 정해진 값을 가산하는 단계를 포함하는, 직렬 상호접속 구성의 복수의 메모리 장치의 특성을 결정하는 방법.
  16. 청구항 14에 있어서, 상기 결정하는 단계는,
    상기 수신된 ID에 응답하여 상기 직렬 상호접속 구성의 장치의 수를 결정하는 단계를 포함하는, 직렬 상호접속 구성의 복수의 메모리 장치의 특성을 결정하는 방법.
  17. 청구항 14에 있어서, 상기 결정하는 단계는,
    상기 수신된 ID에 응답하여 상기 직렬 상호접속 구성의 복수의 메모리 장치의 레이턴시를 결정하는 단계를 포함하는, 직렬 상호접속 구성의 복수의 메모리 장치의 특성을 결정하는 방법.
  18. 직렬 상호접속 구성의 복수의 메모리 장치에서 사용하는 인식 기기로서, 상기 복수의 메모리 장치 각각은 입력 연결부 및 출력 연결부를 갖고, 각각의 장치의 상기 입력 및 출력 연결부는 이전 장치의 출력 연결부 및 다음 장치의 입력 연결부에 각각 결합되고, 복수의 메모리 장치 각각은 장치 식별자(ID)를 생성하는 생성 회로를 포함하고, 각각의 장치에 의해 생성된 ID는 그 다음 장치에 제공되고,
    상기 직렬 상호접속 구성의 최종 장치로부터 장치 식별자(ID)를 수신하고, 상기 수신된 ID에 응답하여 상기 복수의 메모리 장치의 직렬 상호접속 구성의 장치 관련 특성을 결정하는 수신 회로를 포함하는, 인식 기기.
  19. 청구항 18에 있어서, 상기 수신 회로는,
    상기 수신된 ID에 관련된 값에 기초하여 상호접속된 장치의 수를 결정하는 결정 회로를 포함하는, 인식 기기.
  20. 청구항 18에 있어서, 상기 수신 회로는,
    상기 수신된 ID에 관련된 값에 기초하여 상기 복수의 메모리 장치의 레이턴시를 결정하는 결정 회로를 포함하는, 인식 기기.
  21. 청구항 18에 있어서, 상기 수신 회로는,
    상기 수신된 ID에 관련된 값에 기초하여 상호접속된 장치의 수를 결정하고, 상기 상호 접속된 장치의 결정된 수에 기초하여 상기 복수의 메모리 장치의 레이턴시를 결정하는 결정 회로를 포함하는, 인식 기기.
  22. 청구항 18에 있어서,
    상기 직렬 상호 접속 구성의 메모리 장치에 제어 신호를 제공하는 회로를 더 포함하고, 상기 제어 신호는 상기 장치들을 통해 전송되고, 상기 최종 장치는 상기 수신 회로에 상기 제어 신호를 출력하고, 상기 수신 회로는 상기 최종 장치에 의해 출력된 상기 제어 신호에 응답하여 상기 결정을 행하는, 인식 기기.
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