CN101611454A - 用于串行互连的装置的id产生设备和方法 - Google Patents

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CN101611454A CNA2007800515006A CN200780051500A CN101611454A CN 101611454 A CN101611454 A CN 101611454A CN A2007800515006 A CNA2007800515006 A CN A2007800515006A CN 200780051500 A CN200780051500 A CN 200780051500A CN 101611454 A CN101611454 A CN 101611454A
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吴学俊
金镇祺
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Abstract

多个存储器装置(例如，DRAM、SRAM、与非闪烁、或非闪烁)被串行互连。互连装置的每一个接收装置标识符(ID)并且将其锁存作为其ID。每一个装置包括用于计算另一个ID或者递增的ID来产生ID的电路。所产生的ID被传送到另一个装置并且该ID在串行互连中的每一个装置中被增加。互连中的最后一个装置提供最后一个所产生的ID，其被提供给具有识别电路的存储器控制器，识别电路从所提供的最后一个所产生的ID识别串行互联的装置的总数。该识别电路识别串行互连中的装置的总的输出等待时间。

Description

用于串行互连的装置的ID产生设备和方法
技术领域
【0001】本发明涉及用于在串行互连的装置中产生装置标识符的设备和方法。本发明还涉及用于识别串行连接的装置的编号和串行互连的装置的输出等待时间的设备和方法。
背景技术
【0002】当前消费电子装置使用存储器装置。例如，诸如数码照相机、便携式数字助理、便携式音频/视频播放器和移动终端的移动电子装置一直以来要求大容量存储器，优选的是具有不断增加的容量和速度能力的非易失性存储器。由于在不通电的情况下非易失性存储器和硬盘驱动器能保持数据，因此非易失性存储器和硬盘驱动器是优选的，从而延长了电池寿命。
【0003】虽然，现有存储器装置对于许多当前的消费电子装置以足够快的速度运行，但是这样的存储器装置可能将不足以用于未来要求高数据速率的电子装置和其他装置中。例如，记录高清晰度移动图像的移动多媒体装置可能要求存储模块比使用当前存储器技术的存储器模块具有更大的编程吞吐量。虽然这样的解决方案看起来简单，但是在这样的高频率下信号质量却存在问题，其在存储器的操作频率上设定了一个实际的限制。存储器使用一组并行输入/输出(I/O)引脚和其它部件通信，引脚的数量依赖于所期望的配置。I/O引脚接收命令指令和输入数据并且提供输出数据，这通常被称为并行接口。高速操作可以导致诸如串扰、信号扭曲和信号衰减的通信退化效应，其例如降低信号质量。
【0004】为了在系统板上将较高密度和较快速操作结合，存在两种设计技术：串行互连和多点配置。这些设计技术可以用于克服确定硬盘与存储器系统之间存储器交换的成本和操作效率的密度问题。但是，多点配置相对于存储器系统的串行互连具有缺点。例如，如果多点存储器系统的数量增加，由于每一引脚的负载效应，延迟时间也增加，从而由多点连接削弱了多点配置的总的性能，这归因于存储器装置的线电阻器-电容器负载和引脚电容量。在诸如存储器装置的装置中的串行链路可以利用串行接收所有的地址、命令和数据的单个引脚输入。串行链路可以提供串行互连配置来通过串行互连有效地控制命令位、地址位和数据位。通过提供串行互连配置，装置标识符(ID)编号被分配给所连接的链上的每一装置。每一装置的ID编号的分配被用于产生互连装置的ID。
发明内容
【0005】根据本发明的一个方面，提供一种包括串行互连配置中的多个存储器装置的系统。所述多个存储器装置的每一个具有输入连接和输出连接。每一相应的装置的输入和输出连接分别被耦合到前一装置的输出连接和下一装置的输入连接。多个存储器装置的每一个包括用于产生装置标识符(ID)的产生电路。由每一相应的装置产生的所述ID被提供给其下一个装置。所述系统还包括用于从所述串行互连配置的最后一个装置接收所述ID并且用于确定所述多个存储器装置的所述串行互连配置的装置相关的特征的接收电路。
【0006】例如，所述产生电路包括用于从前一装置通过其输入连接接收所述ID的ID接收器、用于响应所接收的ID来产生ID的ID产生电路和用于输出由所述ID产生电路产生的ID的ID输出电路。所述ID产生电路可以包括用于使用预定值来计算所接收的ID的计算电路。所述计算电路的例子是用于加一的加法电路或者用于从所接收的ID减一的减法电路来提供新的ID。
【0007】有利地，所述ID接收器包括用于以串行方式寄存所接收的ID的寄存电路，和用于以并行方式输出所寄存的ID的每一个的输出电路，从而提供所述ID用于所述计算。
【0008】所述接收电路可以包括用于从最后一个装置接收所述ID并且用于响应所接收的ID来确定所述串行互连配置中装置的数量的处理电路。
【0009】有利地，所述系统可以包括用于提供初始ID给所述串行互连配置中的所述第一装置的提供电路。
【0010】所述接收电路可以包括用于从所述串行互连配置中的最后一个装置接收所述ID并且用于响应所接收的ID来确定所述串行互连配置中的所述装置的等待时间的处理电路，所述ID通过该最后一个装置的输入连接来提供。
【0011】根据本发明的另一个方面，提供一种用于确定串行互连配置中的多个存储器装置的特征的方法，所述多个存储器装置的每一个具有输入连接和输出连接，每一相应的装置的输入和输出连接被耦合到前一装置的输出连接和下一装置的输入连接，多个存储器装置的每一个包括用于产生装置标识符(ID)的产生电路，由每一相应的装置产生的所述ID被提供给其下一个装置。所述方法还包括从所述串行互连配置的最后一个装置接收所述ID并且响应所接收的ID确定所述多个存储器装置的所述串行互连配置的装置相关的特征。
【0012】所述方法还可以包括提供初始ID给串行互连配置的多个存储器装置的第一装置，并且从最后一个装置提供ID用于确定所述串行互连配置的装置相关的特征。
【0013】有利地，所述确定的步骤包括响应所接收的ID来确定所述串行互连配置中的所述装置的数量或者响应所接收的ID来确定所述串行互连配置中的所述装置的等待时间。
【0014】根据本发明的又一方面，提供一种用在串行互连配置中的多个存储器装置中的识别设备，所述多个存储器装置的每一个具有输入连接和输出连接，每一相应的装置的输入和输出连接被耦合到前一装置的输出连接和下一装置的输入连接。多个存储器装置的每一个包括用于产生装置标识符(ID)的产生电路。由每一相应的装置产生的所述ID被提供给其下一个装置。所述设备包括用于从所述串行互连配置的最后一个装置接收所述装置标识符(ID)并且响应所接收的ID确定所述多个存储器装置的所述串行互连配置的装置相关的特征的接收电路。
【0015】所述接收电路可以包括用于基于与所接收的ID相关联的值来确定互连装置的数量和/或用于基于与所接收的ID相关联的值来确定所述多个存储器装置的等待时间的确定电路。
【0016】通过结合附图阅读本发明的以下具体实施例描述，对于本领域内的普通技术人员而言，本发明的其他方面和特征将变得明显。
附图说明
【0017】现在将参照附图仅通过示例描述本发明的实施例，其中：
图1A是示出采用应用本发明的实施例的串行互连实现的存储器装置的框图；
图1B是图1A中示出的其中一个装置的框图；
图2A示出存储器装置的单数据速率(SDR)操作的时序图；
图2B示出存储器装置的双数据速率(DDR)操作的时序图；
图3A是示出三个存储器装置的串行互连布置的框图；
图3B是示出配置在图3A中示出的串行互连布置中的装置之间的通信的时序图；
图4是操作以在每一个装置处建立装置标识符(ID)的串行互连配置中的多个装置的框图；
图5示出图4所示的其中一个装置；
图6示出图5所示的ID产生电路的例子；
图7是图4中所示的建立ID的装置之间传送的信号的时序图；
图8A是操作来在双链路中建立ID的串行互连配置中的多个装置的框图；
图8B是图8A中所示的建立ID的装置之间传送的信号的时序图；
图9是串行互连配置中的多个存储器装置的框图；
图10是示出图9中所示的装置中执行的协议的示意图；
图11示出ID产生电路的另一个例子；和
图12是示出图11中所示的装置中执行的协议的示意图。
具体实施方式
【0018】在对本发明示例实施例的下面的详细描述中，将参照作为其中一部分的附图。附图示出本发明可以实施的具体实施例。这些实施例描述的足够详细，以使本领域普通技术人员能够实现本发明，应当理解，也可利用其他实施例，并且可以在不脱离本发明范围的情况下做出逻辑上的、电学上的和其他的改变。因此，下面的详细描述不应理解成限制意义，并且本发明的范围由所附的权利要求书限定。
【0019】总地，本发明提供用于处理和捕获具有产生在串行互连装置中的ID的串行输入数据的设备和方法。
【0020】一些存储器子系统采用具有串行接口的多个闪烁装置。这里，即使命令仅在其中一个装置上执行，命令串也可以被馈送到所有的装置。为了选择其上执行命令的装置，命令串可以包含标识该命令被引导到的闪烁装置的装置标识符(ID)。接收命令串的每一装置比较命令串中包含的ID和与该装置关联的ID。如果二者匹配，装置假定该命令引导给自己并且执行该命令。
【0021】上述布置的问题包括为每一装置建立ID。可以被用于为装置建立ID的一种技术是将一个内部的、唯一的ID硬连线到装置内。但是该技术的一个缺点是如果使用的装置的数量大，为了确保每一装置包含唯一的ID，则该ID的尺寸将必须十分长。管理大尺寸装置ID给装置增加显著的复杂性，随之增加了装置的制造成本。此外，回收与不再使用的装置相关联的装置ID将进一步增加这个方案的复杂性。
【0022】分配ID给装置的另一种技术包括为每一个装置外部硬连线一个ID。这里，可以通过将装置上的各种引脚连线到某个状态来指定ID，以建立对于装置的ID。装置读出引脚的所连线的状态并且从读出的状态建立其ID。但是该方法的一个缺点是外部连线需要为每一个装置分配ID。这增加了例如容纳存储器装置的印刷电路板(PCB)的复杂性。该技术的另一个缺点是其要求引脚专用于ID的分配。这就消耗了本来可以被更好使用的宝贵资源。此外，将引脚专用于ID分配比引脚不被用于分配ID要求装置更大的占地面积。
【0023】本发明的实施例克服了这些缺陷。例如，其为例如串行互连布置中的装置以不需要ID的特殊内部或者外部硬连线的方式自动建立ID。根据此处所述技术的方面，输入信号通过串行互连被传输到包括使用也由第一装置使用的输入来输入其它信息到装置(例如，数据、命令、控制信号)的多个装置的布置(例如串行互连布置)中的第一装置。产生电路响应输入信号来产生装置ID。传送电路随后通过第一装置的串行输出来传送和ID相关联的输出信号到第二存储器装置。串行输出也可以由第一装置使用，来输出其它信息(例如，信号、数据)到布置中的其他装置。
【0024】在此处所述技术的实施例中，在串行互连布置中的装置处开始写ID操作来引发该装置建立ID。第一装置通过获取第一装置的一个或者多个输入的状态来接收第一值。第一装置随后从该第一值建立装置ID，其可以包括将第一值置于和该装置相关联的存储设备中(例如，装置ID寄存器)。第一装置从所获取的输入的状态产生第二值。第一装置从第一装置经由第一装置的输出输出第二值到串行互连中的第二装置。第二装置输入由第一装置输出的值并且重复此过程来建立ID。
【0025】现在将结合MISL(多个独立串行链路)来描述本发明的实施例。MISL产品为闪烁存储器领域中独特的一项产品，其提升操作性能而无需改变核心结构。这是闪烁存储器的接口和数据处理的革新。由于闪烁单元结构的限制和单元的受限的性能，闪存性能的提升已经是存储器工业中要解决的关键问题。包括闪烁存储器核心的大部分产品具有分别同时锁存所有的地址位、所有的命令位和所有的数据位的并行端口。串行链路利用用于串行接收所有地址、命令和数据的单个引脚输入。在2005年12月30日提交的美国专利申请11/324023、2006年3月28日提交的题目为“存储器装置的串行互连”的美国临时专利申请60/787710、以及2006年5月23日提交的题目为“存储器装置的串行互连”的美国临时专利申请60/802645中描述了MISL的细节，其内容通过引用全部包含于此。
【0026】图1A示出包括多个被配置在具有用于多种信号的输入和输出的串行互连布置中的单端口装置的示例性装置配置，以及存储器控制器。在此例子中，该装置配置包括四个存储器装置1、2、3和4(120-1、120-2、120-3和120-4)。每一个互连装置120-1到120-4具有同样的结构。存储器控制器110提供包含片选择/SCS、串行输入SI、输入端口使能SIPE、输出端口使能SOPE、时钟SCLK和提供给该装置的其他控制和数据信息的一组信号112。
【0027】图1B示出表示图1A中所示的装置120-1到120-4的任意一个的一个装置120i。装置120i包括装置控制电路130和包括诸如动态随机存取存储器(DRAM)单元、静态随机存取存储器(SRAM)单元或者闪烁存储器单元的存储器电路140。装置120i具有串行输入端口(SIP)连接、串行输出端口(SOP)连接、片选择输入(/CS)和时钟输入(CLK)。SIP被用于传送信息(例如，命令、地址和数据信息)到装置120i中。SOP被用于从装置120i传送信息。CLK接收时钟信号。/CS接收片选择信号/SCS，其同时启用所有装置处的操作。装置控制电路130响应输入信号(例如，SI、SIPE、SOPE、SCLK)通过存取存储器电路140来执行各种控制和处理功能，并且提供串行输出数据到下一个装置120(i+1)。
【0028】参考图1A和1B，SIP和SOP被连接到串行互连布置中的装置之间，使得串行互连中前一装置120(i-1)的SOP被耦合到串行互连中的装置120i的SIP。例如，装置1 120-1的SOP被耦合到装置2 120-2的SIP。四个装置120-1到120-4的每一个的时钟输入CLK使用时钟信号SCLK被从存储器控制器110馈送。时钟信号SCLK经由公共链路分发到所有的装置。如以下将要进一步描述的，SCLK被用于在其中包含的各种寄存器处锁存输入到装置120i的信息。/CS是用于选择装置的传统的片选择输入。/CS被耦合到公共链路，其并发向所有的装置(120-1到120-4)启动确立片选择信号/SCS，并且因此选择所有的装置。
【0029】此外，装置120i具有输入端口使能输入(IPE)、输出端口使能输入(OPE)、输入端口使能输出(IPEQ)和输出端口使能输出(OPEQ)。IPE被用于输入输入端口使能信号SIPEi到装置120i。信号SIPEi由该装置使用来启动SIP，使得IPE被确立有效时，信息经由SIP被串行输入到装置120i。类似地，OPE被用于输入该输出端口使能信号SOPEi到装置120i。信号SOPEi由该装置使用来启用SOP，使得当OPE被确立有效时，信息经由SOP从装置120i串行输出。IPEQ和OPEQ是从装置120i分别输出信号SIPEQi和SOPEQi的输出。/CS和CLK分别被耦合到分发片选择信号/SCS和时钟信号SCLK到如上所述的四个装置120-1到120-4的分开的链路。
【0030】SIP和SOP从串行互连布置中的前一装置120(i-1)耦合到下一装置120(i+1)，如上所述。此外，串行互连中的前一装置120(i-1)的IPEQ和OPEQ分别被耦合到当前装置120i的IPE和OPE。该布置允许信号SIPE和SOPE以串行互连方式从一个装置传送到下一个装置(例如，装置1120-1到装置2120-2)。
【0031】传输到装置120-1到120-4的信息可以在馈送到CLK的时钟信号SCLK的不同时间被锁存。例如，在单数据速率(SDR)实现中，在SIP处输入到装置120i的信息可以在时钟信号SCLK的上升沿或者下降沿被锁存。可替代地，在双数据速率(DDR)实现中，时钟信号SCLK的上升沿和下降沿都能够被用来锁存在SIP处输入的信息。图2A示出对于存储器装置的SDR操作的相对时序。图2B示出对于存储器装置的DDR操作的相对时序。图2A和图2B的每一个示出在一个端口中的操作。在SDR和DDR操作的每一个中，片选择信号被公共连接以在同一时间启动所有的装置，使得第一装置的输入数据被传播到最后一个装置。
【0032】图3A示出配置在串行互连布置中的三个装置210-1到210-3。图3B示出在图3A中示出的在装置210-1到210-3之间传送的信号。参考图3A和图3B，片选择信号/SCS被首先确立有效来选择装置。通过确立IPE有效并且在时钟信号SCLK的连续上升沿上按时钟将数据输入到装置210-1中，信息被传输到串行互连中的装置1210-1。输入端口使能信号SIPE在少于一个周期内通过装置1210-1被传播到装置2210-2，如由信号IPE_0所示。类似地，输出端口使能信号SOPE通过装置1被传播到装置2。依赖于系统需求，可以改变传播时间间隔，例如半周期时间间隔或者基于周期比例的时间间隔。在信息被按时钟输入到装置1 210-1之后的一个周期，该传播使得信息从装置1 210-1的SOP被按时钟输出到装置2 210-2的SIP。对于串行互连中的连续的装置，重复该过程。例如，在串行互连中从数据在装置1的锁存点的SCLK的第三个上升沿，信息被输入到装置3210-3。为了确保对于串行互连中的下一装置处这些信号的正确的建立时间，控制信号SIPE和SOPE与时钟信号SCLK的上升沿同步。
【0033】图4示出串行互连配置中的多个装置。该装置可以包括DRAM、SRAM、与非闪烁存储器、或非闪烁存储器或者混合类型的存储器。参考图4，N个存储器装置310-1到310-N被连接在单链路布置中并且串行互连。装置310-1到310-N分别包括装置控制电路320-1到320-N和存储器电路315-1到315-N。图5中示出一个装置310i。装置310i的装置控制电路320i连接到对应的存储器电路315i。装置控制电路320i包括控制/处理电路331、ID产生电路333、ID寄存器341和输出电路336。到装置310i的SIP的串行输入SI包括命令、装置标识符(ID)(IDii)和其它信号数据。控制/处理电路331接收串行输入SIi、输入端口使能信号SIPEi、输出端口使能信号SOPEi并且执行控制和数据处理功能。ID产生电路333由控制/处理电路331控制并且为下一个装置310(i+1)建立ID，ID(i+1)。ID产生电路333产生包含在串行输出ID信号355中的ID(i+1)。所产生的ID(i+1)通过输出电路336提供。ID产生使能信号323和所处理的数据信号325也被控制/处理电路331提供给输出电路336。响应控制/处理电路331提供的ID写使能信号343，ID寄存器341为当前装置310i寄存所接收的ID，IDii。所寄存的ID保持在寄存器341中，直到掉电。
【0034】图6示出图5中所示的ID产生电路333和输出电路336的详细电路。参考图4到图6，ID产生电路333包括用于通过装置的SIP接收串行输入SIi的串行输入缓冲器437。ID产生模式设置操作中的所接收的SIi包括对应于装置ID(IDii)的值，其是n位数字(例如，8位)。时钟信号SCLK被馈送到临时ID寄存器440。临时ID寄存器440是响应时钟信号SCLK的时钟在其中寄存输入串行数据的串行到并行寄存器。在ID产生模式中，包含在SI中的n位IDii响应SCLK被串行移位到寄存器440中并在其中保持。保持在寄存器440中的n位IDii被并行输出为n位信号447。n位信号447被馈送到提供具有a+1操作值的计算信号451的加法器450。
【0035】加法器450加“1”到IDii上，从而产生包含ID(IDii+1)的计算信号451，用于串行互连中的装置ID的序列中的下一个装置。当装置ID编号的所选择的序列是从低到高的连续整数时，加法器450提供合适的函数用于ID产生。来自加法器450的“所加的IDii+1”的信号451被馈送到被启动来在其中寄存所选择的n位ID数据的输出ID寄存器454。输出ID寄存器454是并行到串行寄存器。输出ID寄存器454响应时钟信号SCLK以串行方式输出所寄存的数据作为串行输出ID信号355。串行输出ID信号355被馈送到输出电路336的选择器456。选择器456还从存取装置310i的存储器电路315i的控制/处理电路331接收所处理的数据信号325。响应由控制器/处理器从产生命令提取的ID产生使能信号323，当ID产生使能信号323分别为“高”(ID产生模式)和“低”(常规模式)时，选择器456选择串行输出ID信号355或者所处理的数据信号325。来自选择器456的所选择的信号通过串行输出缓冲器458被输出到串行互连中的下一个装置(310(i+1))。
【0036】ID产生电路333提供包含n位ID(IDii)的ID信号335给ID寄存器341。响应来自控制/处理电路331的ID写使能信号332，ID寄存器341寄存或者锁存所接收的ID(IDii)用于当前装置310i。保持所寄存的ID，直到掉电。ID寄存器341被初始复位到零状态，并且使得如果没有ID锁存发生，则ID寄存器341将保持零状态。
【0037】参考图6，例如，由第一装置(装置1)的控制/处理电路331-1完成以上的ID产生过程。控制/处理电路331-1输出作为结果的装置ID给第二装置(装置2)310-2。位于装置310-2处的第二装置的控制/处理电路331-2执行与第一装置的控制/处理电路331-1相同的操作，传送作为结果的装置ID给装置310-3。对于串行互连中的所有装置310-1到310-N重复此过程，直到装置ID已经传递通过所有的装置。
【0038】图7示出在图4的装置之间传送的信号。该示例性操作在多个装置的串行互连中产生ID。在图4到图6中所示的示例串行互连中，在IPE处的装置逻辑包括基于一字节单元捕获串行输入流的功能，使得在/SCS再次为“低”后选择OPE来锁存串行ID输入流。
【0039】在图7中，时间T01和T02之间的ID产生模式设置时间周期TCS1是等于对应于ID位长+8个周期(命令位长度)+估计的装置数量的预定时钟周期的时间间隔，这些装置可以以串行互连配置被连接。该命令包括“ID产生”命令。SI包含ID(初始ID(“00000”))和“写ID进入”命令作为输入流，该输入流在时间周期TCS1期间由IPE捕获。TCS1包括ID位的总数的位周期，例如五个周期。ID位由内部ID寄存器的尺寸建立。例如，如果任一装置具有12位ID寄存器，OPE将在12个周期期间保持“高”状态。这意味着4096个装置以串行互连布置物理连接而没有任何类似于上面提及的实现的引脚限制，其利用现有引脚来并行并异步发送ID编号。在ID产生模式设置过程完成之后，ID产生操作在时间T1开始，并且在时间周期TIDG的截止时间时结束。在时间T2使用一个片选择周期TCS2的截止时间，触发/SCS，并且使用从时间T2的时间周期TIDEX的截止时间，在时间T3，ID产生结束。利用任意数量的时钟周期来预限定时间T2和T3之间的时间周期TIDEX(例如，时间T2之后的五个时钟周期或者时钟脉冲的五个上升沿)，这取决于该系统。
【0040】参考图4到图7，串行输入SI包含ID和“写ID进入”。对于在OPE和OPEQ，或者op1和op2之间的信号传送，应该发生例如多于两个周期的非交迭，来避免ID增加和到相邻装置的数据传送导致的操作竞争。OPE在装置310-1到310-N的每一个处被确立有效之后，锁存的ID输入数据被保存在装置的ID寄存器(例如，串行到并行寄存器440)，并且在确立OPEQ有效之前来执行使用此输入的增加操作(例如，通过加法器450)。OPE处的信号的功能是来确定ID位的数量(从1位到ID寄存器的最大预定位数)到每一存储器装置中。由于此功能，对应于装置ID的信号被顺序传送到下一个装置，开始以最低有效位(LSB)并结束以最高有效位(MSB)。表1中示出ID。
表1
 ID编号  ID二进制码(LSB-＞MSB)
 ID0(＝初始ID)  0000
 ID1  1000
 ID2  0100
  ID3   1100
  ----   ----
  ----   ----
  ID(N-2)   01111
  ID(N-1)   11111
【0041】在此例子中，N是32并且互连的装置的数量是32(＝N)。在另一个实施例中，N可以是任意其它整数。
【0042】ID寄存器341中保存的ID依据序列和ID编号自身。例如，如果ID寄存器的位长是10并且OPE具有5个周期的“高”状态，则五位被包括在ID产生中并且对应于5位结果的信号被传送到下一个装置。剩余位被忽略并且在ID寄存器中保持“零”状态。
【0043】ID产生器333以从低到高的连续整数产生装置ID编号的序列。表2中示出作为结果的装置ID分配。
表2
  装置   所分配的ID编号   ID码
  310-1   ID0   00000
  310-2   ID1   10000
  310-3   ID2   01000
  ----   ----   ----
  ----   ----   ----
  310-(N-1)   ID(N-2)   01111
  310-N   ID(N-1)   11111
【0044】图8A示出串行互连配置中的多个装置，操作来在每个装置处建立ID，并且使用双链路的ID产生逻辑的例子。图8B示出在图8A中所示的装置之间传送的建立ID的信号的时序图。装置存储器的连接不同于图4。图8A示出描述如何使用串行互连布置的MISL装置的两个输入引脚产生ID的例子。任意的串行输入引脚和一个控制引脚可以具有与图8A所描绘的同样的功能性。
【0045】图9示出操作来在每个装置处建立ID使用装置图6中所示的ID产生电路的例子的串行互连配置中的多个装置。图10示出图9中所示的装置中进行的协议的例子。
【0046】参考图9和图10，存储器控制器840包括提供电路810和使用时钟信号SLK操作的接收电路820。时钟信号CLK通过公共链路也被馈送到串行互联的装置1到N。存储器控制器840包括提供初始ID(ID0)(例如值“0”)、输入端口使能信号SIPE和输出端口使能信号SOPE到串行互连的第一装置(装置1)的提供电路810。在每一个装置处，包含在串行输入SI中的输入ID响应于SIPE信号被输入并且发生ID产生(+1)。因此，ID被增加以值+1。响应SOPE信号，所产生的ID被输出到下一个装置。ID产生发生在每一个装置1到N处，并且所产生的ID从每一装置传送到下一个装置。存储器控制器840还包括从串行互连的最后一个装置(装置N)接收所产生的ID(IDN)、和输出端口使能输出信号SOPEQ的接收电路820。当最后一个装置N的ID输出(IDN)与OPEQ信号同步提供给接收电路820时，接收电路820识别串行互连中的装置的数量N。假设每一装置的时钟等待时间相同并且该值为CL。串行互连中的N个装置的全部的等待时间是N×CL。
【0047】图11示出ID产生电路的另一个例子。ID产生电路与图6中的类似。不同之处在于图11的ID产生电路933具有减法器950，而不是图6的加法器450。参考图10和图11，存储器控制器840提供初始ID(例如值“M”)给装置1。每一装置的减法器950执行从所接收的ID(IDii)减一来提供相减后的信号951给作为并行到串行寄存器的输出ID寄存器454。新产生的ID从寄存器454串行输出到输出电路336并且被提供给下一个装置。使用这样的减法，建立从高到低的连续的ID。通过该例子，装置ID编号的序列应该是从高到低的连续整数。提供电路810提供给第一装置(装置1)的初始ID0是IDM。该序列是从M到(M-N)按一递减。
【0048】图12示出图11所示的装置中所进行的协议。图11中所示的装置所产生的装置ID编号的连续序列在表3中示出。
表3
  装置号   所分配的ID编号   输出ID
  装置1   IDM   ID(M-1)
  装置2   ID(M-1)   ID(M-2)
  装置3   ID(M-2)   ----
  ----   ----   ----
  ----   ----   ID(M-(N-2))
  装置(N-1)   ID(M-(N-2))   ID(M-(N-1))
  装置N   ID(M-(N-1))   ID(M-N)
【0049】在此例子中，接收电路820从值(M-N)识别串行互连中的装置的编号N。假设装置具有相同的时钟等待时间CL，串行互连中的N个装置的整个等待时间是N×CL。
【0050】对于上述实施例存在多种变化。加法器450或者减法器950可以使用启动该序列的替代操作器取代。例如，加法器450可以使用另一个预定数量的另一个计算器取代。
【0051】在上述实施例中，为了简化，已经基于有效的“高”信号描述了操作。根据设计上的优选，也可以设计电路为基于“低”有效信号来执行操作。控制信号可以根据操作码指定而具有两个字节或者多个字节。时间控制可以从命令类型启用的连续和多个时钟改变为具有用来激活所选择的串行寄存器的附加的控制信号的单个时钟。根据时间规范、地址布置和地址长度，可以改变发出多个时钟的序列。如上所述，可以应用串行闪烁存储器或者具有串行输入位流控制的产品。
【0052】在上述实施例中，为了简化，装置元件和电路可以如图所示互相连接。在本发明的实际应用中，设备、装置、元件和电路等可以互相直接连接。同样，如果对于设备的操作有必要，装置、元件和电路等也可以通过其他装置、元件和电路等互相间接连接。因此，在实际配置中，电路元件和装置互相直接或者间接耦合或者连接。
【0053】本发明的上述实施例仅用于示例，对于本领域技术人员，在不脱离仅由所附的权利要求所限定的本发明的范围可以对具体实施例进行替换、修改和变更。

Claims (22)

1、一种系统，包括：
串行互连配置中的多个存储器装置，所述多个存储器装置的每一个具有输入连接和输出连接，每一相应的装置的输入和输出连接被耦合到前一装置的输出连接和下一装置的输入连接，所述多个存储器装置的每一个包括用于产生装置标识符(ID)的产生电路，由每一相应的装置产生的所述ID被提供给其下一个装置，和
用于从所述串行互连配置的最后一个装置接收所述ID并且用于确定所述多个存储器装置的所述串行互连配置的装置相关的特征的接收电路。
2、权利要求1所述的系统，其中，所述产生电路包括：
用于从所述前一装置通过其输入连接接收所述ID的ID接收器；
用于响应所接收的ID来产生ID的ID产生电路；和
用于输出由所述ID产生电路产生的ID的ID输出电路。
3、权利要求2所述的系统，其中。所述ID产生电路包括：
用于使用预定值来计算所接收的ID的计算电路。
4、权利要求3所述的系统，其中，所述计算电路包括：
用于将所接收的ID加上预定值来提供新的ID的加法电路。
5、权利要求4所述的系统，其中，所述加法电路包括：
用于将所接收的ID加一的加法电路。
6、权利要求3所述的系统，其中，所述计算电路包括：
用于从所接收的ID减去所述预定值来提供新的ID的减法电路。
7、权利要求6所述的系统，其中，所述减法电路包括：
用于从所接收的ID减去一的减法电路。
8、权利要求4所述的系统，其中，所述ID接收器包括：
用于以串行方式寄存所接收的ID的寄存电路；和
用于以并行方式输出所寄存的ID的每一个的输出电路，从而提供所述ID用于所述计算。
9、权利要求1所述的系统，其中，所述接收电路包括：
用于从最后一个装置接收所述ID并且用于响应所接收的ID来确定所述串行互连配置中装置的数量的处理电路。
10、权利要求8所述的系统，还包括：
用于提供初始ID给所述串行互连配置中的第一装置的提供电路。
11、权利要求1所述的系统，其中，所述接收电路包括：
用于从所述最后一个装置接收所述ID并且响应所接收的ID来确定所述串行互连配置中的所述多个存储器装置的等待时间的处理电路。
12、一种用于确定串行互连配置中的多个存储器装置的特征的方法，所述多个存储器装置的每一个具有输入连接和输出连接，每一相应的装置的输入和输出连接被耦合到前一装置的输出连接和下一装置的输入连接，多个存储器装置的每一个包括用于产生装置标识符(ID)的产生电路，由每一相应的装置产生的所述ID被提供给其下一个装置，所述方法包括：
从所述串行互连配置的最后一个装置接收所述ID；并且
响应所接收的ID确定所述多个存储器装置的所述串行互连配置的装置相关的特征。
13、权利要求12所述的方法，还包括：
提供初始ID给所述串行互连配置的所述多个存储器装置的第一装置；并且
从最后一个装置提供ID用于确定所述串行互连配置的装置相关的特征。
14、权利要求13所述的方法，其中，所述用于产生ID的产生电路包括：
使用预定值计算所接收的ID。
15、权利要求14所述的方法，其中，所述计算的步骤包括：
将所接收的ID加上所述预定值来提供新的ID。
16、权利要求14所述的方法，其中，所述确定的步骤包括：
响应所接收的ID来确定所述串行互连配置中的所述装置的数量。
17、权利要求14所述的方法，其中，所述确定的步骤包括：
响应所接收的ID来确定所述串行互连配置中的所述多个存储器装置的等待时间。
18、一种用在串行互连配置中的多个存储器装置中的识别设备，所述多个存储器装置的每一个具有输入连接和输出连接，每一相应的装置的输入和输出连接被耦合到前一装置的输出连接和下一装置的输入连接，多个存储器装置的每一个包括用于产生装置标识符(ID)的产生电路，由每一相应的装置产生的所述ID被提供给其下一个装置，所述设备包括：
用于从所述串行互连配置的最后一个装置接收装置标识符(ID)并且响应所接收的ID确定所述多个存储器装置的所述串行互连配置的装置相关的特征的接收电路。
19、权利要求18所述的设备，其中，所述接收电路包括：
用于基于与所接收的ID相关联的值来确定互连装置的数量的确定电路。
20、权利要求18所述的设备，其中，所述接收电路包括：
用于基于与所接收的ID相关联的值来确定所述多个存储器装置的等待时间的确定电路。
21、权利要求18所述的设备，其中，所述接收电路包括：
用于基于与所接收的ID相关联的值来确定互连装置的数量并且基于所确定的互连装置的数量来确定所述多个存储器装置的等待时间的确定电路。
22、权利要求18所述的设备，还包括：
用于提供控制信号到所述串行互连配置中的所述存储器装置的电路，所述控制信号通过所述装置传送，所述最后一个装置输出所述控制信号到所述接收电路，所述接收电路响应由所述最后一个装置输出的所述控制信号来执行所述确定。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006057049A1 (ja) 2004-11-26 2006-06-01 Kabushiki Kaisha Toshiba カードおよびホスト機器
JP5385156B2 (ja) * 2007-02-16 2014-01-08 モサイド・テクノロジーズ・インコーポレーテッド 半導体デバイスおよび複数の相互接続デバイスを有するシステムの電力消費を低減するための方法
US7865756B2 (en) 2007-03-12 2011-01-04 Mosaid Technologies Incorporated Methods and apparatus for clock signal synchronization in a configuration of series-connected semiconductor devices
US8781053B2 (en) 2007-12-14 2014-07-15 Conversant Intellectual Property Management Incorporated Clock reproducing and timing method in a system having a plurality of devices
US8467486B2 (en) 2007-12-14 2013-06-18 Mosaid Technologies Incorporated Memory controller with flexible data alignment to clock
KR100968865B1 (ko) * 2007-12-17 2010-07-09 주식회사 애트랩 시리얼 통신 시스템 및 이의 ｉｄ 부여방법
US8677056B2 (en) * 2008-07-01 2014-03-18 Lsi Corporation Methods and apparatus for interfacing between a flash memory controller and a flash memory array
US8560735B2 (en) 2008-08-15 2013-10-15 Micron Technology, Inc. Chained bus method and device
US7957173B2 (en) 2008-10-14 2011-06-07 Mosaid Technologies Incorporated Composite memory having a bridging device for connecting discrete memory devices to a system
US8134852B2 (en) * 2008-10-14 2012-03-13 Mosaid Technologies Incorporated Bridge device architecture for connecting discrete memory devices to a system
US8549209B2 (en) 2008-11-04 2013-10-01 Mosaid Technologies Incorporated Bridging device having a configurable virtual page size
JP5388617B2 (ja) * 2009-02-13 2014-01-15 新日本無線株式会社 インターフェース方法およびシステム
US8521980B2 (en) 2009-07-16 2013-08-27 Mosaid Technologies Incorporated Simultaneous read and write data transfer
US8392614B2 (en) * 2009-07-27 2013-03-05 Sandisk Il Ltd. Device identifier selection
JP5150591B2 (ja) 2009-09-24 2013-02-20 株式会社東芝 半導体装置及びホスト機器
KR101157032B1 (ko) * 2010-11-17 2012-06-21 에스케이하이닉스 주식회사 반도체 장치
JP5623259B2 (ja) * 2010-12-08 2014-11-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
KR101190689B1 (ko) 2010-12-21 2012-10-12 에스케이하이닉스 주식회사 반도체 장치
US9380677B2 (en) * 2010-12-22 2016-06-28 Koninklijke Philips N.V. Address initialization of lighting device units
US8825967B2 (en) 2011-12-08 2014-09-02 Conversant Intellectual Property Management Inc. Independent write and read control in serially-connected devices
CN102736996A (zh) * 2011-12-27 2012-10-17 华为技术有限公司 一种减少存储控制器接口占用的方法及高速存储器
US10114787B2 (en) * 2014-02-03 2018-10-30 Qualcomm Incorporated Device identification generation in electronic devices to allow external control of device identification for bus communications identification, and related systems and methods
US10146608B2 (en) * 2015-04-06 2018-12-04 Rambus Inc. Memory module register access
US10095437B2 (en) * 2015-08-03 2018-10-09 Intel Corporation Memory access control
US10417161B2 (en) * 2018-01-26 2019-09-17 Qualcomm Incorporated Efficient technique for communicating between devices over a multi-drop bus
US11462270B2 (en) 2018-12-31 2022-10-04 Samsung Electronics Co., Ltd. Nonvolatile memory device and memory system including the same
KR102658831B1 (ko) 2018-12-31 2024-04-18 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치를 이용한 계산 방법
JP7335039B2 (ja) * 2020-12-02 2023-08-29 Ｎｅｃプラットフォームズ株式会社 装置、方法、及びプログラム

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1992004675A1 (en) * 1990-08-30 1992-03-19 Datacard Corporation Dynamic address assignment of remote stations
US20040148482A1 (en) * 2003-01-13 2004-07-29 Grundy Kevin P. Memory chain

Family Cites Families (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4174536A (en) * 1977-01-21 1979-11-13 Massachusetts Institute Of Technology Digital communications controller with firmware control
US4360870A (en) * 1980-07-30 1982-11-23 International Business Machines Corporation Programmable I/O device identification
DE3586523T2 (de) * 1984-10-17 1993-01-07 Fujitsu Ltd Halbleiterspeicheranordnung mit einer seriellen dateneingangs- und ausgangsschaltung.
US4683555A (en) * 1985-01-22 1987-07-28 Texas Instruments Incorporated Serial accessed semiconductor memory with reconfigureable shift registers
EP0417314B1 (en) * 1989-03-15 1997-06-04 Oki Electric Industry Company, Limited Serial in to parallel out converting circuit
US5126808A (en) * 1989-10-23 1992-06-30 Advanced Micro Devices, Inc. Flash EEPROM array with paged erase architecture
US5175819A (en) * 1990-03-28 1992-12-29 Integrated Device Technology, Inc. Cascadable parallel to serial converter using tap shift registers and data shift registers while receiving input data from FIFO buffer
US5243703A (en) * 1990-04-18 1993-09-07 Rambus, Inc. Apparatus for synchronously generating clock signals in a data processing system
US5357621A (en) * 1990-09-04 1994-10-18 Hewlett-Packard Company Serial architecture for memory module control
US5319598A (en) * 1990-12-10 1994-06-07 Hughes Aircraft Company Nonvolatile serially programmable devices
US5430859A (en) * 1991-07-26 1995-07-04 Sundisk Corporation Solid state memory system including plural memory chips and a serialized bus
US6230233B1 (en) * 1991-09-13 2001-05-08 Sandisk Corporation Wear leveling techniques for flash EEPROM systems
KR950000761B1 (ko) * 1992-01-15 1995-01-28 삼성전자 주식회사 직렬 입력신호의 동기회로
JP3088180B2 (ja) * 1992-03-26 2000-09-18 日本電気アイシーマイコンシステム株式会社 シリアル入力インタフェース回路
KR960000616B1 (ko) * 1993-01-13 1996-01-10 삼성전자주식회사 불휘발성 반도체 메모리 장치
JPH06275069A (ja) * 1993-03-20 1994-09-30 Hitachi Ltd シリアルメモリ
US5365484A (en) * 1993-08-23 1994-11-15 Advanced Micro Devices, Inc. Independent array grounds for flash EEPROM array with paged erase architechture
JPH0793219A (ja) * 1993-09-20 1995-04-07 Olympus Optical Co Ltd 情報処理装置
US5602780A (en) * 1993-10-20 1997-02-11 Texas Instruments Incorporated Serial to parallel and parallel to serial architecture for a RAM based FIFO memory
US5452259A (en) * 1993-11-15 1995-09-19 Micron Technology Inc. Multiport memory with pipelined serial input
US5404460A (en) * 1994-01-28 1995-04-04 Vlsi Technology, Inc. Method for configuring multiple identical serial I/O devices to unique addresses through a serial bus
US5596724A (en) * 1994-02-04 1997-01-21 Advanced Micro Devices Input/output data port with a parallel and serial interface
DE4429433C1 (de) * 1994-08-19 1995-10-26 Siemens Ag Adreßzuordnungsverfahren
US5473566A (en) * 1994-09-12 1995-12-05 Cirrus Logic, Inc. Memory architecture and devices, systems and methods utilizing the same
KR0142367B1 (ko) * 1995-02-04 1998-07-15 김광호 열 리던던씨를 가지는 불휘발성 반도체 메모리의 소거 검증회로
US5636342A (en) * 1995-02-17 1997-06-03 Dell Usa, L.P. Systems and method for assigning unique addresses to agents on a system management bus
US5835935A (en) * 1995-09-13 1998-11-10 Lexar Media, Inc. Method of and architecture for controlling system data with automatic wear leveling in a semiconductor non-volatile mass storage memory
JP3693721B2 (ja) * 1995-11-10 2005-09-07 Ｎｅｃエレクトロニクス株式会社 フラッシュメモリ内蔵マイクロコンピュータ及びそのテスト方法
TW307869B (en) * 1995-12-20 1997-06-11 Toshiba Co Ltd Semiconductor memory
KR100211760B1 (ko) * 1995-12-28 1999-08-02 윤종용 멀티뱅크 구조를 갖는 반도체 메모리 장치의 데이타 입출력 경로 제어회로
KR0170723B1 (ko) * 1995-12-29 1999-03-30 김광호 단일 ras 신호에 의해 동시 동작이 가능한 이중 뱅크를 갖는 반도체 메모리 장치
US5828899A (en) * 1996-01-04 1998-10-27 Compaq Computer Corporation System for peripheral devices recursively generating unique addresses based on the number of devices connected dependent upon the relative position to the port
JPH09231740A (ja) * 1996-02-21 1997-09-05 Nec Corp 半導体記憶装置
US5860080A (en) * 1996-03-19 1999-01-12 Apple Computer, Inc. Multicasting system for selecting a group of memory devices for operation
JP3850067B2 (ja) 1996-04-24 2006-11-29 株式会社ルネサステクノロジ メモリシステムおよびそれに用いられる半導体記憶装置
US5941974A (en) * 1996-11-29 1999-08-24 Motorola, Inc. Serial interface with register selection which uses clock counting, chip select pulsing, and no address bits
KR100243335B1 (ko) * 1996-12-31 2000-02-01 김영환 독립적인 리프레쉬 수단을 가지는 데이지 체인 구조의 반도체 장치
KR100272037B1 (ko) * 1997-02-27 2000-12-01 니시무로 타이죠 불휘발성 반도체 기억 장치
US6442644B1 (en) * 1997-08-11 2002-08-27 Advanced Memory International, Inc. Memory system having synchronous-link DRAM (SLDRAM) devices and controller
GB2329792A (en) * 1997-08-20 1999-03-31 Nokia Telecommunications Oy Identification signals enable a transceiver module to correctly configure itself to an attached functional module
JPH1166841A (ja) * 1997-08-22 1999-03-09 Mitsubishi Electric Corp 半導体記憶装置
KR100240873B1 (ko) * 1997-08-26 2000-01-15 윤종용 송수신 겸용의 레지스터를 갖는 직렬인터페이스장치
JP4039532B2 (ja) * 1997-10-02 2008-01-30 株式会社ルネサステクノロジ 半導体集積回路装置
US5937425A (en) * 1997-10-16 1999-08-10 M-Systems Flash Disk Pioneers Ltd. Flash file system optimized for page-mode flash technologies
US6148364A (en) * 1997-12-30 2000-11-14 Netlogic Microsystems, Inc. Method and apparatus for cascading content addressable memory devices
US6002638A (en) * 1998-01-20 1999-12-14 Microchip Technology Incorporated Memory device having a switchable clock output and method therefor
JP3714969B2 (ja) * 1998-03-02 2005-11-09 レクサー・メディア・インコーポレイテッド 改良されたオペレーティングモード検出機能を備えたフラッシュメモリーカード及びユーザフレンドリなインターフェーシングシステム
US6085290A (en) * 1998-03-10 2000-07-04 Nexabit Networks, Llc Method of and apparatus for validating data read out of a multi port internally cached dynamic random access memory (AMPIC DRAM)
US6144576A (en) * 1998-08-19 2000-11-07 Intel Corporation Method and apparatus for implementing a serial memory architecture
US5995417A (en) * 1998-10-20 1999-11-30 Advanced Micro Devices, Inc. Scheme for page erase and erase verify in a non-volatile memory array
JP4601737B2 (ja) 1998-10-28 2010-12-22 株式会社東芝 メモリ混載ロジックｌｓｉ
JP2000149564A (ja) * 1998-10-30 2000-05-30 Mitsubishi Electric Corp 半導体記憶装置
US6304921B1 (en) * 1998-12-07 2001-10-16 Motorola Inc. System for serial peripheral interface with embedded addressing circuit for providing portion of an address for peripheral devices
KR100284742B1 (ko) * 1998-12-28 2001-04-02 윤종용 입출력 센스앰프의 개수가 최소화된 메모리장치
GB2352144A (en) * 1999-07-16 2001-01-17 Texas Instruments Ltd Data transfer between memory nodes
US6680904B1 (en) * 1999-12-27 2004-01-20 Orckit Communications Ltd. Bi-directional chaining of network access ports
US20050160218A1 (en) * 2004-01-20 2005-07-21 Sun-Teck See Highly integrated mass storage device with an intelligent flash controller
US6442098B1 (en) * 2000-02-08 2002-08-27 Alliance Semiconductor High performance multi-bank compact synchronous DRAM architecture
US6988154B2 (en) 2000-03-10 2006-01-17 Arc International Memory interface and method of interfacing between functional entities
US6816933B1 (en) * 2000-05-17 2004-11-09 Silicon Laboratories, Inc. Serial device daisy chaining method and apparatus
US6535948B1 (en) * 2000-05-31 2003-03-18 Agere Systems Inc. Serial interface unit
US6317350B1 (en) * 2000-06-16 2001-11-13 Netlogic Microsystems, Inc. Hierarchical depth cascading of content addressable memory devices
US6754807B1 (en) * 2000-08-31 2004-06-22 Stmicroelectronics, Inc. System and method for managing vertical dependencies in a digital signal processor
US6317352B1 (en) * 2000-09-18 2001-11-13 Intel Corporation Apparatus for implementing a buffered daisy chain connection between a memory controller and memory modules
US6853557B1 (en) 2000-09-20 2005-02-08 Rambus, Inc. Multi-channel memory architecture
US6658509B1 (en) * 2000-10-03 2003-12-02 Intel Corporation Multi-tier point-to-point ring memory interface
FR2816751A1 (fr) * 2000-11-15 2002-05-17 St Microelectronics Sa Memoire flash effacable par page
US6718432B1 (en) * 2001-03-22 2004-04-06 Netlogic Microsystems, Inc. Method and apparatus for transparent cascading of multiple content addressable memory devices
US6732221B2 (en) * 2001-06-01 2004-05-04 M-Systems Flash Disk Pioneers Ltd Wear leveling of static areas in flash memory
US6996644B2 (en) * 2001-06-06 2006-02-07 Conexant Systems, Inc. Apparatus and methods for initializing integrated circuit addresses
KR100413762B1 (ko) * 2001-07-02 2003-12-31 삼성전자주식회사 뱅크 수를 가변할 수 있는 반도체 장치 및 그 방법
US6795360B2 (en) * 2001-08-23 2004-09-21 Integrated Device Technology, Inc. Fifo memory devices that support all four combinations of DDR or SDR write modes with DDR or SDR read modes
JP3861650B2 (ja) 2001-10-11 2006-12-20 富士ゼロックス株式会社 インターフェース回路
US6928501B2 (en) * 2001-10-15 2005-08-09 Silicon Laboratories, Inc. Serial device daisy chaining method and apparatus
US6763426B1 (en) * 2001-12-27 2004-07-13 Cypress Semiconductor Corporation Cascadable content addressable memory (CAM) device and architecture
JP4204226B2 (ja) * 2001-12-28 2009-01-07 日本テキサス・インスツルメンツ株式会社 デバイス識別方法、データ伝送方法、デバイス識別子付与装置、並びにデバイス
US7073022B2 (en) * 2002-05-23 2006-07-04 International Business Machines Corporation Serial interface for a data storage array
US7269745B2 (en) * 2002-06-06 2007-09-11 Sony Computer Entertainment Inc. Methods and apparatus for composing an identification number
US7062601B2 (en) * 2002-06-28 2006-06-13 Mosaid Technologies Incorporated Method and apparatus for interconnecting content addressable memory devices
KR100499686B1 (ko) * 2002-07-23 2005-07-07 주식회사 디지털웨이 메모리 확장 가능한 휴대용 플래쉬 메모리 장치
CA2396632A1 (en) * 2002-07-31 2004-01-31 Mosaid Technologies Incorporated Cam diamond cascade architecture
KR100487539B1 (ko) * 2002-09-02 2005-05-03 삼성전자주식회사 직렬 에이티에이 케이블과 연결되는 불휘발성 반도체메모리 장치
ITVA20020045A1 (it) * 2002-09-06 2004-03-07 St Microelectronics Srl Dispositivo di memoria accessibile con piu' protocolli di
US7032039B2 (en) * 2002-10-30 2006-04-18 Atmel Corporation Method for identification of SPI compatible serial memory devices
EP1424635B1 (en) * 2002-11-28 2008-10-29 STMicroelectronics S.r.l. Non volatile memory device architecture, for instance a flash kind, having a serial communication interface
KR100493884B1 (ko) * 2003-01-09 2005-06-10 삼성전자주식회사 시리얼 플래시 메모리에서의 현지 실행을 위한 제어 장치및 그 방법, 이를 이용한 플래시 메모리 칩
US20040199721A1 (en) * 2003-03-12 2004-10-07 Power Data Communication Co., Ltd. Multi-transmission interface memory card
JP4156986B2 (ja) * 2003-06-30 2008-09-24 株式会社東芝 不揮発性半導体記憶装置
US6903574B2 (en) * 2003-07-29 2005-06-07 Lattice Semiconductor Corporation Memory access via serial memory interface
JP4272968B2 (ja) 2003-10-16 2009-06-03 エルピーダメモリ株式会社 半導体装置および半導体チップ制御方法
US8375146B2 (en) * 2004-08-09 2013-02-12 SanDisk Technologies, Inc. Ring bus structure and its use in flash memory systems
KR100705221B1 (ko) * 2004-09-03 2007-04-06 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자 및 이를 이용한 플래쉬 메모리 셀의소거 방법
US6950325B1 (en) * 2004-10-07 2005-09-27 Winbond Electronics Corporation Cascade-connected ROM
JP4791733B2 (ja) 2005-01-14 2011-10-12 株式会社東芝 半導体集積回路装置
JP4799157B2 (ja) 2005-12-06 2011-10-26 エルピーダメモリ株式会社 積層型半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1992004675A1 (en) * 1990-08-30 1992-03-19 Datacard Corporation Dynamic address assignment of remote stations
US20040148482A1 (en) * 2003-01-13 2004-07-29 Grundy Kevin P. Memory chain

Also Published As

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