CN102736996A - 一种减少存储控制器接口占用的方法及高速存储器 - Google Patents

Abstract

本发明公开了一种减少控制器接口占用的方法及高速存储器，该方法包括：将存储器中上级存储器的输出数据总线与下级存储器的输入数据总线串行连接；地址线、控制线以及时钟线公用，并采用一驱多的拓扑结构；存储器中输入数据总线和输出数据总线分离；在存储器接口上增加存储器的级联ID作为片选指示；根据级联ID确定自身是否为控制器访问的存储器。本发明技术方案的实现，不仅能够在有大量存储器需求的场景中，有效增加外接存储器数量，还能够减少对控制器输入输出接口的占用。

Description

一种减少存储控制器接口占用的方法及高速存储器

技术领域

本发明涉及计算机技术领域，更具体的说，涉及一种减少存储控制器接口占用的方法及高速存储器。

背景技术

高速存储器在计算机和电信设备中有着广泛的应用，根据高速存储器的用途，可将高速存储器划分为SDRAM(Synchronous Dynamic RandomAccess Memory，同步动态随机存取存储器)、SSRAM(synchronousstatic random access memory，同步静态随机存取存储器)等。

目前，现有方案中通过使用一个输入/输出接口来外接多片高速存储器，来满足设备所需的容量要求。以DDR3SDRAM(第三代同步动态随机存取存储器)的使用场景为例：地址线、控制线和时钟线采用1驱多的拓扑结构，如：最高1驱36；数据线采用1驱1，或，少量拓扑的1驱多的拓扑结构，如，最高1驱4。

但这种方式，在存储器的控制器上数据线占用的输入/输出接口数量较多，限制了最大可外接的存储器数量；另外，数据线采用1驱4的拓扑结构时，在2G bit/s以及更高的数据速率场景下，会出现严重的高速信号质量问题，在更高的数据速率下，数据线只能按1驱1的方式工作，外接存储器的数量和控制器输入/输出管脚占用会进一步受到限制。

在实现本发明过程中，发明人发现现有技术中至少存在如下问题：

现有方案中为了满足设备所需存储器的容量要求，占用的存储器的控制器接口数量较多，带来更多信号质量问题。

发明内容

本发明的实施例提供了一种减少存储控制器接口占用的方法及高速存储器，不仅减少了对存储器的控制器输入输出接口的占用，还有效的增加了外接的存储器数量。

本发明实施例提供的技术方案如下：

本发明一方面提供了一种减少控制器接口占用的方法，该方法包括：

将存储器中上级存储器的输出数据总线与下级存储器的输入数据总线串行连接；所述存储器中输入数据总线和输出数据总线分离；

地址线、控制线以及时钟线公用，并采用一驱多的拓扑结构；

在所述存储器外部接口上设置存储器的级联ID作为片选指示；

根据所述级联ID确定自身是否为控制器访问的存储器。

本发明另一方面提供了一种高速存储器，包括：

存储部件，由若干存储器组成，上级存储器的输出数据总线与下级存储器的输入数据总线串行连接；所述存储器中输入数据总线和输出数据总线分离；

总线部件，包括地址线、控制线以及时钟线，所述地址线、控制线以及时钟线公用，并采用一驱多的拓扑结构；

接口部件，所述接口部件为存储器外部接口，具有用于片选指示的级联ID；

控制部件，用于根据所述级联ID确定自身是否为控制器访问的存储器。

由上述本发明的实施例提供的技术方案可以看出，本发明采用存储器数据总线串行连接的方式，在存储器为输入输出数据总线分离的基础上，将上级存储器的输出数据总线与下级存储器的输入数据总线相连；地址线、控制线以及时钟线公用，并采用一驱多的拓扑结构；并在存储器接口上设置存储器的级联ID作为片选指示，使得存储器能够根据级联ID确定自身是否为控制器访问的存储器。本发明技术方案的实现，不仅能够在有大量存储器需求的场景中有效增加外接存储器数量，还能够减少对控制器输入输出接口的占用。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例所述减少控制器接口占用的方法的流程图；

图2为本发明实施例所述方法的连接示意图；

图3为本发明实施例存储器内部结构示意图；

图4为本发明实施例的访问时序图；

图5为本发明实施例所述方法的连接示意图；

图6为本发明实施例所述方法的连接示意图；

图7为本发明实施例所述高速存储器的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种减少存储控制器接口占用的方法及高速存储器，通过针对地址线采用1驱多的拓扑形式，数据线采用单向级联形式的结构，在多存储器需求的场景中可扩展可连接的存储器数量。此外，在高速数据线必须1驱1拓扑形式连接的场景中，使得可外接存储器数量、存储器控制器的输入输出接口的占用数量、存储器的管脚数量、访问延迟、访问带宽等各参数间达到一种更有益的平衡。

如图1所示，本发明实施例提出一种减少控制器接口占用的方法，该方法包括：

100、将存储器中上级存储器的输出数据总线与下级存储器的输入数据总线串行连接；所述存储器中输入数据总线和输出数据总线分离；

101、地址线、控制线以及时钟线公用，并采用一驱多的拓扑结构；

102、在存储器外部接口上设置存储器的级联ID作为片选指示；

103、根据级联ID确定自身是否为控制器访问的存储器。

其中，本发明实施例中所述存储器中输入数据总线和输出数据总线不仅包括并行数据总线，也适用于串行数据总线。

具体的，可以参见图2所示的连接方法来实现上述技术方案。

从图2可以看出，通过上述方法实现的一组高速存储器中，控制器只需要与第一组的输入数据总线和最后一组的输出数据总线相连，从而达到节约控制器输入输出接口，可扩展外挂存储器数量的发明目的。

此外，本发明实施例中提出将地址线、控制线以及时钟线公用，公用的地址、控制线和同步系统时钟，可以保证级联的存储器之间采用流水型的访问时序，以适应高速存储器的数据处理需求。

针对公用的地址和控制线，可以采用链状的拓扑形式进行布线，在级联的两片RAM间的地址和控制线与数据线在布线时需要保持大致等长，存储器的输出端保持数据相对于输入系统时钟的的同相位输出，以便下一级存储器进行正常采样。

具体的，以基于SDRAM结构为例，图3所示为本发明实施例提出的存储器内部结构示意图；

本发明实施例所述步骤102可以包括：

在存储器外部接口中新增n个ID管脚(图3中的ID管脚)，连接至固定电平；n值取决于希望最大级联存储器的片数，最大级联存储器的片数为2^n；

在所述存储器之间串行连接时，第一片存储器的ID管脚接为00......0，第二片存储器的ID管脚接为00......1，以此类推，每新增一片存储器ID增加1。

需要说明的是，级联的每个存储器均可以按照上述方案配置新增的ID管脚，从而实现在存储器接口上设置存储器的级联ID。

此外，为了实现ID的比对功能，所述方法还可以包括：

在所述存储器的访问接口上设置n个用于接收所述控制器发送的寻址信息的Addr_ID管脚(图3中的Addr_ID管脚)，在本发明实施例中寻址信息用Addr_ID来表示；所述Addr_ID管脚由时钟采样，与控制器之间采用一驱多连接方式；n值取决于希望最大级联存储器的片数，所述最大级联存储器的片数为2^n，Addr_ID管脚与ID管脚数量相同。

为实现ID的比对功能，还可以通过如下方式来实现对控制器发送的寻址信息的获取：

在所述存储器的地址或控制信号传输的时序中，增加所述控制器发送的Addr_ID，通过传输的时序可以获得所述控制器的寻址信息。

本发明实施例中所述存储器根据所述级联ID确定自身是否为控制器访问的存储器，是通过比较Addr_ID与ID是否一致来确定的；

在判断所述Addr_ID与ID一致时，确定所述控制器访问的是本片存储器，并对memory array(存储阵列)进行读写操作；

在所述Addr_ID与ID不一致时，确定所述控制器访问的不是本片存储器。

具体的，在所述Addr_ID与ID不一致时，所述方法还可以包括：

在所述Addr_ID与ID不一致时，根据所述Addr_ID与ID的比较结果确定存储器内部的ID_Result信号；

在所述Addr_ID小于ID时，读指令透传输入数据，写指令不操作；

在所述Addr_ID大于ID时，读指令不操作，写指令透传输入数据。

具体的，存储器的数据输入输出端依据下表中的ID比较结果进行判断操作：

ID_Result	读指令	写指令
			Addr_ID＝ID	读操作	写操作
Addr_ID＜ID	透传输入数据	不操作
			Addr_ID＞ID	不操作	透传输入数据

具体的说，本发明实施例所述方法还可以包括：

在所述存储器收到所述控制器的访问指令时，根据自身级联ID确定将所述访问指令执行几个单位延迟；其中，所述单位延迟是指从输入数据透传到输出数据所需的最小时钟周期数；

所述存储器对所述访问指令延迟后，执行所述访问指令。

进一步的说，存储器内部的延迟是指，因为控制/数据的不同拓扑结构，控制信号会先于数据信号到达存储器，所以存储器收到控制指令后必须做指令延迟，直到数据到达后才执行指令，延时与级联中的位置相关，第m片就需要延迟m个单位延迟，单位延迟是指输入数据透传到输出数据上所需的最小时钟周期数，一般为1。

也就是说，串联的多个存储器之间使用公用的地址、控制总线和同步系统时钟，采用流水的访问形式，以单位延迟为1为例，控制器cycle0时下发的指令，在cycle0时在存储器0中得到处理，cycle1时在存储器1中得到处理，同时存储器0开始处理下一个指令。第m片存储器需要将控制器指令在芯片内部延迟m个cycle处理。

与此对应，由于存储器采用了级联的拓扑结构，控制器必须延迟相应的周期数以保证正常采样数据。也就是说，级联的存储器越多，数据线经过的存储器也越多，会增加越多的单位延迟，这样返回到控制器的数据就会越慢，控制器采样时需要确定出这段延迟，才能实现时序流水的操作。

因此，本发明实施例所述方法还包括：所述控制器根据级联存储器的数量来配置寄存器，以便确定对所述存储器返回数据的采样延迟。每新增一片级联存储器会增加1个单位延迟的指令-返回数据延迟。

图4所示为控制器的访问时序图，图4中总级联存储器的数量为k，上半部分为读第m片存储器的时序，下半部分为写第m片存储器的时序，实际读写指令在第m片存储器中延迟m个cycle执行；DI表示输入数据线，DO表示输出数据线。图中的条件为：暂定读指令-数据延迟为1cycle；写指令-数据同步；暂定采用单延采样。

另外，真实的访问时序还需要加上读延迟和写延迟，除每增加一片级联的存储器会导致延迟访问延迟增加一个单位延迟外，其余控制器的访问时序操作与外接单片存储器时没有差别。

在本发明的另一个实施例中，基于现有的QDR SSRAM(四倍速率同步静态存储器)技术，本发明提出的技术方案还可以扩展为图5所示的读写总线分离的级联存储器结构。

其中，在该实施例中存储器内部结构中的ID比对功能、指令延迟功能与图2所述方法实施例中的结构保持一致，数据输入输出端依据ID比较结果进行读写操作的规则可以变更为下表所示：

ID_Result	读指令	写指令
			Addr_ID＝ID	读操作	写操作

Addr_ID＜ID	透传输入读数据	不操作
			Addr_ID＞ID	不操作	透传输入写数据

在本发明实施例中读写指令可同时生效。

采用图5所示的存储器结构，同样可以达到节约控制器输入输出接口，可扩展外挂存储器数量的发明目的。

在本发明的另一个实施例中，基于现有的TCAM(三态内容寻址存储器)技术，当存储器结构采用请求总线和返回总线全部级联，返回总线单向返回控制器的结构时，可以将图2所述的方法实施例提出的存储器结构，扩展为图6所示的请求总线公用，应答总线级联的TCAM结构，可以有效减少当前TCAM芯片的一组请求级联总线接口，减小TCAM芯片的管脚封装占用，并减小TCAM芯片级联访问的附加延迟。

如图7所述，基于上述实施例一种减少控制器接口数量的方法，本发明还提出了一种高速存储器，包括：

存储部件71，由若干存储器组成，上级存储器的输出数据总线与下级存储器的输入数据总线串行连接；所述存储器中输入数据总线和输出数据总线分离；所述存储器中输入数据总线和输出数据总线不仅包括并行数据总线，也适用于串行数据总线。

总线部件72，包括地址线、控制线以及时钟线，所述地址线、控制线以及时钟线公用，并采用一驱多的拓扑结构；

接口部件73，所述接口部件为存储器外部接口，具有用于片选指示的级联ID；

控制部件74，用于根据所述级联ID确定自身是否为控制器访问的存储器。

具体的，所述高速存储器还可以包括：

配置部件75，用于在存储器外部接口上设置n个ID管脚，连接至固定电平；n值取决于希望最大级联存储器的片数，最大级联存储器的片数为2^n；

所述配置部件还用于：

在所述存储器接口上设置n个Addr_ID管脚，所述管脚由时钟采样，与控制器之间采用一驱多连接方式；n值取决于希望最大级联存储器的片数，最大级联存储器的片数为2^n。

具体的，所述控制部件74包括：

判定单元741，用于比较Addr_ID与ID是否一致；

执行单元742，用于在所述Addr_ID与ID一致时，确定所述控制器访问的是本片存储器，并对memory array进行读写操作；在所述Addr_ID与ID不一致时，确定所述控制器访问的不是本片存储器。

具体的，所述执行单元还用于：

在所述Addr_ID小于ID时，读指令透传输入数据，写指令不操作；

在所述Addr_ID大于ID时，读指令不操作，写指令透传输入数据。

具体的，所述控制部件还用于：

在所述存储器收到所述控制器的访问指令时，根据自身级联ID确定将所述访问指令执行几个单位延迟；其中，所述单位延迟是指从输入数据透传到输出数据所需的最小时钟周期数；

所述存储器对所述访问指令延迟后，执行所述访问指令。

需要说明的是，本发明实施例是基于上述方法实施例获得的，包含了与上述方法实施例相同的技术特征，具体技术方案请参见上述方法实施例的相关描述，在此不做赘述。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory，ROM)或随机存储记忆体(Random Access Memory，RAM)等。

通过上述实施例提出的技术方案可知，采用将存储器串行连接形式，能够在大量存储器场合下有效增加支持的外接存储器数量和减少对控制器输入输出接口的占用要求；在固定控制器输入输出接口的条件下，能够支持外挂存储器数目从1至2^n(ID位数)的任意数量的板级设计；本发明相对于一般的低速存储器级联系统，延时更短控制更方便。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (13)

1.一种减少控制器接口占用的方法，其特征在于，包括：

将存储器中上级存储器的输出数据总线与下级存储器的输入数据总线串行连接；所述存储器中输入数据总线和输出数据总线分离；

地址线、控制线以及时钟线公用，并采用一驱多的拓扑结构；

在所述存储器外部接口上设置存储器的级联ID作为片选指示；

根据所述级联ID确定自身是否为控制器访问的存储器。

2.根据权利要求1所述的方法，其特征在于，所述存储器外部接口上设置存储器的级联ID作为片选指示，包括：

在存储器外部新增n个ID管脚，连接至固定电平；n值取决于希望最大级联存储器的片数，所述最大级联存储器的片数为2^n；

在所述存储器之间串行连接时，第一片存储器的ID管脚接为00......0，第二片存储器的ID管脚接为00......1，以此类推，每新增一片存储器ID增加1。

3.根据权利要求2所述的方法，其特征在于，所述方法还包括：

在所述存储器的访问接口上设置n个用于接收所述控制器发送的寻址信息Addr_ID的Addr_ID管脚，所述Addr_ID管脚由时钟采样，与控制器之间采用一驱多的连接方式；n值取决于希望最大级联存储器的片数，所述最大级联存储器的片数为2^n；或者，

在所述存储器的地址或控制信号传输的时序中增加所述控制器发送的Addr_ID，以便所述存储器获得所述控制器的寻址信息。

4.根据权利要求3所述的方法，其特征在于，所述根据所述级联ID确定自身是否为控制器访问的存储器，包括：

判断Addr_ID与ID是否一致；

在所述Addr_ID与ID一致时，确定所述控制器访问的是本片存储器，并对存储阵列进行读写操作；

在所述Addr_ID与ID不一致时，确定所述控制器访问的不是本片存储器。

5.根据权利要求4所述的方法，其特征在于，在所述Addr_ID与ID不一致时，所述方法还包括：

在所述Addr_ID小于ID时，读指令透传输入数据，写指令不操作；

在所述Addr_ID大于ID时，读指令不操作，写指令透传输入数据。

6.根据权利要求1或4所述的方法，其特征在于，所述方法还包括：

在所述存储器收到所述控制器的访问指令时，根据自身级联ID确定将所述访问指令执行几个单位延迟；其中，所述单位延迟是指从输入数据透传到输出数据所需的最小时钟周期数；

所述存储器对所述访问指令延迟后，执行所述访问指令。

7.根据权利要求1或6所述的方法，其特征在于，所述方法还包括：

所述控制器根据级联存储器的数量来配置寄存器，以便确定对所述存储器返回数据的采样延迟。

8.根据权利要求1至7中任一所述的方法，其特征在于，所述方法还包括：

将公用的所述地址线和控制线布线成链状的拓扑形式，级联的两片存储器之间的地址线和控制线与数据线在布线时保持大致等长；

所述存储器的输出端保持数据相对于输入系统时钟的同相位输出，以便下一级存储器进行正常采样。

9.一种高速存储器，其特征在于，包括：

存储部件，由若干存储器组成，上级存储器的输出数据总线与下级存储器的输入数据总线串行连接；所述存储器中输入数据总线和输出数据总线分离；

总线部件，包括地址线、控制线以及时钟线，所述地址线、控制线以及时钟线公用，并采用一驱多的拓扑结构；

接口部件，所述接口部件为存储器外部接口，具有用于片选指示的级联ID；

控制部件，用于根据所述级联ID确定自身是否为控制器访问的存储器。

10.根据权利要求9所述的高速存储器，其特征在于，所述高速存储器还包括：

配置部件，用于在存储器外部接口上设置n个ID管脚，连接至固定电平；n值取决于希望最大级联存储器的片数，最大级联存储器的片数为2^n；

所述配置部件还用于：

在所述存储器访问接口上设置n个用于接收所述控制器发送的寻址信息Addr_ID的Addr_ID管脚，所述管脚由时钟采样，与控制器之间采用一驱多连接方式；n值取决于希望最大级联存储器的片数，最大级联存储器的片数为2^n。

11.根据权利要求10所述的高速存储器，其特征在于，所述控制部件包括：

判定单元，用于比较Addr_ID与ID是否一致；

执行单元，用于在所述Addr_ID与ID一致时，确定所述控制器访问的是本片存储器，并对memory array进行读写操作；在所述Addr_ID与ID不一致时，确定所述控制器访问的不是本片存储器。

12.根据权利要求11所述的高速存储器，其特征在于，所述执行单元还用于：

在所述Addr_ID小于ID时，读指令透传输入数据，写指令不操作；

在所述Addr_ID大于ID时，读指令不操作，写指令透传输入数据。

13.根据权利要求11所述的高速存储器，其特征在于，所述控制部件还用于：

在所述存储器收到所述控制器的访问指令时，根据自身级联ID确定将所述访问指令执行几个单位延迟；其中，所述单位延迟是指从输入数据透传到输出数据所需的最小时钟周期数；

所述存储器对所述访问指令延迟后，执行所述访问指令。

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