JP2009528588A - カスケードメモリのための方法及び装置 - Google Patents

Abstract

メモリデバイスは、メモリセルと、当該メモリセルに動作可能に接続されたメモリコントローラと、を備える。複数のメモリデバイスのカスケード中の次のメモリデバイスをイネーブル化するためにカスケード回路が設けられている。このカスケード回路は、メモリコントローラに動作可能に接続されている。対応の方法も開示している。
【選択図】 図２

Description

発明の分野

本発明は、カスケードメモリのための方法及び装置に関するものであり、詳細には、複数のメモリデバイスをカスケード化するための方法及び装置に関連するが、それだけに限られるものではない。

発明の背景

複数のメモリモジュールにアクセスする公知の方法及び装置を図１に示す。この図では、ＣＳは、「チップ選択（Ｃｈｉｐ Ｓｅｌｅｃｔ）」又は「チップイネーブル（Ｃｈｉｐ Ｅｎａｂｌｅ）」を表す。如何なる指令が送信される前にも、又は、如何なる通信が開始される前にも、全ての不揮発メモリデバイスが、イネーブル（使用可能）化されなければならない。このイネーブル化は、どの時点においても一つのメモリデバイスだけがオンとなるよう、要求される。図１では、マイクロコントローラ１０４に動作可能に接続された三つの不揮発メモリデバイス１０１、１０２及び１０３が存在している。したがって、マイクロコントローラ１０４は、三つのメモリ１０１、１０２及び１０３を制御するために、三つのチップ選択ピン及び接続１０５、１０６及び１０７を備えなければならない。そして、マイクロコントローラ１０４を利用して、メモリデバイス１０１、１０２及び１０３のうちの何れか一つを任意の時点においてオンにして、適切なメモリにアクセスすることができる。如何なる時点においても、メモリデバイス１０１、１０２及び１０６のうちの二つ以上がオンになることはあり得ない。

発明の概要

第１の好ましい態様によれば、
（ａ）メモリセルと、
（ｂ）メモリセルに動作可能に接続されたメモリコントローラと、
（ｃ）複数のメモリデバイスのカスケード中の次のメモリデバイスをイネーブル化するためのカスケード回路であって、メモリコントローラに動作可能に接続された当該カスケード回路と、
を備えるメモリデバイスが提供される。

このカスケード回路は、チップ向け出力ピン（pin-out-to-chip）を制御するためのものとすることができる。このカスケード回路は、次のメモリデバイスをイネーブル化するためのものとすることもできる。

このメモリデバイスは、メモリコントローラに動作可能に接続されたデバイスイネーブル入力を更に備えていてもよい。

このメモリデバイスは、不揮発性固体メモリデバイスであってもよい。

第２の好ましい態様によれば、直列に接続された複数のメモリデバイスのカスケードを動作させる方法が提供される。この方法は、
（ａ）マイクロコントローラが第１のメモリデバイスをイネーブル化するステップと、
（ｂ）第１のメモリデバイスが、当該第１のメモリデバイスに直列に接続された第２のメモリデバイスをイネーブル化するステップと、
を含む。

このマイクロコントローラは、複数のメモリデバイスをイネーブル化するための単一のチップ選択ピン及び接続を備えていてもよい。単一のチップ選択ピン及び接続は、第１のメモリデバイスのデバイスイネーブル入力に動作可能に接続されており、このデバイスイネーブル入力は、第１のメモリデバイスのメモリコントローラに動作可能に接続されていてもよい。第１のメモリデバイスは、第２のメモリデバイスのデバイスイネーブル入力で第２のメモリデバイスに動作可能に接続された単一のチップ向け出力ピン及び接続であってもよい。単一のチップ向け出力ピンは、メモリコントローラ及びチップ向け出力ピンに動作可能に接続されているカスケード回路によって制御し得る。このカスケード回路は、メモリコントローラからのデータに基づいて、第２のメモリデバイスをいつイネーブルにするかを決定することができる。次のメモリデバイスは、メモリデバイスがメモリセルへのデータの書込み又はメモリセルからのデータの読出しを終えたときのみ、イネーブル化され得る。

本発明が完全に理解され、且つ容易に実際の実施に移されるよう、限定しない例によって、添付の例示の図面を参照して、本発明の好ましい実施形態のみを説明する。

好ましい実施形態の詳細な説明

図２から図４に示す実施形態は、マイクロコントローラ２０４に使用されるピンの数を減少させて、マイクロコントローラ２０４が、チップ選択ピン及び接続２０５を一つしか有していないものの多段のメモリデバイス２０１、２０２及び２０３にアクセスできるようにする。メモリデバイス２０１、２０２及び２０３は、図１の従来技術のように並列ではなく、直列に接続される。

本システムは、三つのメモリデバイス２０１、２０２及び２０３を制御するためにチップ選択用の一つの従来技術の接続２０５を必要とするものである。本システムは、メモリデバイス２０１、２０２及び２０３へのデータの書込みやプログラミング、又はメモリデバイス２０１、２０２及び２０３からのデータの読出しのために時間が必要とされる不揮発性固体メモリデバイスに適している。本システムはまた、各メモリデバイス２０１、２０２及び２０３がメモリコントローラ３０９に動作可能に接続された一つのみのデバイスイネーブル入力２０５を備えることを必要とする。メモリコントローラ３０９は、メモリセル３０８に動作可能に接続される。各メモリデバイス２０１、２０２、２０３はまた、メモリデバイス２１１をイネーブル化して、次のメモリデバイス２０２をイネーブル化することができるよう、内部チップ選択カスケード（「ＣＳＣ」）コントローラ回路３０及びチップ向け出力ピン２０６を備えている。このことには、マイクロコントローラ２０４が、１以上の任意の数のメモリデバイスを伴っていようとも、一つのみのチップ選択ピン及び接続２０５を必要とするだけであるという利点がある。また、全てのメモリデバイス２０１、２０２、２０３、．．．、２０ｎは同じである。このことは、組立てを容易にし、在庫を減らす。ＣＳＳ回路３１０は、メモリコントローラ３０９に動作可能に接続される。

開始（４００）後、マイクロコントローラ２０４は、最初にメモリデバイス２０１を選択し、又はイネーブル化し（４０１）、メモリデバイス２０１のバッファへの書込みを始める（４０２）。イネーブル化を完了した後に、メモリデバイス２０１がデータをメモリセル３０８へ書き込み終えたとき、メモリデバイス２０１のＣＳＣ回路３１０はメモリデバイス２０２をイネーブル化する（４０３）。次に、マイクロコントローラ２０４は、メモリデバイス２０２のバッファへの書込みを始めることができる（４０４）。メモリデバイス２０２が、メモリデバイス２０２のメモリセル３０８へデータを書き込み終えたとき、メモリデバイス２０２のＣＳＣ回路３１０は、メモリデバイス２０３をイネーブル化し（４０５）、マイクロコントローラ２０４は、メモリデバイス２０５のメモリセル３０８へデータを書き込む（４０６）。このことは、任意の必要な又は望ましい数のメモリデバイスについて、すなわち２、３、４、５、６などｎ番目のメモリデバイスまで続くことができる（４０７）。

各メモリデバイス２０１、２０２、２０３は、カスケードの順番で次のメモリデバイスをイネーブル化するＣＳＣ回路３１０を備えている。ＣＳＣ回路３１０は、メモリデバイス２０１、２０２、２０３がメモリセル３０８への書込み又はメモリセル３０８からの読出しの過程にあるか否かを決定するために、フラッシュメモリコントローラ３０９に接続されており、したがって、メモリデバイスがメモリセル３０８への書込み又はメモリセル３０８からの読出しを終えたとき、次のメモリデバイスをイネーブルにすることができる。通常、一度に、一つのメモリデバイス２０１、２０２、２０３だけがイネーブル化される。

上記の説明では本発明の好ましい実施形態を説明したが、本発明から逸脱することなく、設計又は構造の細部に多くの変更又は修正が加えられることがあることは、当業者によって理解されるだろう。

従来技術の多段デバイス不揮発メモリシステムを概略的に示す図である。 多段不揮発メモリシステムの好ましい実施形態を概略的に示す図である。 図２のメモリデバイスの一つを概略的に示す図である。

Claims (13)

1. （ａ）メモリセルと、
   （ｂ）前記メモリセルに動作可能に接続されたメモリコントローラと、
   （ｃ）複数のメモリデバイスのカスケード中の次のメモリデバイスをイネーブル化するためのカスケード回路であって、前記メモリコントローラに動作可能に接続された該カスケード回路と、
   を備えるメモリデバイス。
2. 前記カスケード回路が、チップ向け出力ピンを制御するためのものである、請求項１に記載のメモリデバイス。
3. 前記カスケード回路がまた、前記次のメモリデバイスをイネーブル化するためのものである、請求項２に記載のメモリデバイス。
4. 前記メモリデバイスが前記メモリセルへのデータの書込み又は前記メモリセルからのデータの読出しを終えたときのみ、前記次のメモリデバイスをイネーブル化することができる、請求項３に記載のメモリデバイス。
5. 前記メモリコントローラに動作可能に接続されたデバイスイネーブル入力を更に備える、請求項１〜４の何れか一項に記載のメモリデバイス。
6. 前記メモリデバイスが、不揮発性固体メモリデバイスである、請求項１〜５の何れか一項に記載のメモリデバイス。
7. 直列に接続された複数のメモリデバイスのカスケードを動作させる方法であって、
   （ａ）マイクロコントローラが第１のメモリデバイスをイネーブル化するステップと、
   （ｂ）前記第１のメモリデバイスが、前記第１のメモリデバイスに直列に接続された第２のメモリデバイスをイネーブル化するステップと、
   を含む方法。
8. 前記マイクロコントローラが、前記複数のメモリデバイスをイネーブル化するための単一のチップ選択ピン及び接続を有する、請求項７に記載の方法。
9. 前記単一のチップ選択ピン及び接続が、前記第１のメモリデバイスのデバイスイネーブル入力に動作可能に接続されており、該デバイスイネーブル入力が、前記第１のメモリデバイスのメモリコントローラに動作可能に接続されている、請求項８に記載の方法。
10. 前記第１のメモリデバイスが、前記第２のメモリデバイスのデバイスイネーブル入力で前記第２のメモリデバイスに動作可能に接続された単一のチップ向け出力ピン及び接続を有する、請求項９に記載の方法。
11. 前記単一のチップ向け出力ピンが、前記メモリコントローラ及び前記チップ向け出力ピンに動作可能に接続されたカスケード回路によって制御される、請求項１０に記載の方法。
12. 前記カスケード回路が、前記メモリコントローラからのデータに基づいて前記第２のメモリデバイスをいつイネーブル化するかを決定する、請求項１１に記載の方法。
13. 前記メモリデバイスが前記メモリセルへのデータの書込み又は前記メモリセルからのデータの読出しを終えたときのみ、前記次のメモリデバイスをイネーブル化することができる、請求項１２に記載の方法。

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