TWI624838B - 用於在記憶體存取操作期間同時存取記憶體之多個記憶體平面之裝置及方法 - Google Patents

用於在記憶體存取操作期間同時存取記憶體之多個記憶體平面之裝置及方法 Download PDF

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Abstract

本文中揭示用於對多個記憶體平面執行同時記憶體存取操作之裝置及方法。一例示性方法可包含接收分別與一記憶體之第一平面及第二平面相關聯之第一命令及位址對以及第二命令及位址對。該方法可進一步包含回應於接收該等第一及第二命令及位址對，基於從該第一及第二命令及位址對判定之第一及第二頁類型，提供一第一讀取電壓及一第二讀取電壓。該方法可進一步包含組態一第一GAL解碼器電路以在一第一GAL匯流排之各GAL上提供該第一讀取電壓或一通過電壓之一者。該方法可進一步包含組態一第二GAL解碼器電路以在耦合至該第二記憶體平面之一第二GAL匯流排之各GAL上提供第二讀取位準電壓信號或通過電壓信號之一者。

Description

用於在記憶體存取操作期間同時存取記憶體之多個記憶體平面之裝置及方法
記憶體可提供於各種裝置中，諸如電腦或其他器件，包含但不限於可攜式記憶體器件、固態硬碟、音樂播放器、相機、電話、無線器件、顯示器、晶片組、機上盒、遊戲系統、運輸工具及家電。存在諸多不同類型之記憶體，包含揮發性記憶體(例如，動態隨機存取記憶體(DRAM))及非揮發性記憶體(例如，快閃記憶體)。快閃記憶體架構可包含NAND或NOR架構。 在非揮發性記憶體(例如，NAND快閃記憶體)中，記憶體陣列可劃分為平面。將一記憶體劃分為記憶體平面可將列或行細分為用於在記憶體存取操作期間存取之較小區段。將記憶體細分為記憶體平面亦可提供同時存取記憶體陣列之一個以上部分之一機會。通常，同時存取可需要透過單個全域存取線(GAL)解碼器電路耦合之記憶體胞之存取，其可限制在隨機記憶體存取請求期間同時存取不同記憶體平面中之不同行(或字線)上之多個頁之一能力。
在一些實施例中，本發明係關於一種包含一記憶體陣列之裝置，該記憶體陣列包含複數個記憶體平面，其中該複數個記憶體平面之各者包含複數個記憶體胞。該裝置亦可包含複數個全域存取線解碼器電路，其中該複數個全域存取線解碼器電路之一全域存取線解碼器電路經由一各自全域存取線匯流排耦合至該複數個記憶體平面之一各自者，其中在一記憶體存取操作期間，該全域存取線解碼器電路經組態以將一讀取位準電壓信號提供至該各自全域存取線匯流排之複數個全域存取線之一者且在該各自全域存取線匯流排之該複數個全域存取線之各剩餘全域存取線上提供一各自通過電壓信號。該裝置亦可包含複數個讀取位準電壓調節器電路，其中該複數個讀取位準電壓調節器電路之一讀取位準電壓調節器電路耦合至該全域存取線解碼器電路且經組態以提供該讀取位準電壓信號。該裝置亦可包含一通過電壓調節器電路，其耦合至該全域存取線解碼器電路且經組態以提供該等各自通過電壓信號。該裝置亦可包含一控制器，其經組態以對該複數個記憶體平面之兩者或更多者執行同時記憶體存取操作，其中在該等同時記憶體存取操作期間，該控制器經組態以控制該複數個讀取位準電壓調節器電路之兩者或更多者以提供各具有與一各自頁類型相關聯之一電壓量變曲線之各自讀取位準電壓，其中在該記憶體存取操作期間，該控制器進一步經組態以控制該通過電壓調節器電路以提供具有與一頁類型相關聯之各自電壓量變曲線之該等各自通過電壓信號。 在一些實施例中，該複數個全域存取線解碼器電路之一第二全域存取線解碼器電路經由一第二各自全域存取線匯流排耦合至該複數個記憶體平面之另一各自者，其中在該等同時記憶體存取操作期間，該第二全域存取線解碼器電路經組態以在該第二各自全域存取線匯流排之複數個全域存取線之一者上提供一第二讀取位準電壓信號且在該第二各自全域存取線匯流排之該複數個全域存取線之各剩餘全域存取線上提供該等各自通過電壓信號。該第二讀取位準電壓信號可具有不同於該讀取位準電壓信號之一電壓量變曲線。該讀取位準電壓信號及該第二讀取位準電壓信號可具有一共同結尾部分及一共同前序部分。該讀取位準電壓信號及該第二讀取位準電壓信號可具有一共同電壓量變曲線。該共同電壓量變曲線可包含與一個以上頁類型相關聯之讀取位準電壓。 在一些實施例中，該控制器包含一功率控制電路，其經組態以在該記憶體存取操作期間控制該全域存取線解碼器電路以將該讀取位準電壓信號提供至該各自全域存取線匯流排之該複數個全域存取線之一特定者且將該等各自通過電壓信號提供至該複數個全域存取線之各剩餘全域存取線。根據本發明之一裝置可另外包含複數個區塊控制器，其中在該等同時記憶體存取操作期間，該複數個區塊控制器之一區塊控制器經組態以將該全域存取線匯流排耦合至該記憶體平面中基於來自該控制器之一區塊選擇信號選擇的一區塊之局域存取線。根據本發明之一裝置可另外包含複數個頁緩衝器，其中在該等同時記憶體存取操作期間，該複數個頁緩衝器之一頁緩衝器經組態以鎖存來自該記憶體平面之該選定區塊之一頁之資料。該等同時記憶體存取操作可包含兩個或更多個頁類型。 在一些實施例中，本發明係關於一種包含一記憶體陣列之裝置，該記憶體陣列包含複數個記憶體平面，其中該複數個記憶體平面之各者包含複數個記憶體胞。該裝置亦可包含複數個全域存取線解碼器電路，其中該複數個全域存取線解碼器電路之一全域存取線解碼器電路經由一各自全域存取線匯流排耦合至該複數個記憶體平面之一各自者，其中在一記憶體存取操作期間，該全域存取線解碼器電路經組態以在該各自全域存取線匯流排之複數個全域存取線之一者上提供一讀取位準電壓信號且在該複數個全域存取線之各剩餘全域存取線上提供一各自通過電壓信號。該裝置亦可包含複數個讀取位準電壓調節器電路，其中該複數個讀取位準電壓調節器電路之一讀取位準電壓調節器電路耦合至該全域存取線解碼器電路且經組態以提供該讀取位準電壓信號。該裝置亦可包含複數個通過電壓調節器電路，其中該複數個通過電壓調節器電路之一通過電壓調節器電路耦合至該全域存取線解碼器電路且經組態以提供該等各自通過電壓信號。該裝置亦可包含一控制器，該控制器經組態以對該複數個記憶體平面之兩者或更多者同時執行記憶體存取操作，其中在該等同時記憶體存取操作期間，該控制器經組態以控制該複數個讀取位準電壓調節器電路之兩者或更多者以提供各具有與一各自頁類型相關聯之一各自電壓量變曲線之各自讀取位準電壓信號，其中在該記憶體存取操作期間，該控制器進一步經組態以控制該複數個通過電壓調節器電路之兩者或更多者以提供各具有與該各自頁類型相關聯之一各自電壓量變曲線之各自通過電壓信號。 在一些實施例中，該全域存取線解碼器電路包含複數個全域存取線多工器電路，各全域存取線多工器電路經組態以回應於來自該控制器之一信號而接收該讀取位準電壓信號及該等各自通過電壓信號且將該讀取位準電壓信號或該等各自通過電壓信號之一者提供至該複數個全域存取線之一經耦合全域存取線。該複數個讀取位準電壓調節器電路之一第二讀取位準電壓調節器電路可耦合至該複數個全域存取線解碼器電路之一第二全域存取線解碼器電路且經組態以提供一第二讀取位準電壓信號，其中基於不同於由該讀取位準電壓調節器電路提供之該讀取位準電壓信號之一頁類型而提供該第二讀取位準電壓信號。在該等同時記憶體存取操作期間，該第二讀取位準電壓信號之一電壓量變曲線之一第一部分可相同於該讀取位準電壓信號之一電壓量變曲線之一第一部分。在該等同時記憶體存取操作期間，該第二讀取位準電壓信號之一電壓量變曲線之一最後部分可相同於該讀取位準電壓信號之一電壓量變曲線之一最後部分。在該等同時記憶體存取操作期間，該第二讀取位準電壓信號之一電壓量變曲線之一中間部分可相同於該讀取位準電壓信號之一電壓量變曲線之一中間部分。 根據本發明之一裝置可另外包含：複數個區塊控制器，其中在該等同時記憶體存取操作期間，該複數個區塊控制器之一區塊控制器經組態以將該全域存取線匯流排耦合至該記憶體平面之一選定區塊之區域存取線；及複數個頁緩衝器，其中在該等同時記憶體存取操作期間，該複數個頁緩衝器之一頁緩衝器經組態以鎖存來自該複數個記憶體平面之一各自者之資料。 在一些實施例中，本發明係關於一種包含耦合至一第一全域存取線匯流排之一第一記憶體平面及耦合至一第二全域存取線匯流排之一第二記憶體平面之裝置。該裝置可另外包含一第一全域存取線解碼器電路，該第一全域存取線解碼器電路包含第一複數個全域存取線多工器電路，其中該第一複數個全域存取線多工器電路之一者經組態以將一第一讀取位準電壓信號提供至該第一全域存取線匯流排之一各自全域存取線且該第一複數個全域存取線多工器電路之剩餘全域存取線多工器電路經組態以將一各自通過電壓信號提供至該第一全域存取線匯流排之該第一複數個全域存取線之剩餘全域存取線。該裝置可另外包含一第二全域存取線解碼器電路，該第二全域存取線解碼器電路包含第二複數個全域存取線多工器電路，其中該第二複數個全域存取線多工器電路之一者經組態以將一第二讀取位準電壓信號提供至該第二全域存取線匯流排之一各自全域存取線且該第二複數個全域存取線多工器電路之剩餘全域存取線多工器電路經組態以將一各自通過電壓信號提供至該第二全域存取線匯流排之該第二複數個全域存取線之剩餘全域存取線。該裝置可另外包含一第一讀取位準電壓調節器電路，其經組態以提供該第一讀取位準電壓信號，該第一讀取位準電壓信號具有基於在一記憶體存取操作期間存取的該第一記憶體平面之一頁之一第一頁類型之一電壓量變曲線。該裝置可另外包含一第二讀取位準電壓調節器電路，其經組態以提供該第二讀取位準電壓信號，該第二讀取位準電壓信號具有基於在該記憶體存取操作期間與該第一記憶體平面之該頁同時存取的該第二記憶體平面之一頁之一第二頁類型之一電壓量變曲線。 根據本發明之一裝置可另外包含經組態以提供該等各自通過電壓信號之一通過電壓調節器電路。該通過電壓調節器可係一第一通過電壓調節器且該通過信號係提供至該第一全域存取線解碼器之一第一通過電壓信號，該裝置進一步包含經組態以將一第二通過電壓信號提供至該第二全域存取線解碼器之一第二通過電壓調節器電路，其中該第一通過電壓信號之一電壓不同於該第二通過電壓信號之一電壓。該第二讀取位準電壓信號之該電壓量變曲線之至少一部分可不同於該讀取位準電壓信號之該電壓量變曲線。該第一頁類型可係一上部頁且該第二頁類型可係一下部頁。根據本發明之一裝置可另外包含一控制器，該控制器經組態以將具有基於待在該記憶體存取操作期間存取的該第一記憶體平面之一頁之值之第一控制信號提供至該第一全域存取線解碼器電路且將具有基於待在該記憶體存取操作期間存取的該第二記憶體平面之一頁之值之第二控制信號提供至該第二全域存取線解碼器電路。 在一些實施例中，本發明係關於一種包含以下步驟之方法：接收與一記憶體之一第一記憶體平面相關聯之一第一記憶體存取命令及位址對以及與該記憶體之一第二記憶體平面相關聯之一第二記憶體存取命令及位址對。該方法亦可包含回應於接收該第一記憶體命令及位址對：從一第一讀取位準電壓調節器電路提供具有基於一第一頁類型之一電壓量變曲線之一第一讀取位準電壓，其中從該第一記憶體命令及位址對判定該第一頁類型；及組態一第一全域存取線解碼器電路以在耦合至該第一記憶體平面的一第一全域存取線匯流排之第一複數個全域存取線之一者上提供該第一讀取位準電壓信號且在該第一複數個全域存取線之各剩餘全域存取線上提供一各自通過電壓信號。該方法亦可包含與組態該第一全域存取線解碼器電路同時且回應於接收該第二記憶體命令及位址對：從一第二讀取位準電壓調節器電路提供具有基於一第二頁類型之一電壓量變曲線之一第二讀取位準電壓，其中從該第二記憶體命令及位址對判定該第二頁類型；及組態一第二全域存取線解碼器電路以在耦合至該第二記憶體平面的一第二全域存取線匯流排之第二複數個全域存取線之一者上提供該第二讀取位準電壓信號且在該第二複數個全域存取線之各剩餘全域存取線上提供該等各自通過電壓信號。 根據本發明之一方法可進一步包含：將該第一全域存取線匯流排耦合至該第一記憶體平面之一第一選定區塊之局域存取線；及將該第二全域存取線匯流排耦合至該第二記憶體平面之一選定區塊之局域存取線。該方法可進一步包含在該記憶體存取操作期間對該第一讀取位準電壓及該第二讀取位準電壓提供一共同前序。該方法可進一步包含在該記憶體存取操作期間對該第一讀取位準電壓及該第二讀取位準電壓提供一共同結尾。該方法可進一步包含同時地基於該第一讀取位準電壓信號鎖存來自該第一記憶體平面之第一資料且基於該第二讀取位準電壓信號鎖存來自該第二記憶體平面之第二資料。該方法可進一步包含在該記憶體之一輸出處提供該等經鎖存第一資料及第二資料。 在一些實施例中，本發明係關於一種包含在一記憶體處接收複數個記憶體命令及位址對之方法，其中該複數個記憶體命令及位址對與該記憶體之兩個或更多個記憶體平面相關聯且與兩個或更多個頁類型相關聯。該方法可另外包含回應於接收該複數個記憶體命令及位址對：提供一讀取位準電壓信號，其包含涵蓋該兩個或更多個頁類型之各者之電壓位準之一電壓量變曲線；及基於該讀取位準電壓信號同時存取該兩個或更多個記憶體平面之不同各自頁，其中從該等記憶體命令及位址對判定在該兩個或更多個記憶體平面之各者處存取之該不同各自頁。 在一些實施例中，基於該讀取位準電壓信號同時存取該兩個或更多個記憶體平面之不同各自頁包含回應於對應於一目標頁之一頁類型的該讀取位準電壓信號之一電壓，鎖存來自該兩個或更多個記憶體平面之該等不同各自頁之各自資料。 根據本發明之一方法可進一步包含將該讀取位準電壓信號提供至耦合至該兩個或更多個記憶體平面之一者的一全域存取線匯流排之複數個全域存取線之一者。根據本發明之一方法可進一步包含將該讀取位準電壓信號提供至耦合至該兩個或更多個記憶體平面之另一者的一第二全域存取線匯流排之第二複數個全域存取線之一者，其中該讀取位準電壓信號所提供至之該第二全域存取線匯流排之該第二複數個全域存取線之該一者之一位置不同於該讀取位準電壓信號所提供至之該全域存取線匯流排之該複數個全域存取線之該一者之一相對位置。根據本發明之一方法可進一步包含將一通過電壓信號提供至該全域存取線匯流排之該複數個全域存取線之剩餘全域存取線。
本文中揭示用於多個記憶體平面之同時存取之裝置及方法。下文陳述特定細節以提供本發明之實施例之一充分理解。然而，熟習此項技術者將清楚可在無此等特定細節之情況下實踐本發明之實施例。此外，本文中描述之本發明之特定實施例係藉由實例而提供且不應用來將本發明之範疇限於此等特定實施例。在其他例項中，並未詳細展示熟知電路、控制信號、時序協定及軟體操作以免不必要地模糊本發明。 圖1係根據本發明之一實施例之包含經組態以執行多個記憶體平面之同時記憶體存取之一記憶體之一裝置100 (例如，一積體電路、一記憶體器件、一記憶體系統、一電子器件或系統、一智慧型電話、一平板電腦、一電腦、一伺服器等)之一方塊圖。裝置100可包含一記憶體150。在一些實施例中，記憶體150可經由一命令、位址及資料(CAD)匯流排130耦合至一控制器110。記憶體150可經組態以透過CAD匯流排130從控制器110接收命令及/或位址，且該記憶體可經組態以透過CAD匯流排130接收資料及/或提供資料。 在一些實例中，記憶體150可係一非揮發性記憶體，諸如NAND、NOR或相變記憶體。記憶體150可包含跨多個平面(例如，分區)組織之一胞陣列。記憶體平面可劃分為區塊，其中各區塊具有多個記憶體胞頁。各頁可包含耦合至一各自存取線之記憶體胞之一列或行。記憶體150可在一記憶體存取操作期間將一讀取位準電壓信號提供至一平面之一選定區塊之一存取線以從一記憶體胞頁抹除、程式化及/或讀取。存取一記憶體胞頁之資料所需之讀取位準電壓量變曲線可取決於一頁類型。一頁類型可基於頁中之記憶體胞之一類型(例如，單位階記憶體胞SLC、多位階記憶體胞MLC、三位階記憶體胞TLC等)及被存取之記憶體胞之一層級(例如，對於一SLC/MLC/TLC頁，上部頁UP、下部頁LP、中間頁MP)。記憶體150可包含執行兩個或更多個記憶體平面之同時記憶體頁存取之電路。例如，記憶體150可包含與記憶體150之各記憶體平面相關聯之一各自全域存取線(GAL)解碼器電路及一各自讀取位準電壓調節器電路以促進兩個或更多個記憶體平面之頁之同時存取，包含不同頁類型。GAL解碼器電路之各者可經由一各自GAL匯流排耦合至記憶體平面之一各自者。在一些實施例中，記憶體150可進一步包含一或多個通過電壓電路，其(等)經組態以將各自通過電壓信號提供至GAL解碼器電路之各者。在一些實施例中，記憶體頁存取係同時的，例如，針對各自記憶體頁之記憶體存取操作在時間上至少部分重疊。在一些實施例中，針對各自記憶體頁之記憶體存取操作可同時發生，但本發明之實施例不限於同時記憶體存取操作。 在一些實例中，記憶體150可包含一內部控制器，其經組態以控制兩個或更多個記憶體平面之不同頁之同時存取。即，內部控制器可將一各自GAL控制信號組提供至與兩個或更多個記憶體平面相關聯之GAL解碼器電路之各者以便控制提供於各自GAL匯流排上之電壓。內部控制器可將一各自讀取位準電壓控制信號進一步提供至與兩個或更多個記憶體平面相關聯之讀取位準電壓調節器電路之各者以控制提供於各自讀取位準電壓信號上之各自讀取位準電壓量變曲線。同時讀取存取可基於經由CAD匯流排130從控制器110接收之命令及位址資料對。內部控制器可例如藉由控制、擷取來自與兩個或更多個記憶體平面之各者相關聯之頁緩衝器之資料及/或將資料提供至與兩個或更多個記憶體平面之各者相關聯之頁緩衝器而在同時記憶體存取操作期間同時存取兩個或更多個記憶體平面之各者之各自頁。 在操作期間，記憶體150可接收記憶體命令及位址對之一群組。可由控制器110經由CAD匯流排提供記憶體命令及位址對之經接收群組。在一些實施例中，控制器110可命令藉由記憶體150之同時讀取存取。記憶體150可經組態以針對與記憶體命令及位址對之該群組相關聯之兩個或更多個記憶體平面執行同時記憶體操作(例如，讀取操作或程式化操作)。例如，在記憶體命令及位址對之該群組係讀取命令時，記憶體150可同時自記憶體150之兩個或更多個記憶體平面擷取讀取資料。記憶體150可經由CAD匯流排130將讀取資料提供至控制器110且從控制器110接收資料。記憶體150可回應於特定命令而透過CAD匯流排130將額外資訊提供至控制器110。資訊可指示例如記憶體150是否可用於執行一記憶體操作及/或在記憶體150可變為可用於執行一記憶體操作之前的一時間量。 通常，在一記憶體存取操作期間，用於存取之一頁之資料之一程序可取決於一頁類型。即，為了從一MLC或TLC頁讀取資料，讀取位準電壓量變曲線可取決於正讀取之頁之各記憶體胞之位準(例如，位元)。例如，若正讀取一MLC頁之LP中之一位元，則在讀取操作期間可將具有一第一讀取位準電壓量變曲線之一讀取位準電壓信號提供至GAL匯流排之相關聯GAL且將具有一或多個通過電壓量變曲線之通過電壓信號提供至GLA匯流排之其他GAL。即，通過電壓信號可皆係共同電壓及電壓量變曲線，或一些通過電壓信號可具有不同電壓或電壓量變曲線。例如，提供至相鄰於接收第一讀取電壓之GAL之GAL之通過電壓可不同於提供至其他剩餘GAL之通過電壓量變曲線。若正讀取一MLC頁之UP中之一位元，則可將具有一第二讀取位準電壓量變曲線及一第三讀取位準電壓量變曲線之讀取位準電壓信號提供至GAL匯流排之相關聯GAL且可將具有至少第二通過電壓量變曲線及第三通過電壓量變曲線之通過電壓信號提供至GAL匯流排之其他GAL。 對於同時記憶體存取操作，內部控制器可基於各自頁類型(例如，UP、MP、LP、SLC/MLC/TLC頁)而針對兩個或更多個記憶體平面組態區塊控制器、電壓調節器電路及GAL解碼器電路。在一些實施例中，各記憶體平面可與個別讀取位準電壓調節器及通過電壓調節器電路以及一各自個別GAL解碼器電路及一各自區塊控制器相關聯。對於兩個或更多個記憶體平面，內部控制器可根據特定記憶體存取組態個別讀取位準電壓調節器及通過電壓調節器電路、各自GAL解碼器電路及各自區塊控制器。例如，內部控制器可組態一第一區塊控制器、一第一GAL解碼器電路、第一讀取位準電壓調節器電路及一第一通過電壓調節器電路以用於一第一記憶體平面之一區塊內之一頁之一UP讀取。此外，內部控制器可同時期組態一第二區塊選擇器信號、一第二GAL解碼器電路、一第二讀取位準電壓調節器電路及一第二通過電壓調節器電路以用於一第二記憶體平面之一不同區塊內之一不同頁之一LP讀取。經組態第一及第二GAL解碼器電路可經由各自GAL匯流排同時將各自讀取位準電壓信號提供至兩個或更多個記憶體平面之各者之各自頁。同時記憶體存取操作可包含例如對位元線充電及感測資料並將資料鎖存於各自頁緩衝器處。在一實例中，內部控制器可控制讀取位準電壓調節器之各者以提供具有一共同前序電壓量變曲線及一共同結尾電壓量變曲線(其等夾擋(bookend)在讀取操作期間基於一目標頁類型選擇的一獨立讀取位準電壓量變曲線)之一讀取位準電壓信號。在其他實例中，內部控制器可控制讀取位準電壓調節器以提供具有包含與兩個或更多個記憶體頁類型相關聯之讀取位準電壓量變曲線之一共同電壓量變曲線之各自讀取位準電壓信號(例如，在一第一時間週期期間與一第一頁類型相關聯之一第一讀取位準電壓信號、在一第二時間週期期間與一第二頁類型相關聯之一第二讀取位準電壓信號等)，且可在對應於具有對應於目標記憶體頁類型之一電壓之一各自讀取位準電壓信號之一時間週期期間控制頁緩衝器電路鎖存資料。 透過啟用所有讀取位準電壓信號之共同斜坡可增加一讀取時間操作，但與經組態以個別地控制各電壓調節器之內部控制器相比，可導致更簡單且實體大小更小之一內部控制器。與具有不支援多個記憶體平面之同時存取之一內部控制器之一記憶體相比，經組態以執行執行同時讀取存取之內部控制器改良記憶體150之效率及效能。 圖2繪示根據本發明之一實施例之經組態以執行多個記憶體平面之同時記憶體存取之一記憶體200。記憶體200包含具有複數個記憶體胞之一記憶體陣列230。記憶體胞可係非揮發性記憶體胞，諸如NAND快閃胞，或通常可係任何類型之記憶體胞。可以圖1之記憶體150實施記憶體200。在一些實例中，記憶體陣列230可劃分為複數個記憶體平面。 可將命令信號、位址信號及資料信號作為透過一命令、位址及資料(CAD)匯流排226傳輸之循序輸入/輸出(「I/O」)信號組提供至記憶體200。類似地，可透過CAD匯流排226從記憶體200提供資料信號。CAD匯流排226可包含連接至一內部控制器260之一I/O匯流排228。I/O匯流排228可將命令信號、位址信號及資料信號提供至內部控制器260。內部控制器260可在I/O匯流排228與一內部資料匯流排222及一內部位址匯流排224之間路由信號。可以圖1之記憶體150實施內部控制器260。內部控制器260可透過CAD匯流排226接收數個控制信號以控制記憶體200之操作。內部控制器260可促進記憶體陣列230之兩個或更多個記憶體平面之同時記憶體存取。在一些實例中，內部控制器260可經組態以同時存取兩個或更多個記憶體平面，而無關於頁類型。例如，內部控制器260可接收記憶體命令及位址對，且可將信號提供(例如，發送)至行解碼器250及/或列解碼器240以基於經接收記憶體命令及位址對組態與記憶體陣列230之兩個或更多個記憶體平面相關聯之讀取位準電壓調節器及通過電壓調節器電路(例如，基於頁類型)、GAL解碼器電路(例如，基於頁位置)及區塊控制器(例如，基於區塊選擇)。在組態電壓調節器電路、GAL解碼器電路及區塊控制器之後，內部控制器260可例如藉由控制、擷取來自與兩個或更多個記憶體平面之各者相關聯之頁緩衝器之資料及/或將資料提供至該等頁緩衝器而在同時記憶體存取操作期間同時存取記憶體陣列230之兩個或更多個記憶體平面之各者之各自頁，例如，擷取資料或程式化資料。同時記憶體存取操作可包含例如對位元線充電及感測資料並將資料鎖存於頁緩衝器處。 在一些實施例中，內部控制器260可同時且獨立控制行解碼器250及/或列解碼器240之讀取位準電壓調節器及通過電壓調節器電路以用於同時記憶體存取操作(例如，讀取位準電壓量變曲線可彼此完全獨立地操作)。在其他實施例中，內部控制器260可同時控制行解碼器250及/或列解碼器240之讀取位準電壓調節器及通過電壓調節器電路以提供具有共同電壓量變曲線之讀取位準電壓信號以用於同時記憶體存取操作。例如，同時記憶體存取操作可包含一共同頁類型，且因此跨兩個或更多個平面，讀取位準電壓量變曲線可係共同的。在另一實例中，內部控制器260可控制讀取位準電壓調節器以提供具有包含兩個或更多個記憶體頁類型之讀取位準電壓量變曲線之一共同電壓量變曲線之讀取位準電壓信號(例如，在一第一時間週期期間與一第一頁類型相關聯之一第一讀取位準電壓量變曲線、在一第二時間週期期間與一第二頁類型相關聯之一第二讀取位準電壓量變曲線等)，且頁緩衝器電路可在讀取位準電壓信號具有對應於目標頁類型之一值之一時間週期期間鎖存一位元。在另一實施例中，內部控制器260可控制讀取位準電壓調節器之各者以提供具有一共同前序電壓量變曲線及一共同結尾電壓量變曲線(其等夾擋在讀取操作期間基於一目標頁類型選擇的一獨立讀取位準電壓量變曲線)之讀取位準電壓信號。 位址匯流排224將區塊-列位址信號提供至一列解碼器240且將行位址信號提供至一行解碼器250。列解碼器240及行解碼器250可用來選擇用於記憶體操作(例如，讀取、程式化及擦除操作)之記憶體或記憶體胞之區塊。行解碼器250可使資料信號能夠提供至對應於行位址信號之記憶體之行且允許從對應於行位址信號之行提供資料信號。在一些實例中，行解碼器250及/或列解碼器240可包含用於記憶體陣列230之各記憶體平面之一各自GAL解碼器電路及讀取位準電壓調節器及通過電壓調節器電路。GAL解碼器電路可經由各自複數個全域存取線耦合至各自記憶體平面。 回應於由內部控制器260解碼之記憶體命令，讀取、程式化或擦除陣列230中之記憶體胞。耦合至記憶體陣列230之讀取、程式化、擦除電路268從內部控制器260接收控制信號且包含用於提供各種經泵送電壓用於讀取、程式化及擦除操作之電壓產生器。 在已將列位址信號提供至位址匯流排224之後，內部控制器260將資料信號提供(例如，路由)至一快取暫存器270以用於一程式化操作。將資料信號以各具有對應於I/O匯流排228之寬度之一大小之連續組儲存於快取暫存器270中。快取暫存器270針對陣列230中之記憶體胞之一整頁(例如，列)循序地儲存資料信號組。接著使用所有經儲存資料信號來程式化陣列230中由透過位址匯流排224耦合之區塊-列位址選擇的一記憶體胞頁。以一類似方式，在一讀取操作期間，將來自由透過位址匯流排224耦合之區塊-列位址選擇的一記憶體胞頁之資料信號儲存於一資料暫存器280中。接著透過內部控制器260將大小對應於I/O匯流排228之寬度之資料信號組從暫存器270循序傳送至I/O匯流排228。 圖3繪示根據本發明之一實施例之經組態以執行多個記憶體平面之同時記憶體存取之一記憶體300。記憶體300包含一記憶體陣列，該記憶體陣列包含複數個記憶體平面372(0)至372(3)。記憶體平面372(0)至372(3)之各者可包含各自複數個記憶體胞。記憶體300可進一步包含一內部控制器360，內部控制器360包含用於針對多個記憶體平面372(0)至372(3)同時執行記憶體存取操作之一功率控制電路364及存取控制電路362。可以圖1之記憶體150及/或圖2之記憶體200實施記憶體300。記憶體胞可係非揮發性記憶體胞，諸如NAND快閃記憶體胞，或通常可係任何類型之記憶體胞。 記憶體平面372(0)至372(3)可各劃分為資料區塊，其中在記憶體存取操作期間可同時存取來自記憶體平面372(0)至372(3)之各者之一不同相對資料區塊。例如，在記憶體存取操作期間，可同時存取記憶體平面372(0)之資料區塊382、記憶體平面372(1)之資料區塊383、記憶體平面372(2)之資料區塊384及記憶體平面372(3)之資料區塊385之各者。記憶體平面372(0)至372(3)之各者可包含一各自區塊控制器390(0)至390(3)，其經組態以回應於各自區塊選擇信號BLK SEL(0)至BLK SEL(3)而將GAL(0)至GAL(3)匯流排線耦合至一選定區塊。圖3中描繪之由區塊控制器390(0)至390(3)選擇之區塊382、383、384及385僅用於繪示目的。記憶體平面372(0)至372(3)可具有任何數目個區塊，且一區塊控制器390(0)至390(3)可具有對應數目個區塊控制器。 記憶體平面372(0)至372(3)之各者可耦合至一各自頁緩衝器376(0)至376(3)。各頁緩衝器376(0)至376(3)可經組態以將資料提供至各自記憶體平面372(0)至372(3)或從各自記憶體平面372(0)至372(3)接收資料。可藉由內部控制器360之存取控制電路362控制頁緩衝器376(0)至376(3)。可將從各自記憶體平面372(0)至372(3)接收之資料分別鎖存於頁緩衝器376(0)至376(3)處。在一些例項中，資料可由各自頁緩衝器376(0)至376(3)鎖存且可諸如經由內部控制器360提供至CAD匯流排。 記憶體平面372(0)至372(3)之各者可經由一各自GAL(0)至GAL(3)匯流排耦合至一各自GAL解碼器電路374(0)至374(3)。GAL解碼器電路374(0)至374(3)可經組態以在一記憶體存取操作期間經由各自GAL(0)至GAL(3)匯流排將各自讀取位準電壓信號VRDLV(0)至VRDLV(3)及各自通過電壓信號VPASS提供至一相關聯記憶體平面372(0)至372(3)之一選定區塊。GAL(0)至GAL(3)匯流排之各者可包含在與選定區塊之一頁相關聯之一記憶體存取操作期間選擇性地耦合至一平面之一選定區塊之一各自局域存取線之個別GAL。可基於來自內部控制器360之GAL(0) CTRL至GAL(3) CTRL信號控制GAL解碼器電路374(0)至374(3)。GAL解碼器電路374(0)至374(3)之各者可耦合至一讀取位準電壓調節器電路380(0)至380(3)以接收一各自VRDLV(0)至VRDLV(3)信號且耦合至一通過電壓調節器電路381以接收各自VPASS信號。在一些實施例中，所有各自VPASS信號具有共同電壓及電壓量變曲線。在其他實施例中，基於相對於接收各自VRDLV(0)至VRDLV(3)信號之GAL(0)至GAL(3)之位置，各自VPASS信號可具有不同電壓及/或電壓量變曲線。GAL解碼器電路374(0)至374(3)可回應於GAL(0) CTRL至GAL(3) CTRL信號將各自VRDLV(0)至VRDLV(3)信號提供至各自GAL(0)至GAL(3)之一者且將各自VPASS信號之一者提供至各自GAL(0)至GAL(3)匯流排之各剩餘GAL。 通過電壓調節器電路381可經組態以基於來自內部控制器360之一VPASS CTRL信號而提供各自VPASS電壓。VPASS信號可具有基於在一記憶體存取操作期間存取之一或多個頁類型之電壓量變曲線。可由一VPUMP電壓產生各自VPASS信號。讀取位準電壓調節器電路380(0)至380(3)可經組態以基於來自內部控制器360之一各自RD LVL(0) CTRL至RD LVL(3) CTRL信號而提供各自VRDLV(0)至VRDLV(3)信號。VRDLV(0)至VRDLV(3)信號可具有各基於在一記憶體存取操作期間存取之一各自頁類型之各自讀取位準電壓量變曲線。可由一VPUMP電壓產生VRDLV(0)至VRDLV(3)信號。 內部控制器360可控制區塊控制器390(0)至390(3)、GAL解碼器電路374(0)至374(3)、通過電壓調節器電路381及讀取位準電壓調節器電路380(0)至380(3)以同時執行與記憶體命令及位址對之一群組之各者(例如，從諸如圖1之110之一控制器接收)相關聯之記憶體存取操作。內部控制器360可包含功率控制電路364，其組態通過電壓調節器電路381、各GAL解碼器電路374(0)至374(3)及讀取位準電壓調節器電路380(0)至380(3)之兩者或更多者以用於同時記憶體存取操作。內部控制器360可進一步包含存取控制電路362，其經組態以控制頁緩衝器376(0)至376(3)之兩者或更多者以感測並鎖存來自各自記憶體平面372(0)至372(3)之資料，或在同時記憶體存取操作期間將資料程式化至各自記憶體平面372(0)至372(3)。 在操作中，內部控制器360可經由CAD匯流排接收記憶體命令及位址對之一群組，其中各對並列或串列到達。在一些實例中，記憶體命令及位址對之群組可與兩個或更多個記憶體平面372(0)至372(3)相關聯。內部控制器360可經組態以回應於記憶體命令及位址對之群組而針對兩個或更多個記憶體平面372(0)至372(3)執行同時記憶體存取操作(例如，讀取操作或程式化操作)。內部控制器360可經組態以控制記憶體電路以同時存取多個記憶體平面。例如，內部控制器360之功率控制電路364可組態與兩個或更多個記憶體平面372(0)至372(3)相關聯之讀取位準電壓調節器電路380(0)至380(3)、通過電壓調節器電路381、GAL解碼器電路374(0)至374(3)及區塊控制器390(0)至390(3)以用於同時記憶體存取操作。區塊控制器390(0)至390(3)之組態可包含將各自BLK SEL(0)至BLK SEL(3)信號提供至各自區塊控制器390(0)至390(3)以引起一各自GAL(0)至GAL(3)匯流排耦合至一選定區塊之局域存取線。GAL解碼器電路374(0)至374(3)之組態可包括提供具有基於待在一區塊內存取之一各自頁之一位置之值之GAL(0) CTRL至GAL(3) CTRL信號。讀取位準電壓調節器電路380(0)至380(3)及通過電壓調節器電路381之組態可包含提供具有基於一各自頁類型(例如，UP、MP、LP、SLC/MLC/TLC頁)之各自值之RD LVL(0) CTRL至RD LVL(3) CTRL信號及VPASS CTRL信號。在具有單個通過電壓調節器電路381之一些實施例中，頁類型組合可限於能夠使用單個VPASS信號存取之頁類型。在具有多個通過電壓調節器電路381之其他實施例中，頁類型組合可對能夠使用一不同VPASS信號存取之頁類型開放。在已組態區塊控制器390(0)至390(3)、讀取位準電壓調節器電路380(0)至380(3)、通過電壓調節器電路381及GAL解碼器電路374(0)至374(3)之後，存取控制電路362可引起頁緩衝器376(0)至376(3)存取兩個或更多個記憶體平面372(0)至372(3)之各者之各自頁，此可包含在同時記憶體存取操作期間擷取資料或寫入資料。例如，存取控制電路362可同時(例如，並列及/或同期)控制頁緩衝器376(0)至376(3)以對位元線充電/放電，感測來自兩個或更多個記憶體平面372(0)至372(3)之資料，及/或鎖存資料。 基於從內部控制器360接收之信號，耦合至兩個或更多個記憶體平面372(0)至372(3)之GAL解碼器電路374(0)至374(3)可將各自VRDLV(0)至VRDLV(3)信號或各自VPASS信號之一者提供至各自GAL(0)至GAL(3)匯流排之各個別GAL。此外，GAL解碼器電路374(0)至374(3)之一者可將一各自VRDLV(0)至VRDLV(3)信號提供至不同於被GAL解碼器電路374(0)至374(3)之另一者提供各自VRDLV(0)至VRDLV(3)信號之GAL(0)至GAL(3)匯流排之各自GAL的各自GAL(0)至GAL(3)匯流排之一各自GAL。作為一實例，GAL解碼器電路374(0)可將VRDLV(0)提供至GAL(0)匯流排之一第一GAL且可將一各自VPASS信號提供至GAL(0)匯流排之剩餘GAL。GAL解碼器電路374(1)可將VRDLV(1)信號提供至GAL(1)匯流排之一第三GAL且可將一各自VPASS信號提供至GAL(1)匯流排之剩餘GAL。GAL解碼器電路374(2)可將VRDLV(2)信號提供至GAL(2)匯流排之一第七GAL且可將一各自VPASS信號提供至GAL(2)匯流排之剩餘GAL等。內部控制器360、區塊控制器390(0)至390(3)、GAL解碼器電路374(0)至374(3)、讀取位準電壓調節器電路380(0)至380(3)及通過電壓調節器電路381可允許同時存取兩個或更多個記憶體平面372(0)至372(3)之一不同選定區塊內之不同各自頁。例如，可同時存取一第一記憶體平面372(0)之一第一區塊之一第一頁與一第二記憶體平面372(1)之一第二區塊之一第二頁，而無關於頁類型。 在一些實施例中，功率控制電路364可獨立控制由讀取位準電壓調節器電路380(0)至380(3)提供之VRDLV(0)至VRDLV(3)信號。例如，功率控制電路364可同時且獨立提供讀取位準控制信號RD LVL(0) CTRL至RD LVL(3) CTRL之各者使得由讀取位準電壓調節器電路380(0)至380(3)之各者提供一不同各自VRDLV(0)至VRDLV(3)。在另一實施例中，內部控制器360之功率控制電路364可控制由讀取位準電壓調節器電路380(0)至380(3)提供之VRDLV(0)至VRDLV(3)信號以具有一共同前序電壓量變曲線及一共同結尾電壓量變曲線(其等夾擋在記憶體讀取操作期間基於一目標頁類型選擇的一獨立讀取位準電壓量變曲線)。例如，圖7描繪一讀取電壓量變曲線，其具有在時間T1之前的一共同前序電壓量變曲線、在時間T2之後的一共同結尾電壓量變曲線及在時間T1與時間T2之間基於一頁類型選擇之一獨立讀取位準電壓量變曲線。 在又一實施例中，功率控制電路364可控制由讀取位準電壓調節器電路380(0)至380(3)提供之VRDLV(0)至VRDLV(3)信號以具有在記憶體存取操作期間通過一個以上頁類型之讀取位準電壓之一共同電壓量變曲線。例如，圖6之底部電壓量變曲線描繪包含一LP讀取位準電壓量變曲線(頂部電壓量變曲線)及一UP讀取位準電壓量變曲線(中間電壓量變曲線)之一1遍讀取位準電壓量變曲線。可在時間T2與T3之間執行LP讀取，且可在時間T3與T4之間以及在T1與T2之間執行UP讀取。存取控制電路362可基於頁類型控制頁緩衝器376(0)至376(3)以在適當時間鎖存資料。多個頁類型之1遍電壓量變曲線可導致一更長記憶體存取操作，但與能夠提供完全獨立電壓量變曲線之一內部控制器相比，可簡化內部控制器360。此外，類似於單個通過電壓調節器電路381，實施涵蓋多個頁類型之一1遍電壓量變曲線可允許讀取位準電壓調節器電路380(0)至380(3)在一共同讀取位準電壓量變曲線被提供至兩個或更多個記憶體平面之各者時組合成單個讀取位準電壓調節器電路。 頁緩衝器376(0)至376(3)可回應於來自內部控制器360及各自記憶體平面372(0)至372(3)之信號而在記憶體存取操作期間將資料提供至內部控制器360或從內部控制器360接收資料。內部控制器360可將經接收資料提供至一控制器，諸如圖1之控制器110。 將明白，記憶體300可包含多於或少於四個記憶體平面、GAL解碼器電路、讀取位準電壓調節器電路及頁緩衝器。亦將明白，GAL(0)至GAL(3)匯流排之各者可包含8個、16個、32個、64個、128個等個別全域存取線。內部控制器360、GAL解碼器電路374(0)至374(3)及讀取位準電壓調節器電路380(0)至380(3)可在不同各自頁係一不同頁類型時同時存取多個記憶體平面之不同各自區塊內之不同各自頁。 圖4繪示根據本發明之一實施例之經組態以執行多個記憶體平面之同時記憶體存取之一記憶體400。記憶體400包含一記憶體陣列，該記憶體陣列包含複數個記憶體平面372(0)至372(3)。記憶體平面372(0)至372(3)之各者可包含各自複數個記憶體胞。記憶體400可進一步包含一內部控制器460，其包含用於針對多個記憶體平面372(0)至372(3)同時執行記憶體存取操作之一功率控制電路464及存取控制電路462。可以圖1之記憶體150及/或圖2之記憶體200實施記憶體400。記憶體400可包含前文已關於圖3之記憶體300描述之元件。圖4中已使用圖3中使用之相同元件符號識別該等元件且共同元件之操作如前文描述般。因此，為簡潔起見，將不重複此等特定元件之操作之一詳細描述。 GAL解碼器電路374(0)至374(3)之各者可耦合至一讀取位準電壓調節器電路380(0)至380(3)以接收一各自VRDLV(0)至VRDLV(3)信號且耦合至一各自通過電壓調節器電路482(0)至482(3)以接收各自通過電壓信號VPASS(0)至VPASS(3)。GAL解碼器電路374(0)至374(3)可回應於GAL(0) CTRL至GAL(3) CTRL信號而將各自VRDLV(0)至VRDLV(3)信號或各自VPASS(0)至VPASS(3)信號之一者提供至各自GAL(0)至GAL(3)匯流排之各個別GAL。 通過電壓調節器電路482(0)至482(3)可經組態以基於來自內部控制器460之一各自VPASS(0) CTRL至VPASS(3) CTRL信號而提供各自VPASS(0)至VPASS(3)信號。VPASS(0)至VPASS(3)信號可具有各基於在一記憶體存取操作期間存取之一各自頁類型及/或基於GAL(0)至GAL(3)之區塊內之一特定GAL之一位置之各自電壓量變曲線。可由一VPUMP電壓產生VPASS(0)至VPASS(3)信號。 內部控制器460可控制區塊控制器390(0)至390(3)、GAL解碼器電路374(0)至374(3)、通過電壓調節器電路482(0)至482(3)及讀取位準電壓調節器電路380(0)至380(3)以同時執行與記憶體命令及位址對之一群組之各者(例如，從諸如圖1之110之一控制器接收)相關聯之記憶體存取操作。內部控制器460可包含功率控制電路464，其組態各區塊控制器390(0)至390(3)、GAL解碼器電路374(0)至374(3)、通過電壓調節器電路482(0)至482(3)及讀取位準電壓調節器電路380(0)至380(3)之兩者或更多者以用於同時記憶體存取操作。內部控制器460可進一步包含存取控制電路462，其經組態以控制頁緩衝器376(0)至376(3)之兩者或更多者以感測並鎖存來自各自記憶體平面372(0)至372(3)之資料，或將資料程式化至各自記憶體平面372(0)至372(3)以執行同時記憶體存取操作。 在操作中，內部控制器460可經由CAD匯流排接收記憶體命令及位址對之一群組。在一些實例中，記憶體命令及位址對之群組可各與一不同各自記憶體平面372(0)至372(3)相關聯。內部控制器460可經組態以回應於記憶體命令及位址對之群組而針對多個記憶體平面372(0)至372(3)執行同時記憶體存取操作(例如，讀取操作或程式化操作)。在一些實例中，記憶體命令及位址對之群組可與兩個或更多個記憶體平面372(0)至372(3)相關聯。內部控制器460可經組態以回應於記憶體命令及位址對之群組而針對兩個或更多個記憶體平面372(0)至372(3)執行同時記憶體存取操作(例如，讀取操作或程式化操作)。內部控制器460可經組態以控制記憶體電路以同時存取多個記憶體平面。例如，內部控制器460之功率控制電路464可組態與兩個或更多個記憶體平面372(0)至372(3)相關聯之讀取位準電壓調節器電路380(0)至380(3)、通過電壓調節器電路482(0)至482(3)、GAL解碼器電路374(0)至374(3)及區塊控制器390(0)至390(3)以用於同時記憶體存取操作。區塊控制器390(0)至390(3)之組態可包含將各自BLK SEL(0)至BLK SEL(3)信號提供至各自區塊控制器390(0)至390(3)以引起一各自GAL(0)至GAL(3)匯流排耦合至一選定區塊之局域存取線。GAL解碼器電路374(0)至374(3)之組態可包含提供具有基於待在一區塊內存取之一各自頁之一位置之值之GAL(0) CTRL至GAL(3) CTRL信號。讀取位準電壓調節器電路380(0)至380(3)及通過電壓調節器電路482(0)至482(3)之組態可包含提供具有基於一各自頁類型(例如，UP、MP、LP、SLC/MLC/TLC頁)之各自值之RD LVL(0) CTRL至RD LVL(3) CTRL信號及VPASS CTRL(0)至VPASS CTRL(3)信號。獨立控制通過電壓調節器電路482(0)至482(3)可允許同時存取任何頁類型組合。在已組態區塊控制器390(0)至390(3)、讀取位準電壓調節器電路380(0)至380(3)、通過電壓調節器電路482(0)至482(3)及GAL解碼器電路374(0)至374(3)之後，存取控制電路362可引起頁緩衝器376(0)至376(3)存取兩個或更多個記憶體平面372(0)至372(3)之各者之各自頁，此可包含在同時記憶體存取操作期間擷取資料或寫入資料。例如，存取控制電路362可同時(例如，並列及/或同期)控制頁緩衝器376(0)至376(3)以對位元線充電/放電，感測來自兩個或更多個記憶體平面372(0)至372(3)之資料，及/或鎖存資料。 基於從內部控制器460接收之信號，耦合至兩個或更多個記憶體平面372(0)至372(3)之GAL解碼器電路374(0)至374(3)可將各自VRDLV(0)至VRDLV(3)信號或各自VPASS(0)至VPASS(3)信號之一者提供至各自GAL(0)至GAL(3)匯流排之各個別GAL。此外，GAL解碼器電路374(0)至374(3)之一者可將一各自VRDLV(0)至VRDLV(3)信號提供至不同於被GAL解碼器電路374(0)至374(3)之另一者提供各自VRDLV(0)至VRDLV(3)信號之GAL(0)至GAL(3)匯流排之各自GAL的各自GAL(0)至GAL(3)匯流排之一各自GAL。作為一實例，GAL解碼器電路374(0)可將VRDLV(0)信號提供至GAL(0)匯流排之一第一GAL且可將各自VPASS(0)信號提供至GAL(0)匯流排之剩餘GAL。在一些實例中，VPASS(0)信號可表示一個以上VPASS電壓量變曲線或電壓信號。GAL解碼器電路374(1)可將VRDLV(1)信號提供至GAL(1)匯流排之一第三GAL且可將各自VPASS(1)信號提供至GAL(1)匯流排之剩餘GAL。在一些實例中，VPASS(1)信號可表示一個以上VPASS電壓量變曲線或電壓信號。GAL解碼器電路374(2)可將VRDLV(2)信號提供至GAL(2)匯流排之一第七GAL且可將各自VPASS(2)信號提供至GAL(2)匯流排之剩餘GAL等。在一些實例中，VPASS(2)信號可表示一個以上VPASS電壓量變曲線或電壓信號。內部控制器460、區塊控制器390(0)至390(3)、GAL解碼器電路374(0)至374(3)、讀取位準電壓調節器電路380(0)至380(3)及通過電壓調節器電路482(0)至482(3)可允許同時存取兩個或更多個記憶體平面372(0)至372(3)之一不同選定區塊內之不同各自頁。 在一些實施例中，內部控制器460之功率控制電路464可獨立控制由讀取位準電壓調節器電路380(0)至380(3)提供之VRDLV(0)至VRDLV(3)信號，且亦可獨立控制由通過電壓調節器電路482(0)至482(3)提供之VPASS(0)至VPASS(3)信號。在另一實施例中，功率控制電路464可控制由讀取位準電壓調節器電路380(0)至380(3)提供之VRDLV(0)至VRDLV(3)信號以具有一共同前序電壓量變曲線及一共同結尾電壓量變曲線，其等夾擋在記憶體讀取操作期間基於一目標頁類型選擇的一獨立讀取位準電壓量變曲線。在又一實施例中，功率控制電路464可控制由讀取位準電壓調節器電路380(0)至380(3)提供之VRDLV(0)至VRDLV(3)信號以具有在記憶體存取操作期間通過一個以上頁類型之讀取位準電壓之一共同電壓量變曲線。 頁緩衝器376(0)至376(3)可回應於來自內部控制器460及各自記憶體平面372(0)至372(3)之信號而在記憶體存取操作期間將資料提供至內部控制器460或從內部控制器460接收資料。內部控制器460可將經接收資料提供至一控制器，諸如圖1之控制器110。 將明白，記憶體400可包含多於或少於四個記憶體平面、GAL解碼器電路、讀取位準電壓調節器電路、通過電壓調節器電路及頁緩衝器。亦將明白，GAL(0)至GAL(3)匯流排之各者可包含8個、16個、32個、64個、128個等個別全域存取線。內部控制器460、GAL解碼器電路374(0)至374(3)及讀取位準電壓調節器電路380(0)至380(3)可在不同各自頁係一不同頁類型時同時存取多個記憶體平面之不同各自區塊內之不同各自頁。 圖5繪示根據本發明之一實施例之經組態以執行多個記憶體平面之同時記憶體存取之一記憶體500之一部分。記憶體500之部分包含具有GAL0至GALN多工器電路576(0)至576(N)之一GAL解碼器電路574。記憶體500之部分可進一步包含一內部控制器560，內部控制器560包含經組態以控制GAL解碼器電路574之一功率控制電路564。記憶體500之部分可進一步包含一讀取位準電壓調節器580、一通過電壓調節器582及一電壓泵584。可以圖1之記憶體150及/或圖2之記憶體200實施記憶體500之部分。可以圖3及/或圖4之GAL解碼器電路374(0)至374(3)之任一者實施GAL解碼器電路574，且可以圖2之內部控制器260、圖3之內部控制器360及/或圖4之內部控制器460實施內部控制器560。 在一記憶體存取操作期間，GAL0至GALN多工器電路576(0)至576(N)之各者可經組態以回應於來自內部控制器560之一各自GAL CTRL0至GAL CTRLN信號而將一VRDLV信號提供至各自GAL0至GALN線之一者且將各自VPASS信號提供至各自剩餘GAL0至GALN線。GAL0至GALN線可對應於圖3或圖4之GAL(0)至GAL(3)匯流排之任一者之一組線。在一些實例中，在記憶體存取操作期間，可在GAL0至GALN線之一者上提供VRDLV信號，且可將VPASS信號提供至剩餘GAL0至GALN線。 電壓泵584可將一經泵送電壓VPUMP提供至讀取位準電壓調節器580及通過電壓調節器582。讀取位準電壓調節器580及通過電壓調節器582可分別由VPUMP電壓提供VRDLV信號及各自VPASS信號。讀取位準電壓調節器580可回應於來自內部控制器560之RD LVL CTRL信號提供VRDLV信號。VRDLV信號可具有基於在記憶體存取操作期間存取之一頁類型之一量變曲線。通過電壓調節器582可回應於來自內部控制器560之VPASS CTRL信號而提供各自VPASS信號。VPASS信號可具有基於在記憶體存取操作期間存取之一頁類型及/或其他GAL相對於待經由VRDLV信號存取之GAL之一位置之一量變曲線。 雖然圖5僅描繪單個GAL解碼器電路574、單個讀取位準電壓調節器580及單個通過電壓調節器582，但記憶體500之部分可包含以下一些或各者之兩者或更多者且內部控制器560可在一記憶體存取操作期間同時組態以下者：兩個或更多個GAL解碼器電路、兩個或更多個VRDLV信號調節器電路及兩個或更多個VPASS信號調節器電路。由內部控制器560對GAL解碼器電路574之控制可包含控制GAL0至GALN多工器電路576(0)至576(N)之各者。內部控制器560可包含功率控制電路564，其在記憶體存取操作期間組態讀取位準電壓調節器580、通過電壓調節器582及GAL解碼器電路574之GAL0至GALN多工器電路576(0)至576(N)以將一VRDLV信號或VPASS信號之一者提供至GAL0至GALN線。 在操作中，內部控制器560可經由CAD匯流排接收記憶體命令及位址對之一群組。在一些實例中，記憶體命令及位址對之群組可各與一不同各自記憶體平面(未展示)相關聯。內部控制器560可經組態以回應於記憶體命令及位址對之群組而針對多個記憶體平面執行同時記憶體存取操作(例如，讀取操作或程式化操作)。 在對記憶體平面之一者執行記憶體存取操作中，內部控制器560之功率控制電路564可在記憶體平面之該一者與用於同時記憶體存取操作之記憶體命令及位址對群組之一個記憶體命令及位址對相關聯時組態讀取位準電壓調節器580、通過電壓調節器582及GAL解碼器電路574之GAL0至GALN多工器電路576(0)至576(N)之各者以將VRDLV信號或各自VPASS信號之一者提供至GAL0至GALN線。讀取位準電壓調節器580及通過電壓調節器582之組態可基於各自頁類型(例如，UP、MP、LP、SLC/MLC/TLC頁)，此係因為存取一頁所需之VRDLV信號及VPASS信號可基於一頁類型。在讀取位準電壓調節器580、通過電壓調節器582及GAL解碼器電路574已經組態以在GAL0至GALN線之各者上提供VRDLV信號或VPASS信號之一者之後，內部控制器560可存取耦合至GAL0至GALN線之一各自記憶體頁。 在一些實施例中，功率控制電路564可控制由讀取位準電壓調節器電路580提供之VRDLV信號以具有在記憶體存取操作期間通過一個以上頁類型之讀取位準電壓之一電壓量變曲線。在另一實施例中，功率控制電路564可控制由讀取位準電壓調節器電路580提供之VRDLV信號以具有一共同前序電壓量變曲線及一共同結尾電壓量變曲線，其等夾擋在讀取操作期間基於一目標頁類型選擇的一獨立讀取位準電壓量變曲線。 將明白，記憶體500之部分可包含一個以上GAL解碼器電路、讀取位準電壓調節器電路及通過電壓調節器電路。亦將明白，GAL0至GALN之各者可包含8個、16個、32個、64個、128個等全域存取線。 從前文將明白，儘管本文已出於圖解目的描述本發明之特定實施例，但可在不背離本發明之精神及範疇之情況下作出各種修改。據此，本發明除受到隨附發明申請專利範圍之限制以外不受限制。
100‧‧‧裝置
110‧‧‧控制器
130‧‧‧命令、位址及資料(CAD)匯流排
150‧‧‧記憶體
200‧‧‧記憶體
222‧‧‧內部資料匯流排
224‧‧‧內部位址匯流排
226‧‧‧命令、位址及資料(CAD)匯流排
228‧‧‧輸入/輸出(I/O)匯流排
230‧‧‧記憶體陣列
240‧‧‧列解碼器
250‧‧‧行解碼器
260‧‧‧內部控制器
268‧‧‧讀取、程式化、擦除電路
270‧‧‧快取暫存器
280‧‧‧資料暫存器
300‧‧‧記憶體
360‧‧‧內部控制器
362‧‧‧存取控制電路
364‧‧‧功率控制電路
372(0)‧‧‧第一記憶體平面
372(1)‧‧‧第二記憶體平面
372(2)‧‧‧記憶體平面
372(3)‧‧‧記憶體平面
374(0)‧‧‧全域存取線(GAL)解碼器電路
374(1)‧‧‧全域存取線(GAL)解碼器電路
374(2)‧‧‧全域存取線(GAL)解碼器電路
374(3)‧‧‧全域存取線(GAL)解碼器電路
376(0)‧‧‧頁緩衝器
376(1)‧‧‧頁緩衝器
376(2)‧‧‧頁緩衝器
376(3)‧‧‧頁緩衝器
380(0)‧‧‧讀取位準電壓調節器電路
380(1)‧‧‧讀取位準電壓調節器電路
380(2)‧‧‧讀取位準電壓調節器電路
380(3)‧‧‧讀取位準電壓調節器電路
381‧‧‧通過電壓調節器電路
382‧‧‧資料區塊
383‧‧‧資料區塊
384‧‧‧資料區塊
385‧‧‧資料區塊
390(0)‧‧‧區塊控制器
390(1)‧‧‧區塊控制器
390(2)‧‧‧區塊控制器
390(3)‧‧‧區塊控制器
400‧‧‧記憶體
460‧‧‧內部控制器
462‧‧‧存取控制電路
464‧‧‧功率控制電路
482(0)‧‧‧通過電壓調節器電路
482(1)‧‧‧通過電壓調節器電路
482(2)‧‧‧通過電壓調節器電路
482(3)‧‧‧通過電壓調節器電路
500‧‧‧記憶體
560‧‧‧內部控制器
564‧‧‧功率控制電路
574‧‧‧全域存取線(GAL)解碼器電路
576(0)至576(N)‧‧‧GAL0至GALN多工器電路
580‧‧‧讀取位準電壓調節器
582‧‧‧通過電壓調節器
584‧‧‧電壓泵
BLK SEL(0)‧‧‧區塊選擇信號
BLK SEL(1)‧‧‧區塊選擇信號
BLK SEL(2)‧‧‧區塊選擇信號
BLK SEL(3)‧‧‧區塊選擇信號
GAL(0)CTRL‧‧‧信號
GAL(1)CTRL‧‧‧信號
GAL(2)CTRL‧‧‧信號
GAL(3) CTRL‧‧‧信號
GAL(0)至GAL(N)‧‧‧匯流排
GAL CTRL0至GAL CTRLN‧‧‧信號
RD LVL(0)CTRL‧‧‧讀取位準控制信號
RD LVL(1)CTRL‧‧‧讀取位準控制信號
RD LVL(2)CTRL‧‧‧讀取位準控制信號
RD LVL(3)CTRL‧‧‧讀取位準控制信號
RD LVL CTRL‧‧‧信號
VPASS‧‧‧通過電壓信號
VPASS(0)‧‧‧通過電壓信號
VPASS(1)‧‧‧通過電壓信號
VPASS(2)‧‧‧通過電壓信號
VPASS(3)‧‧‧通過電壓信號
VPASS CTRL‧‧‧信號
VPASS CTRL(0)‧‧‧信號
VPASS CTRL(1)‧‧‧信號
VPASS CTRL(2)‧‧‧信號
VPASS CTRL(3)‧‧‧信號
VPUMP‧‧‧電壓
VRDLV‧‧‧信號
VRDLV(0)‧‧‧讀取位準電壓信號
VRDLV(1)‧‧‧讀取位準電壓信號
VRDLV(2)‧‧‧讀取位準電壓信號
VRDLV(3)‧‧‧讀取位準電壓信號
圖1係根據本發明之一實施例之包含經組態以執行多個記憶體平面之同時記憶體存取之一記憶體之一裝置之一方塊圖。 圖2係根據本發明之一實施例之經組態以執行多個記憶體平面之同時記憶體存取之記憶體之一方塊圖。 圖3係根據本發明之一實施例之經組態以執行多個記憶體平面之同時記憶體存取之記憶體之一方塊圖。 圖4係根據本發明之一實施例之經組態以執行多個記憶體平面之同時記憶體存取之記憶體之一方塊圖。 圖5係根據本發明之一實施例之經組態以執行多個記憶體平面之同時記憶體存取之一記憶體之一部分之一方塊圖。 圖6係根據本發明之一實施例之一讀取位準電壓之一例示性電壓量變曲線之一圖解。 圖7係根據本發明之一實施例之一讀取位準電壓之一例示性電壓量變曲線之一圖解。

Claims (34)

  1. 一種記憶體裝置，其包括：一記憶體陣列，其包括複數個記憶體平面，其中該複數個記憶體平面之各者包括複數個記憶體胞；複數個全域存取線解碼器電路，其中該複數個全域存取線解碼器電路之一全域存取線解碼器電路經由一各自全域存取線匯流排耦合至該複數個記憶體平面之一各自者，其中在一記憶體存取操作期間，該全域存取線解碼器電路經組態以將一讀取位準電壓信號提供至該各自全域存取線匯流排之複數個全域存取線之一者且在該各自全域存取線匯流排之該複數個全域存取線之各剩餘全域存取線上提供一各自通過電壓信號；複數個讀取位準電壓調節器電路，其中該複數個讀取位準電壓調節器電路之一讀取位準電壓調節器電路耦合至該全域存取線解碼器電路且經組態以提供該讀取位準電壓信號；一通過電壓調節器電路，其耦合至該全域存取線解碼器電路且經組態以提供該等各自通過電壓信號；及一控制器，其經組態以對該複數個記憶體平面之兩者或更多者執行同時記憶體存取操作，其中在該等同時記憶體存取操作期間，該控制器經組態以控制該複數個讀取位準電壓調節器電路之兩者或更多者以提供各具有與一各自頁類型相關聯之一電壓量變曲線之各自讀取位準電壓，其中在該記憶體存取操作期間，該控制器進一步經組態以控制該通過電壓調節器電路以提供具有與一頁類型相關聯之各自電壓量變曲線之該等各自通過電壓信號。
  2. 如請求項1之裝置，其中該複數個全域存取線解碼器電路之一第二全域存取線解碼器電路經由一第二各自全域存取線匯流排耦合至該複數個記憶體平面之另一各自者，其中在該等同時記憶體存取操作期間，該第二全域存取線解碼器電路經組態以在該第二各自全域存取線匯流排之複數個全域存取線之一者上提供一第二讀取位準電壓信號且在該第二各自全域存取線匯流排之該複數個全域存取線之各剩餘全域存取線上提供該等各自通過電壓信號。
  3. 如請求項2之裝置，其中該第二讀取位準電壓信號具有不同於該讀取位準電壓信號之一電壓量變曲線。
  4. 如請求項2之裝置，其中該讀取位準電壓信號及該第二讀取位準電壓信號具有一共同結尾部分及一共同前序部分。
  5. 如請求項2之裝置，其中該讀取位準電壓信號及該第二讀取位準電壓信號具有一共同電壓量變曲線。
  6. 如請求項5之裝置，其中該共同電壓量變曲線包含與一個以上頁類型相關聯之讀取位準電壓。
  7. 如請求項1之裝置，其中該控制器包括一功率控制電路，該功率控制電路經組態以在該記憶體存取操作期間控制該全域存取線解碼器電路以將該讀取位準電壓信號提供至該各自全域存取線匯流排之該複數個全域存取線之一特定者且將該等各自通過電壓信號提供至該複數個全域存取線之各剩餘全域存取線。
  8. 如請求項1之裝置，其進一步包括複數個區塊控制器，其中在該等同時記憶體存取操作期間，該複數個區塊控制器之一區塊控制器經組態以將該全域存取線匯流排耦合至該記憶體平面中基於來自該控制器之一區塊選擇信號選擇的一區塊之局域存取線。
  9. 如請求項8之裝置，其進一步包括複數個頁緩衝器，其中在該等同時記憶體存取操作期間，該複數個頁緩衝器之一頁緩衝器經組態以鎖存來自該記憶體平面之該選定區塊之一頁之資料。
  10. 如請求項1之裝置，其中該等同時記憶體存取操作包含兩個或更多個頁類型。
  11. 一種記憶體裝置，其包括：一記憶體陣列，其包括複數個記憶體平面，其中該複數個記憶體平面之各者包括複數個記憶體胞；複數個全域存取線解碼器電路，其中該複數個全域存取線解碼器電路之一全域存取線解碼器電路經由一各自全域存取線匯流排耦合至該複數個記憶體平面之一各自者，其中在一記憶體存取操作期間，該全域存取線解碼器電路經組態以在該各自全域存取線匯流排之複數個全域存取線之一者上提供一讀取位準電壓信號，且在該複數個全域存取線之各剩餘全域存取線上提供一各自通過電壓信號；複數個讀取位準電壓調節器電路，其中該複數個讀取位準電壓調節器電路之一讀取位準電壓調節器電路耦合至該全域存取線解碼器電路且經組態以提供該讀取位準電壓信號；複數個通過電壓調節器電路，其中該複數個通過電壓調節器電路之一通過電壓調節器電路耦合至該全域存取線解碼器電路且經組態以提供該等各自通過電壓信號；及一控制器，其經組態以對該複數個記憶體平面之兩者或更多者同時執行記憶體存取操作，其中在該等同時記憶體存取操作期間，該控制器經組態以控制該複數個讀取位準電壓調節器電路之兩者或更多者以提供各具有與一各自頁類型相關聯之一各自電壓量變曲線之各自讀取位準電壓信號，其中在該記憶體存取操作期間，該控制器進一步經組態以控制該複數個通過電壓調節器電路之兩者或更多者以提供各具有與該各自頁類型相關聯之一各自電壓量變曲線之各自通過電壓信號。
  12. 如請求項11之裝置，其中該全域存取線解碼器電路包括複數個全域存取線多工器電路，其等各經組態以回應於來自該控制器之一信號而接收該讀取位準電壓信號及該等各自通過電壓信號且將該讀取位準電壓信號或該等各自通過電壓信號之一者提供至該複數個全域存取線之一經耦合全域存取線。
  13. 如請求項11之裝置，其中該複數個讀取位準電壓調節器電路之一第二讀取位準電壓調節器電路耦合至該複數個全域存取線解碼器電路之一第二全域存取線解碼器電路且經組態以提供一第二讀取位準電壓信號，其中基於不同於由該讀取位準電壓調節器電路提供之該讀取位準電壓信號之一頁類型提供該第二讀取位準電壓信號。
  14. 如請求項12之裝置，其中在該等同時記憶體存取操作期間，該第二讀取位準電壓信號之一電壓量變曲線之一第一部分相同於該讀取位準電壓信號之一電壓量變曲線之一第一部分。
  15. 如請求項12之裝置，其中在該等同時記憶體存取操作期間，該第二讀取位準電壓信號之一電壓量變曲線之一最後部分相同於該讀取位準電壓信號之一電壓量變曲線之一最後部分。
  16. 如請求項12之裝置，其中在該等同時記憶體存取操作期間，該第二讀取位準電壓信號之一電壓量變曲線之一中間部分相同於該讀取位準電壓信號之一電壓量變曲線之一中間部分。
  17. 如請求項11之裝置，其進一步包括：複數個區塊控制器，其中在該等同時記憶體存取操作期間，該複數個區塊控制器之一區塊控制器經組態以將該全域存取線匯流排耦合至該記憶體平面之一選定區塊之局域存取線；及複數個頁緩衝器，其中在該等同時記憶體存取操作期間，該複數個頁緩衝器之一頁緩衝器經組態以鎖存來自該複數個記憶體平面之一各自者之資料。
  18. 一種記憶體裝置，其包括：一第一記憶體平面，其耦合至一第一全域存取線匯流排；一第二記憶體平面，其耦合至一第二全域存取線匯流排；一第一全域存取線解碼器電路，其包括第一複數個全域存取線多工器電路，其中該第一複數個全域存取線多工器電路之一者經組態以將一第一讀取位準電壓信號提供至該第一全域存取線匯流排之一各自全域存取線且該第一複數個全域存取線多工器電路之剩餘全域存取線多工器電路經組態以將一各自通過電壓信號提供至該第一全域存取線匯流排之該第一複數個全域存取線之剩餘全域存取線；一第二全域存取線解碼器電路，其包括第二複數個全域存取線多工器電路，其中該第二複數個全域存取線多工器電路之一者經組態以將一第二讀取位準電壓信號提供至該第二全域存取線匯流排之一各自全域存取線且該第二複數個全域存取線多工器電路之剩餘全域存取線多工器電路經組態以將一各自通過電壓信號提供至該第二全域存取線匯流排之該第二複數個全域存取線之剩餘全域存取線；一第一讀取位準電壓調節器電路，其經組態以提供該第一讀取位準電壓信號，該第一讀取位準電壓信號具有基於在一記憶體存取操作期間存取的該第一記憶體平面之一頁之一第一頁類型之一電壓量變曲線；及一第二讀取位準電壓調節器電路，其經組態以提供該第二讀取位準電壓信號，該第二讀取位準電壓信號具有基於在該記憶體存取操作期間與該第一記憶體平面之該頁同時存取的該第二記憶體平面之一頁之一第二頁類型之一電壓量變曲線。
  19. 如請求項18之裝置，其進一步包括經組態以提供該等各自通過電壓信號之一通過電壓調節器電路。
  20. 如請求項19之裝置，其中該通過電壓調節器電路係一第一通過電壓調節器且該通過信號係提供至該第一全域存取線解碼器之一第一通過電壓信號，該裝置進一步包括經組態以將一第二通過電壓信號提供至該第二全域存取線解碼器之一第二通過電壓調節器電路，其中該第一通過電壓信號之一電壓不同於該第二通過電壓信號之一電壓。
  21. 如請求項18之裝置，其中該第二讀取位準電壓信號之該電壓量變曲線之至少一部分不同於該第一讀取位準電壓信號之該電壓量變曲線。
  22. 如請求項18之裝置，其中該第一頁類型係一上部頁且該第二頁類型係一下部頁。
  23. 如請求項18之裝置，其進一步包括一控制器，該控制器經組態以將具有基於待在該記憶體存取操作期間存取的該第一記憶體平面之一頁之值之第一控制信號提供至該第一全域存取線解碼器電路且將具有基於待在該記憶體存取操作期間存取的該第二記憶體平面之一頁之值之第二控制信號提供至該第二全域存取線解碼器電路。
  24. 一種記憶體存取方法，其包括：接收與一記憶體之一第一記憶體平面相關聯之一第一記憶體存取命令及位址對以及與該記憶體之一第二記憶體平面相關聯之一第二記憶體存取命令及位址對；回應於接收該第一記憶體命令及位址對：從一第一讀取位準電壓調節器電路提供具有基於一第一頁類型之一電壓量變曲線之一第一讀取位準電壓信號，其中從該第一記憶體命令及位址對判定該第一頁類型；及組態一第一全域存取線解碼器電路以在耦合至該第一記憶體平面的一第一全域存取線匯流排之第一複數個全域存取線之一者上提供該第一讀取位準電壓信號且在該第一複數個全域存取線之各剩餘全域存取線上提供一各自通過電壓信號；及與組態該第一全域存取線解碼器電路同時地且回應於接收該第二記憶體命令及位址對：從一第二讀取位準電壓調節器電路提供具有基於一第二頁類型之一電壓量變曲線之一第二讀取位準電壓信號，其中從該第二記憶體命令及位址對判定該第二頁類型；及組態一第二全域存取線解碼器電路以在耦合至該第二記憶體平面的一第二全域存取線匯流排之第二複數個全域存取線之一者上提供該第二讀取位準電壓信號且在該第二複數個全域存取線之各剩餘全域存取線上提供該等各自通過電壓信號。
  25. 如請求項24之方法，其進一步包括：將該第一全域存取線匯流排耦合至該第一記憶體平面之一第一選定區塊之局域存取線；及將該第二全域存取線匯流排耦合至該第二記憶體平面之一選定區塊之局域存取線。
  26. 如請求項24之方法，其進一步包括在該記憶體存取操作期間在該第一讀取位準電壓信號及該第二讀取位準電壓信號上提供一共同前序。
  27. 如請求項26之方法，其進一步包括在該記憶體存取操作期間在該第一讀取位準電壓信號及該第二讀取位準電壓信號上提供一共同結尾。
  28. 如請求項24之方法，其進一步包括同時地基於該第一讀取位準電壓信號鎖存來自該第一記憶體平面之第一資料且基於該第二讀取位準電壓信號鎖存來自該第二記憶體平面之第二資料。
  29. 如請求項28之方法，其進一步包括在該記憶體之一輸出處提供該等經鎖存第一資料及第二資料。
  30. 一種記憶體存取方法，其包括：在一記憶體處接收複數個記憶體命令及位址對，其中該複數個記憶體命令及位址對與該記憶體之兩個或更多個記憶體平面相關聯且與兩個或更多個頁類型相關聯；及回應於接收該複數個記憶體命令及位址對：提供一讀取位準電壓信號，其包含涵蓋該兩個或更多個頁類型之各者之電壓位準之一電壓量變曲線；及基於該讀取位準電壓信號同時存取該兩個或更多個記憶體平面之不同各自頁，其中從該等記憶體命令及位址對判定在該兩個或更多個記憶體平面之各者處存取之該不同各自頁。
  31. 如請求項30之方法，其中基於該讀取位準電壓信號同時存取該兩個或更多個記憶體平面之不同各自頁包括回應於對應於一目標頁之一頁類型的該讀取位準電壓信號之一電壓鎖存來自該兩個或更多個記憶體平面之該等不同各自頁之各自資料。
  32. 如請求項30之方法，其進一步包括將該讀取位準電壓信號提供至耦合至該兩個或更多個記憶體平面之一者的一全域存取線匯流排之複數個全域存取線之一者。
  33. 如請求項32之方法，其進一步包括將該讀取位準電壓信號提供至耦合至該兩個或更多個記憶體平面之另一者的一第二全域存取線匯流排之第二複數個全域存取線之一者，其中該讀取位準電壓信號所提供至之該第二全域存取線匯流排之該第二複數個全域存取線之該一者之一位置不同於該讀取位準電壓信號所提供至之該全域存取線匯流排之該複數個全域存取線之該一者之一相對位置。
  34. 如請求項30之方法，其進一步包括將一通過電壓信號提供至該全域存取線匯流排之該複數個全域存取線之剩餘全域存取線。
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