KR102018113B1 - 메모리 액세스 동작 동안 메모리의 다수의 메모리 평면들을 동시에 액세스하기 위한 장치들 및 방법들 - Google Patents

메모리 액세스 동작 동안 메모리의 다수의 메모리 평면들을 동시에 액세스하기 위한 장치들 및 방법들 Download PDF

Info

Publication number
KR102018113B1
KR102018113B1 KR1020177024234A KR20177024234A KR102018113B1 KR 102018113 B1 KR102018113 B1 KR 102018113B1 KR 1020177024234 A KR1020177024234 A KR 1020177024234A KR 20177024234 A KR20177024234 A KR 20177024234A KR 102018113 B1 KR102018113 B1 KR 102018113B1
Authority
KR
South Korea
Prior art keywords
memory
read level
global access
level voltage
access line
Prior art date
Application number
KR1020177024234A
Other languages
English (en)
Other versions
KR20170102074A (ko
Inventor
샨타누 알. 라져드
프라나브 칼라바데
도루 단자와
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20170102074A publication Critical patent/KR20170102074A/ko
Application granted granted Critical
Publication of KR102018113B1 publication Critical patent/KR102018113B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2209—Concurrent read and write

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Hardware Design (AREA)
  • Software Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

다수의 메모리 평면들에 대한 메모리 액세스 동작들을 동시에 수행하기 위한 장치들 및 방법들이 본 출원에 개시된다. 예제 방법은 메모리의, 각각, 제 1 및 제 2 평면과 연관된 제 1 및 제 2 명령어 및 어드레스 쌍들을 수신하는 단계를 포함할 수 있다. 방법은, 제 1 및 제 2 명령어 및 어드레스 쌍들을 수신하는 것에 응답하여, 제 1 및 제 2 명령어 및 어드레스 쌍으로부터 결정된 제 1 및 제 2 페이지 유형에 기초하여 제 1 및 제 2 판독 전압들을 제공하는 단계를 추가로 포함할 수 있다. 방법은 제 1 GAL 버스의 각각의 GAL 상에서 제 1 판독 전압 또는 패스 전압 중 하나를 제공하도록 제 1 GAL 디코더 회로를 구성하는 단계를 추가로 포함할 수 있다. 방법은 제 2 메모리 평면에 결합된 제 2 GAL 버스의 각각의 GAL 상에서 제 2 판독 레벨 전압 신호 또는 패스 전압 신호 중 하나를 제공하도록 제 2 GAL 디코더 회로를 구성하는 단계를 추가로 포함할 수 있다.

Description

메모리 액세스 동작 동안 메모리의 다수의 메모리 평면들을 동시에 액세스하기 위한 장치들 및 방법들
메모리들은, 이에 제한되지 않지만, 휴대용 메모리 디바이스들, 고체 상태 드라이버들, 음악 플레이들, 카메라들, 전화기들, 무선 디바이스들, 디스플레이들, 칩셋들, 셋 탑 박스들, 게이밍 시스템들, 차량들, 및 기기들을 포함한, 컴퓨터들 또는 다른 디바이스들과 같은, 다양한 장치들에서 제공될 수 있다. 휘발성 메모리(예로서, 동적 랜덤 액세스 메모리(DRAM)) 및 비-휘발성 메모리(예로서, 플래시 메모리)를 포함한 많은 상이한 유형들의 메모리가 있다. 플래시 메모리 아키텍처들은 NAND 또는 NOR 아키텍처를 포함할 수 있다.
비-휘발성 메모리들(예로서, NAND 플래시 메모리들)에서, 메모리 어레이들은 평면들로 나누어질 수 있다. 메모리를 메모리 평면들로 나누는 것은 메모리 액세스 동작들 동안 액세스하기 위해 로우들 또는 컬럼들을 보다 작은 섹션들로 분해할 수 있다. 메모리를 메모리 평면들로 분해하는 것은 또한 메모리 어레이의 하나 이상의 부분을 동시에 액세스하기 위한 기회를 제공할 수 있다. 통상적으로, 동시 액세스는 단일의 전역적 액세스 라인(global access line; GAL) 디코더 회로를 통해 결합되는 메모리 셀들의 액세스를 요구할 수 있으며, 이것은 랜덤 메모리 액세스 요청들 동안 상이한 메모리 평면들에서의 상이한 컬럼들(또는 워드라인들)에서 다수의 페이지들을 동시에 액세스하기 위한 능력을 제한할 수 있다.
몇몇 실시예들에서, 본 개시는 복수의 메모리 평면들을 포함한 메모리 어레이를 포함하는 장치에 관한 것이며, 여기에서 상기 복수의 메모리 평면들의 각각은 복수의 메모리 셀들을 포함한다. 상기 장치는 또한 복수의 전역적 액세스 라인 디코더 회로들을 포함할 수 있으며, 상기 복수의 전역적 액세스 라인 디코더 회로들의 전역적 액세스 라인 디코더 회로는 각각의 전역적 액세스 라인 버스를 통해 복수의 메모리 평면들의 각각의 평면에 결합되고, 여기에서 메모리 액세스 동작 동안, 상기 전역적 액세스 라인 디코더 회로는 상기 각각의 전역적 액세스 라인 버스의 복수의 전역적 액세스 라인들 중 하나로 판독 레벨 전압 신호를 제공하며 상기 각각의 전역적 액세스 라인 버스의 상기 복수의 전역적 액세스 라인들의 각각의 나머지 전역적 액세스 라인 상에 각각의 패스 전압 신호를 제공하도록 구성된다. 상기 장치는 또한 복수의 판독 레벨 전압 조절기 회로들을 포함할 수 있으며, 여기에서 상기 복수의 판독 레벨 전압 조절기 회로들의 판독 레벨 전압 조절기 회로는 상기 전역적 액세스 라인 디코더 회로에 결합되며 상기 판독 레벨 전압 신호를 제공하도록 구성된다. 상기 장치는 또한 상기 전역적 액세스 라인 디코더 회로에 결합되며 상기 각각의 패스 전압 신호들을 제공하도록 구성된 패스 전압 조절기 회로를 포함할 수 있다. 상기 장치는 또한 상기 복수의 메모리 평면들 중 둘 이상에 대한 동시 메모리 액세스 동작들을 수행하도록 구성된 제어기를 포함할 수 있으며, 여기에서 상기 동시 메모리 액세스 동작들 동안, 상기 제어기는 각각이 각각의 페이지 유형과 연관된 전압 프로파일을 갖는 각각의 판독 레벨 전압들을 제공하도록 상기 복수의 판독 레벨 전압 조절기 회로들 중 둘 이상을 제어하도록 구성되며, 여기에서, 상기 메모리 액세스 동작 동안, 상기 제어기는 또한 페이지 유형과 연관된 각각의 전압 프로파일들을 갖는 상기 각각의 패스 전압 신호들을 제공하도록 상기 패스 전압 조절기 회로를 제어하도록 구성된다.
몇몇 실시예들에서, 상기 복수의 전역적 액세스 라인 디코더 회로들의 제 2 전역적 액세스 라인 디코더 회로는 제 2 각각의 전역적 액세스 라인 버스를 통해 복수의 메모리 평면들의 또 다른 각각의 평면에 결합되며, 여기에서, 상기 동시 메모리 액세스 동작들 동안, 상기 제 2 전역적 액세스 라인 디코더 회로는 상기 제 2 각각의 전역적 액세스 라인 버스의 복수의 전역적 액세스 라인들 중 하나 상에 제 2 판독 레벨 전압 신호를 제공하며 상기 제 2 각각의 전역적 액세스 라인 버스의 상기 복수의 전역적 액세스 라인들의 각각의 나머지 전역적 액세스 라인 상에 상기 각각의 패스 전압 신호들을 제공하도록 구성된다. 상기 제 2 판독 레벨 전압 신호는 상기 판독 레벨 전압 신호와 상이한 전압 프로파일을 가질 수 있다. 상기 판독 레벨 전압 신호 및 상기 제 2 판독 레벨 전압 신호는 공통 에필로그 부분 및 공통 프롤로그 부분을 가질 수 있다. 상기 판독 레벨 전압 신호 및 상기 제 2 판독 레벨 전압 신호는 공통 전압 프로파일을 가질 수 있다. 상기 공통 전압 프로파일은 하나 이상의 페이지 유형과 연관된 판독 레벨 전압들을 포함할 수 있다.
몇몇 실시예들에서, 상기 제어기는, 상기 메모리 액세스 동작 동안, 각각의 전역적 액세스 라인 버스의 복수의 전역적 액세스 라인들 중 특정 액세스 라인으로 상기 판독 레벨 전압 신호를 제공하며 상기 복수의 전역적 액세스 라인들의 각각의 나머지 전역적 액세스 라인으로 상기 각각의 패스 전압 신호들을 제공하도록 상기 전역적 액세스 라인 디코더 회로를 제어하도록 구성된 전력 제어 회로를 포함한다. 본 개시에 따른 장치는 부가적으로 복수의 블록 제어기들을 포함할 수 있으며, 여기에서 상기 동시 메모리 액세스 동작들 동안, 상기 복수의 블록 제어기들의 블록 제어기는 상기 제어기로부터의 블록 선택 신호에 기초하여 선택된 메모리 평면의 블록의 로컬 액세스 라인들에 상기 전역적 액세스 라인 버스를 결합하도록 구성된다. 본 개시에 따른 장치, 복수의 페이지 버퍼들, 여기에서 상기 동시 메모리 액세스 동작들 동안, 상기 복수의 페이지 버퍼들의 페이지 버퍼는 메모리 평면의 선택된 블록의 페이지로부터 데이터를 래칭(latch)하도록 구성된다. 상기 동시 메모리 액세스 동작들은 둘 이상의 페이지 유형들을 포함할 수 있다.
몇몇 실시예들에서, 본 개시는 복수의 메모리 평면들을 포함한 메모리 어레이를 포함하는 장치에 관한 것이며, 상기 복수의 메모리 평면들의 각각은 복수의 메모리 셀들을 포함한다. 상기 장치는 또한 복수의 전역적 액세스 라인 디코더 회로들을 포함할 수 있으며, 여기에서 상기 복수의 전역적 액세스 라인 디코더 회로들의 전역적 액세스 라인 디코더 회로는 각각의 전역적 액세스 라인 버스를 통해 상기 복수의 메모리 평면들의 각각의 평면에 결합되고, 여기에서, 메모리 액세스 동작 동안, 상기 전역적 액세스 라인 디코더 회로는 각각의 전역적 액세스 라인 버스의 복수의 전역적 액세스 라인들 중 하나 상에서 판독 레벨 전압 신호를 제공하며 상기 복수의 전역적 액세스 라인들의 각각의 나머지 전역적 액세스 라인 상에서 각각의 패스 전압 신호를 제공하도록 구성된다. 상기 장치는 또한 복수의 판독 레벨 전압 조절기 회로들을 포함할 수 있으며, 여기에서 상기 복수의 판독 레벨 전압 조절기 회로들의 판독 레벨 전압 조절기 회로는 상기 전역적 액세스 라인 디코더 회로에 결합되며 상기 판독 레벨 전압 신호를 제공하도록 구성된다. 상기 장치는 또한 복수의 패스 전압 조절기 회로들을 포함할 수 있으며, 여기에서 상기 복수의 패스 전압 조절기 회로들의 패스 전압 조절기 회로는 상기 전역적 액세스 라인 디코더 회로에 결합되며 상기 각각의 패스 전압 신호들을 제공하도록 구성된다. 상기 장치는 또한 상기 복수의 메모리 평면들 중 둘 이상에 대한 메모리 액세스 동작들을 동시에 수행하도록 구성된 제어기를 포함할 수 있으며, 여기에서, 상기 동시 메모리 액세스 동작들 동안, 상기 제어기는 각각이 각각의 페이지 유형과 연관된 각각의 전압 프로파일을 갖는 각각의 판독 레벨 전압 신호들을 제공하도록 상기 복수의 판독 레벨 전압 조절기 회로들 중 둘 이상을 제어하도록 구성되며, 여기에서, 상기 메모리 액세스 동작 동안, 상기 제어기는 또한 각각이 각각의 페이지 유형과 연관된 각각의 전압 프로파일을 갖는 각각의 패스 전압 신호들을 제공하도록 상기 복수의 패스 전압 조절기 회로들 중 둘 이상을 제어하도록 구성된다.
몇몇 실시예들에서, 상기 전역적 액세스 라인 디코더 회로는 각각이 상기 판독 레벨 전압 신호 및 상기 각각의 패스 전압 신호들을 수신하며 상기 제어기로부터의 신호에 응답하여 상기 복수의 전역적 액세스 라인들의 결합된 전역적 액세스 라인에 상기 판독 레벨 전압 신호 또는 상기 각각의 패스 전압 신호들 중 하나를 제공하도록 구성된 복수의 전역적 액세스 라인 다중화기 회로들을 포함한다. 상기 복수의 판독 레벨 전압 조절기 회로들의 제 2 판독 레벨 전압 조절기 회로는 상기 복수의 전역적 액세스 라인 디코더 회로들의 제 2 전역적 액세스 라인 디코더 회로에 결합되며 제 2 판독 레벨 전압 신호를 제공하도록 구성될 수 있고, 상기 제 2 판독 레벨 전압 신호는 상기 판독 레벨 전압 조절기 회로에 의해 제공된 상기 판독 레벨 전압 신호와 상이한 페이지 유형에 기초하여 제공된다. 상기 동시 메모리 액세스 동작들 동안, 제 2 판독 레벨 전압 신호의 전압 프로파일의 제 1 부분은 판독 레벨 전압 신호의 전압 프로파일의 제 1 부분과 동일할 수 있다. 상기 동시 메모리 액세스 동작들 동안, 상기 제 2 판독 레벨 전압 신호의 전압 프로파일의 마지막 부분은 상기 판독 레벨 전압 신호의 전압 프로파일의 마지막 부분과 동일할 수 있다. 상기 동시 메모리 액세스 동작들 동안, 상기 제 2 판독 레벨 전압 신호의 전압 프로파일의 중간 부분은 상기 판독 레벨 전압 신호의 전압 프로파일의 중간 부분과 동일할 수 있다.
본 개시에 따른 장치는 부가적으로 복수의 블록 제어기들로서, 동시 메모리 액세스 동작들 동안, 상기 복수의 블록 제어기들의 블록 제어기는 메모리 평면의 선택된 블록의 로컬 액세스 라인들에 전역적 액세스 라인 버스를 결합하도록 구성되는, 상기 복수의 블록 제어기들; 및 복수의 페이지 버퍼들로서, 상기 동시 메모리 액세스 동작들 동안, 상기 복수의 페이지 버퍼들의 페이지 버퍼는 상기 복수의 메모리 평면들의 각각의 평면으로부터 데이터를 래칭하도록 구성되는, 상기 복수의 페이지 버퍼들을 포함할 수 있다.
몇몇 실시예들에서, 본 개시는 제 1 전역적 액세스 라인 버스에 결합된 제 1 메모리 평면 및 제 2 전역적 액세스 라인 버스에 결합된 제 2 메모리 평면을 포함하는 장치에 관한 것이다. 상기 장치는 부가적으로 제 1 복수의 전역적 액세스 라인 다중화기 회로들을 포함한 제 1 전역적 액세스 라인 디코더 회로를 포함할 수 있으며, 여기에서 상기 제 1 복수의 전역적 액세스 라인 다중화기 회로들 중 하나는 상기 제 1 전역적 액세스 라인 버스의 각각의 전역적 액세스 라인으로 제 1 판독 레벨 전압 신호를 제공하도록 구성되며 상기 제 1 복수의 전역적 액세스 라인 다중화기 회로들의 나머지 전역적 액세스 라인 다중화기 회로들은 상기 제 1 전역적 액세스 라인 버스의 상기 제 1 복수의 전역적 액세스 라인들의 나머지 전역적 액세스 라인들로 각각의 패스 전압 신호를 제공하도록 구성된다. 상기 장치는 부가적으로 제 2 복수의 전역적 액세스 라인 다중화기 회로들을 포함한 제 2 전역적 액세스 라인 디코더 회로를 포함할 수 있으며, 여기에서 상기 제 2 복수의 전역적 액세스 라인 다중화기 회로들 중 하나는 상기 제 2 전역적 액세스 라인 버스의 각각의 전역적 액세스 라인으로 제 2 판독 레벨 전압 신호를 제공하도록 구성되며 상기 제 2 복수의 전역적 액세스 라인 다중화기 회로들의 나머지 전역적 액세스 라인 다중화기 회로들은 상기 제 2 전역적 액세스 라인 버스의 상기 제 2 복수의 전역적 액세스 라인들의 나머지 전역적 액세스 라인들로 각각의 패스 전압 신호를 제공하도록 구성된다. 상기 장치는 부가적으로 메모리 액세스 동작 동안 액세스된 제 1 메모리 평면의 페이지의 제 1 페이지 유형에 기초한 전압 프로파일을 갖는 제 1 판독 레벨 전압 신호를 제공하도록 구성된 제 1 판독 레벨 전압 조절기 회로를 포함할 수 있다. 상기 장치는 부가적으로 상기 메모리 액세스 동작 동안 상기 제 1 메모리 평면의 페이지와 동시에 액세스된 제 2 메모리 평면의 페이지의 제 2 페이지 유형에 기초한 전압 프로파일을 갖는 제 2 판독 레벨 전압 신호를 제공하도록 구성된 제 2 판독 레벨 전압 조절기 회로를 포함할 수 있다.
본 개시에 따른 장치는 부가적으로 각각의 패스 전압 신호들을 제공하도록 구성된 패스 전압 조절기 회로를 포함할 수 있다. 상기 패스 전압 조절기는 제 1 패스 전압 조절기일 수 있으며 상기 패스 신호는 제 1 전역적 액세스 라인 디코더에 제공된 제 1 패스 전압 신호이며, 상기 장치는 상기 제 2 전역적 액세스 라인 디코더로 제 2 패스 전압 신호를 제공하도록 구성된 제 2 패스 전압 조절기 회로를 추가로 포함하고, 여기에서 상기 제 1 패스 전압 신호의 전압은 상기 제 2 패스 전압 신호의 전압과 상이하다. 상기 제 2 판독 레벨 전압 신호의 전압 프로파일의 적어도 일 부분은 상기 판독 레벨 전압 신호의 전압 프로파일과 상이할 수 있다. 상기 제 1 페이지 유형은 상부 페이지일 수 있으며 상기 제 2 페이지 유형은 하부 페이지이다. 본 개시에 따른 장치는 부가적으로 메모리 액세스 동작 동안 액세스될 상기 제 1 메모리 평면의 페이지에 기초한 값들을 갖는 상기 제 1 전역적 액세스 라인 디코더 회로로 제 1 제어 신호들을 제공하며 상기 메모리 액세스 동작 동안 액세스될 제 2 메모리 평면의 페이지에 기초한 값들을 갖는 상기 제 2 전역적 액세스 라인 디코더 회로로 제 2 제어 신호들을 제공하도록 구성된 제어기를 포함할 수 있다.
몇몇 실시예들에서, 본 개시는 메모리의 제 1 메모리 평면과 연관된 제 1 메모리 액세스 명령어 및 어드레스 쌍 및 메모리의 제 2 메모리 평면과 연관된 제 2 메모리 액세스 명령어 및 어드레스 쌍을 수신하는 단계를 포함하는 방법에 관한 것이다. 상기 방법은 또한 상기 제 1 메모리 명령어 및 어드레스 쌍을 수신하는 것에 응답하여, 제 1 페이지 유형에 기초한 전압 프로파일을 갖는 제 1 판독 레벨 전압 조절기 회로로부터 제 1 판독 레벨 전압을 제공하는 단계로서, 상기 제 1 페이지 유형은 상기 제 1 메모리 명령어 및 어드레스 쌍으로부터 결정되는, 상기 제 1 판독 레벨 전압 제공 단계; 및 상기 제 1 메모리 평면에 결합된 제 1 전역적 액세스 라인 버스의 제 1 복수의 전역적 액세스 라인들 중 하나 상에 상기 제 1 판독 레벨 전압 신호를 및 상기 제 1 복수의 전역적 액세스 라인들의 각각의 나머지 전역적 액세스 라인 상에 각각의 패스 전압 신호를 제공하도록 제 1 전역적 액세스 라인 디코더 회로를 구성하는 단계를 포함할 수 있다. 상기 방법은 또한, 상기 제 1 전역적 액세스 라인 디코더 회로를 구성하는 것과 동시에 및 상기 제 2 메모리 명령어 및 어드레스 쌍을 수신하는 것에 응답하여: 제 2 페이지 유형에 기초한 전압 프로파일을 갖는 제 2 판독 레벨 전압 조절기 회로로부터 제 2 판독 레벨 전압을 제공하는 단계로서, 상기 제 2 페이지 유형은 상기 제 2 메모리 명령어 및 어드레스 쌍으로부터 결정되는, 상기 제 2 판독 레벨 전압 제공 단계; 및 상기 제 2 메모리 평면에 결합된 제 2 전역적 액세스 라인 버스의 제 2 복수의 전역적 액세스 라인들 중 하나 상에 상기 제 2 판독 레벨 전압 신호를 및 상기 제 2 복수의 전역적 액세스 라인들의 각각의 나머지 전역적 액세스 라인 상에 각각의 패스 전압 신호들을 제공하도록 제 2 전역적 액세스 라인 디코더 회로를 구성하는 단계를 포함할 수 있다.
본 개시에 따른 방법은 제 1 메모리 평면의 제 1 선택 블록의 로컬 액세스 라인들에 제 1 전역적 액세스 라인 버스를 결합하는 단계; 및 제 2 메모리 평면의 선택 블록의 로컬 액세스 라인들에 제 2 전역적 액세스 라인 버스를 결합하는 단계를 추가로 포함할 수 있다. 상기 방법은 메모리 액세스 동작 동안 제 1 판독 레벨 전압 및 제 2 판독 레벨 전압 상에 공통 프롤로그를 제공하는 단계를 추가로 포함할 수 있다. 상기 방법은 메모리 액세스 동작 동안 상기 제 1 판독 레벨 전압 및 상기 제 2 판독 레벨 전압 상에 공통 에필로그를 제공하는 단계를 추가로 포함할 수 있다. 상기 방법은 상기 제 1 판독 레벨 전압 신호에 기초하여 상기 제 1 메모리 평면으로부터 제 1 데이터를 래칭하는 단계 및 상기 제 2 판독 레벨 전압 신호에 기초하여 상기 제 2 메모리 평면으로부터 제 2 데이터를 동시에 래칭하는 단계를 추가로 포함할 수 있다. 상기 방법은 메모리의 출력에서 상기 래칭된 제 1 데이터 및 제 2 데이터를 제공하는 단계를 추가로 포함할 수 있다.
몇몇 실시예들에서, 본 개시는 메모리에서 복수의 메모리 명령어 및 어드레스 쌍들을 수신하는 단계를 포함하는 방법에 관한 것이며, 여기에서 상기 복수의 메모리 명령어 및 어드레스 쌍들은 상기 메모리의 둘 이상의 메모리 평면들과 연관되며 둘 이상의 페이지 유형들과 연관된다. 상기 방법은 부가적으로 상기 복수의 메모리 명령어 및 어드레스 쌍들을 수신하는 것에 응답하여: 상기 둘 이상의 페이지 유형들의 각각의 전압 레벨들을 커버하는 전압 프로파일을 포함하는 판독 레벨 전압 신호를 제공하는 단계; 및 상기 판독 레벨 전압 신호에 기초하여 상기 둘 이상의 메모리 평면들의 상이한 각각의 페이지들을 동시에 액세스하는 단계로서, 상기 둘 이상의 메모리 평면들의 각각에서 액세스되는 상기 상이한 각각의 페이지는 상기 메모리 명령어 및 어드레스 쌍들로부터 결정되는, 상기 동시 액세스 단계를 포함할 수 있다.
몇몇 실시예들에서, 상기 판독 레벨 전압 신호에 기초하여 상기 둘 이상의 메모리 평면들의 상이한 각각의 페이지들을 동시에 액세스하는 단계는 타겟 페이지의 페이지 유형에 대응하는 판독 레벨 전압 신호의 전압에 응답하여 상기 둘 이상의 메모리 평면들의 상이한 각각의 페이지들로부터 각각의 데이터를 래칭하는 단계를 포함한다.
본 개시에 따른 방법은 둘 이상의 메모리 평면들 중 하나에 결합된 전역적 액세스 라인 버스의 복수의 전역적 액세스 라인들 중 하나로 판독 레벨 전압 신호를 제공하는 단계를 추가로 포함할 수 있다. 본 개시에 따른 방법은 상기 둘 이상의 메모리 평면들 중 또 다른 평면에 결합된 제 2 전역적 액세스 라인 버스의 제 2 복수의 전역적 액세스 라인들 중 하나로 상기 판독 레벨 전압 신호를 제공하는 단계를 추가로 포함할 수 있으며, 여기에서 상기 판독 레벨 전압 신호가 제공되는 제 2 전역적 액세스 라인 버스의 제 2 복수의 전역적 액세스 라인들 중 하나의 위치는 상기 판독 레벨 전압 신호가 제공되는 상기 전역적 액세스 라인 버스의 복수의 전역적 액세스 라인들 중 하나의 상대적 위치와 상이하다. 본 개시에 따른 방법은 전역적 액세스 라인 버스의 복수의 전역적 액세스 라인들의 나머지 전역적 액세스 라인들로 패스 전압 신호를 제공하는 단계를 추가로 포함할 수 있다.
도 1은 본 개시의 실시예에 따라 다수의 메모리 평면들의 동시 메모리 액세스를 수행하도록 구성된 메모리를 포함한 장치의 블록도이다.
도 2는 본 개시의 실시예에 따라 다수의 메모리 평면들의 동시 메모리 액세스를 수행하도록 구성된 메모리의 블록도이다.
도 3은 본 개시의 실시예에 따라 다수의 메모리 평면들의 동시 메모리 액세스를 수행하도록 구성된 메모리의 블록도이다.
도 4는 본 개시의 실시예에 따라 다수의 메모리 평면들의 동시 메모리 액세스를 수행하도록 구성된 메모리의 블록도이다.
도 5는 본 개시의 실시예에 따라 다수의 메모리 평면들의 동시 메모리 액세스를 수행하도록 구성된 메모리의 일 부분의 블록도이다.
도 6은 본 개시의 실시예에 따른 판독 레벨 전압의 대표적인 전압 프로파일의 예시이다.
도 7은 본 개시의 실시예에 따른 판독 레벨 전압의 대표적인 전압 프로파일의 예시이다.
다수의 메모리 평면들의 동시 액세스를 위한 장치들 및 방법들이 여기에서 개시된다. 특정한 세부사항들이 본 개시의 실시예들의 충분한 이해를 제공하기 위해 이하에서 제시된다. 그러나, 본 개시의 실시예들은 이들 특정한 세부사항들 없이 실시될 수 있다는 것이 이 기술분야의 숙련자에게 명백할 것이다. 게다가, 여기에서 설명된 본 개시의 특정한 실시예들은 예로서 제공되며 본 개시의 범위를 이들 특정한 실시예들에 제한하기 위해 사용되어서는 안된다. 다른 인스턴스들에서, 잘 알려진 회로들, 제어 신호들, 타이밍 프로토콜들, 및 소프트웨어 동작들은 본 개시를 불필요하게 모호하게 하는 것을 피하기 위해 상세히 도시되지 않았다.
도 1은 본 개시의 실시예에 따라 다수의 메모리 평면들의 동시 메모리 액세스를 수행하도록 구성된 메모리를 포함한 장치(100)(예로서, 집적 회로, 메모리 디바이스, 메모리 시스템, 전자 디바이스 또는 시스템, 스마트폰, 태블릿, 컴퓨터, 서버 등)의 블록도이다. 장치(100)는 메모리(150)를 포함할 수 있다. 몇몇 실시예들에서, 메모리(150)는 명령어, 어드레스, 및 데이터(CAD) 버스(130)를 통해 제어기(110)에 결합될 수 있다. 메모리(150)는 CAD 버스(130)를 통해 제어기(110)로부터 명령어들 및/또는 어드레스들을 수신하도록 구성될 수 있으며, 메모리는 CAD 버스(130)를 통해 데이터를 수신하고 및/또는 데이터를 제공하도록 구성될 수 있다.
몇몇 예들에서, 메모리(150)는 NAND, NOR, 또는 상-변화 메모리와 같은, 비-휘발성 메모리일 수 있다. 메모리(150)는 다수의 평면들(예로서, 파티션들)에 걸쳐 조직된 셀들의 어레이를 포함할 수 있다. 메모리 평면들은 블록들로 분할될 수 있으며, 각각의 블록은 다수의 메모리 셀 페이지들을 갖는다. 각각의 페이지는 각각의 액세스 라인에 결합되는 메모리 셀들의 로우 또는 컬럼을 포함할 수 있다. 메모리(150)는 메모리 셀들의 페이지로부터 소거하고, 프로그램하며, 및/또는 판독하기 위한 메모리 액세스 동작 동안 평면의 선택된 블록의 액세스 라인으로 판독 레벨 전압 신호를 제공할 수 있다. 메모리 셀들의 페이지의 데이터를 액세스하기 위해 요구된 판독 레벨 전압 프로파일들은 페이지 유형에 의존할 수 있다. 페이지 유형은 페이지에서의 메모리 셀의 유형(예로서, 단일 레벨 셀(SLC), 다중-레벨 셀(MLC), 3중 레벨 셀(TLC) 등) 및 액세스되는 메모리 셀들의 레벨(예로서, SLC/MLC/TLC 페이지에 대해, 상부 페이지(UP), 하부 페이지(LP), 중간 페이지(MP))에 기초할 수 있다. 메모리(150)는 둘 이상의 메모리 평면들의 동시 메모리 페이지 액세스들을 수행하는 회로를 포함할 수 있다. 예를 들면, 메모리(150)는 상이한 페이지 유형들을 포함하여, 둘 이상의 메모리 평면들의 페이지들의 동시 액세스를 가능하게 하기 위해 메모리(150)의 각각의 메모리 평면과 연관된 각각의 전역적 액세스 라인(GAL) 디코더 회로 및 각각의 판독 레벨 전압 조절기 회로를 포함할 수 있다. GAL 디코더 회로들의 각각은 각각의 GAL 버스를 통해 메모리 평면들의 각각의 평면에 결합될 수 있다. 몇몇 실시예들에서, 메모리(150)는 GAL 디코더 회로들의 각각으로 각각의 패스 전압 신호들을 제공하도록 구성된 하나 이상의 패스 전압 회로들을 추가로 포함할 수 있다. 몇몇 실시예들에서, 메모리 페이지 액세스들은 동시 발생적이며, 예를 들면, 각각의 메모리 페이지들에 대한 메모리 액세스 동작들은 적어도 부분적으로 시간적으로 중첩한다. 몇몇 실시예들에서, 각각의 메모리 페이지들에 대한 메모리 액세스 동작들은 동시에 발생할 수 있지만, 본 발명의 실시예들은 동시 메모리 액세스 동작들에 제한되지 않는다.
몇몇 예들에서, 메모리(150)는 둘 이상의 메모리 평면들의 상이한 페이지들의 동시 액세스를 제어하도록 구성된 내부 제어기를 포함할 수 있다. 즉, 내부 제어기는 각각의 GAL 버스들 상에 제공된 전압들을 제어하기 위해 둘 이상의 메모리 평면들과 연관된 GAL 디코더 회로들의 각각으로 각각의 세트의 GAL 제어 신호들을 제공할 수 있다. 내부 제어기는 또한 각각의 판독 레벨 전압 신호들 상에 제공된 각각의 판독 레벨 전압 프로파일을 제어하기 위해 둘 이상의 메모리 평면들과 연관된 판독 레벨 전압 조절기 회로들의 각각으로 각각의 판독 레벨 전압 제어 신호를 제공할 수 있다. 동시 판독 액세스들은 CAD 버스(130)를 통해 제어기(110)로부터 수신된 명령어 및 어드레스 데이터의 쌍들에 기초할 수 있다. 내부 제어기는 예를 들면, 둘 이상의 메모리 평면들의 각각과 연관된 페이지 버퍼들을 제어하고 그로부터 데이터를 검색하며, 및/또는 그것으로 데이터를 제공함으로써, 동시 메모리 액세스 동작들 동안 둘 이상의 메모리 평면들의 각각의 개별 페이지들을 동시에 액세스할 수 있다.
동작 동안, 메모리(150)는 메모리 명령어 및 어드레스 쌍들의 그룹을 수신할 수 있다. 메모리 명령어 및 어드레스 쌍들의 수신된 그룹은 CAD 버스를 통해 제어기(110)에 의해 제공될 수 있다. 몇몇 실시예들에서, 제어기(110)는 메모리(150)에 의한 동시 판독 액세스들을 명령할 수 있다. 메모리(150)는 메모리 명령어 및 어드레스 쌍들의 그룹과 연관된 둘 이상의 메모리 평면들에 대한 동시 메모리 동작들(예로서, 판독 동작들 또는 프로그램 동작들)을 수행하도록 구성될 수 있다. 예를 들면, 메모리 명령어 및 어드레스 쌍들의 그룹이 판독 명령어들일 때, 메모리(150)는 메모리(150)의 둘 이상의 메모리 평면들로부터 판독 데이터를 동시에 검색할 수 있다. 메모리(150)는 CAD 버스(130)를 통해 판독 데이터를 제어기(110)에 제공하며 제어기(110)로부터 데이터를 수신할 수 있다. 메모리(150)는 특정한 명령어들에 응답하여 CAD 버스(130)를 통해 부가적인 정보를 제어기(110)로 제공할 수 있다. 정보는, 예를 들면, 메모리(150)가 메모리 동작을 수행하기 위해 이용 가능한지 및/또는 메모리(150)가 메모리 동작을 수행하기 위해 이용 가능해질 수 있기 전 시간의 양을 나타낼 수 있다.
통상적으로, 메모리 액세스 동작 동안, 페이지의 데이터를 액세스하기 위한 절차는 페이지 유형에 의존적일 수 있다. 즉, MLC 또는 TLC 페이지로부터 데이터를 판독하기 위해, 판독 레벨 전압 프로파일들은 페이지의 각각의 메모리 셀의 어떤 레벨(예로서, 비트)이 판독되는지에 의존할 수 있다. 예를 들면, MLC 페이지의 LP에서의 비트가 판독된다면, 판독 동작 동안 제 1 판독 레벨 전압 프로파일을 가진 판독 레벨 전압 신호가 GAL 버스의 연관된 GAL에 제공될 수 있으며 하나 이상의 패스 전압 프로파일들을 가진 패스 전압 신호들이 GAL 버스의 다른 GAL들로 제공될 수 있다. 즉, 패스 전압 신호들은 모두 공통 전압들 및 전압 프로파일들일 수 있거나, 또는 몇몇은 상이한 전압들 또는 전압 프로파일들을 가질 수 있다. 예를 들면, 제 1 판독 전압을 수신하는 GAL에 인접한 GAL들에 제공된 패스 전압은 다른 남아있는 GAL들에 제공된 패스 전압 프로파일들과 상이할 수 있다. MLC 페이지의 UP에서의 비트가 판독된다면, 제 2 및 제 3 판독 레벨 전압 프로파일을 가진 판독 레벨 전압 신호가 GAL 버스의 연관된 GAL에 제공될 수 있으며 적어도 제 2 및 제 3 패스 전압 프로파일들을 가진 패스 전압 신호들이 GAL 버스의 다른 GAL들로 제공될 수 있다.
내부 제어기는, 동시 메모리 액세스 동작들을 위해, 각각의 페이지 유형(예로서, UP, MP, LP, SLC/MLC/TLC 페이지)에 기초하여 둘 이상의 메모리 평면들에 대한 블록 제어기들, 전압 조절기 회로들, 및 GAL 디코더 회로들을 구성할 수 있다. 몇몇 실시예들에서, 각각의 메모리 평면은 개개의 판독 레벨 전압 조절기 및 패스 전압 조절기 회로들 및 각각의 개개의 GAL 디코더 회로 및 각각의 블록 제어기와 연관될 수 있다. 둘 이상의 메모리 평면들에 대해, 내부 제어기는 특정한 메모리 액세스에 따라 개개의 판독 레벨 전압 조절기 및 패스 전압 조절기 회로들, 각각의 GAL 디코더 회로, 및 각각의 블록 제어기를 구성할 수 있다. 예를 들면, 내부 제어기는 제 1 메모리 평면의 블록 내에서 페이지의 UP 판독을 위해 제 1 블록 제어기, 제 1 GAL 디코더 회로, 제 1 판독 레벨 전압 조절기 회로, 및 제 1 패스 전압 조절기 회로를 구성할 수 있다. 뿐만 아니라, 내부 제어기는 제 2 메모리 평면의 상이한 블록 내에서 상이한 페이지의 LP 판독을 위해 제 2 블록 선택기 신호, 제 2 GAL 디코더 회로, 제 2 판독 레벨 전압 조절기, 및 제 2 패스 전압 조절기 회로를 동시에 구성할 수 있다. 구성된 제 1 및 제 2 GAL 디코더 회로들은 각각의 GAL 버스들을 통해 둘 이상의 메모리 평면들의 각각의 개별 페이지들로 각각의 판독 레벨 전압 신호들을 동시에 제공할 수 있다. 동시 메모리 액세스 동작들은, 예를 들면, 각각의 비트라인들을 충전하며, 페이지 버퍼들에서 데이터를 감지하고 래칭하는 것을 포함할 수 있다. 예에서, 내부 제어기는 판독 동작 동안 타겟팅된 페이지 유형에 기초하여 선택된 독립적 판독 레벨 전압 프로파일을 북엔드하는 공통 프롤로그 전압 프로파일 및 공통 에필로그 전압 프로파일을 가진 판독 레벨 전압 신호를 제공하도록 판독 레벨 전압 조절기들의 각각을 제어할 수 있다. 다른 예들에서, 내부 제어기는 둘 이상의 메모리 페이지 유형들과 연관된 판독 레벨 전압 프로파일들(예로서, 제 1 시간 기간 동안 제 1 페이지 유형과 연관된 제 1 판독 레벨 전압 신호, 제 2 시간 기간 동안 제 2 페이지 유형과 연관된 제 2 판독 레벨 전압 신호 등)을 포함하는 공통 전압 프로파일을 가진 각각의 판독 레벨 전압 신호들을 제공하도록 판독 레벨 전압 조절기들을 제어할 수 있으며 타겟팅된 메모리 페이지 유형에 대응하는 전압을 가진 각각의 판독 레벨 전압 신호에 대응하는 시간 기간 동안 데이터를 래칭하도록 페이지 버퍼 회로들을 제어할 수 있다.
모든 판독 레벨 전압 신호들을 가능하게 하는 것을 통한 공통 램프(ramp)는 판독 시간 동작을 증가시킬 수 있지만, 각각의 전압 조절기를 개별적으로 제어하도록 구성된 내부 제어기와 비교하여, 덜 복잡하며 물리적으로 크기가 더 작은 내부 제어기를 야기할 수 있다. 동시 판독 액세스들을 수행하도록 구성된 내부 제어기는 다수의 메모리 평면들의 동시 액세스를 지원하지 않는 내부 제어기를 가진 메모리와 비교하여 메모리(150)의 개선된 효율 및 성능을 제공한다.
도 2는 본 개시의 실시예에 따른 다수의 메모리 평면들의 동시 메모리 액세스를 수행하도록 구성된 메모리(200)를 예시한다. 메모리(200)는 복수의 메모리 셀들을 가진 메모리 어레이(230)를 포함한다. 메모리 셀들은, NAND 플래시 셀들과 같은, 비-휘발성 메모리 셀들일 수 있거나, 또는 일반적으로 임의의 유형의 메모리 셀들일 수 있다. 메모리(200)는 도 1의 메모리(150)에서 구현될 수 있다. 몇몇 예들에서, 메모리 어레이(230)는 복수의 메모리 평면들로 분할될 수 있다.
명령어 신호들, 어드레스 신호들 및 데이터 신호들은 명령어, 어드레스, 및 데이터(CAD) 버스(226)를 통해 송신된 순차적 입력/출력("I/O") 신호들의 세트들로서 메모리(200)에 제공될 수 있다. 유사하게, 데이터 신호들은 CAD 버스(226)를 통해 메모리(200)로부터 제공될 수 있다. CAD 버스(226)는 내부 제어기(260)에 연결되는 I/O 버스(228)를 포함할 수 있다. I/O 버스(228)는 내부 제어기(260)로 명령어 신호들, 어드레스 신호들, 및 데이터 신호들을 제공할 수 있다. 내부 제어기(260)는 I/O 버스(228) 및 내부 데이터 버스(222), 및 내부 어드레스 버스(224) 사이에서 신호들을 라우팅할 수 있다. 내부 제어기(260)는 도 1의 메모리(150)에서 구현될 수 있다. 내부 제어기(260)는 메모리(200)의 동작을 제어하기 위해 CAD 버스(226)를 통해 다수의 제어 신호들을 수신할 수 있다. 내부 제어기(260)는 메모리 어레이(230)의 둘 이상의 메모리 평면들의 동시 메모리 액세스를 가능하게 할 수 있다. 몇몇 예들에서, 내부 제어기(260)는 페이지 유형에 관계없이, 둘 이상의 메모리 평면들을 동시에 액세스하도록 구성될 수 있다. 예를 들면, 내부 제어기(260)는 메모리 명령어 및 어드레스 쌍들을 수신할 수 있으며, 수신된 메모리 명령어 및 어드레스 쌍들에 기초하여 메모리 어레이(230)의 둘 이상의 메모리 평면들과 연관된 판독 레벨 전압 조절기 및 패스 전압 조절기 회로들(예로서, 페이지 유형에 기초한), GAL 디코더 회로들(예로서, 페이지 위치에 기초한), 및 블록 제어기들(예로서, 블록 선택에 기초한)을 구성하기 위해 컬럼 디코더(250) 및/또는 로우 디코더(240)로 신호들을 제공(예로서, 전송)할 수 있다. 전압 조절기 회로들, GAL 디코더 회로들, 및 블록 제어기들을 구성한 후, 내부 제어기(260)는 예를 들면, 둘 이상의 메모리 평면들의 각각과 연관되는 페이지 버퍼들을 제어하고, 그로부터 데이터를 검색하며, 및/또는 그것으로 데이터를 제공함으로써, 동시 메모리 액세스 동작들 동안, 예를 들면 데이터를 검색하거나 또는 데이터를 프로그램하는, 메모리 어레이(230)의 둘 이상의 메모리 평면들의 각각의 개별 페이지를 동시에 액세스할 수 있다. 동시 메모리 액세스 동작들은 예를 들면, 비트라인들을 충전하는 것, 및 페이지 버퍼들에서 데이터를 감지하는 것 및 래칭하는 것을 포함할 수 있다.
몇몇 실시예들에서, 내부 제어기(260)는 동시 메모리 액세스 동작들을 위해 컬럼 디코더(250) 및/또는 로우 디코더(240)의 판독 레벨 전압 조절기 및 패스 전압 조절기 회로들을 동시에 및 독립적으로 제어할 수 있다(예로서, 판독 레벨 전압 프로파일들은 서로 완전히 독립적으로 동작할 수 있다). 다른 실시예들에서, 내부 제어기(260)는 동시 메모리 액세스 동작들을 위해 공통 전압 프로파일들을 가진 판독 레벨 전압 신호들을 제공하기 위해 컬럼 디코더(250) 및/또는 로우 디코더(240)의 판독 레벨 전압 조절기 및 패스 전압 조절기 회로들을 동시에 제어할 수 있다. 예를 들면, 동시 메모리 액세스 동작은 공통 페이지 유형을 포함할 수 있으며, 따라서 판독 레벨 전압 프로파일들은 둘 이상의 평면들에 걸쳐 공통적일 수 있다. 또 다른 예에서, 내부 제어기(260)는 둘 이상의 메모리 페이지 유형들에 대한 판독 레벨 전압 프로파일들(예로서, 제 1 시간 기간 동안 제 1 페이지 유형과 연관된 제 1 판독 레벨 전압 프로파일, 제 2 시간 기간 동안 제 2 페이지 유형과 연관된 제 2 판독 레벨 전압 프로파일 등)을 포함하는 공통 전압 프로파일을 가진 판독 레벨 전압 신호들을 제공하도록 판독 레벨 전압 조절기들을 제어할 수 있으며, 페이지 버퍼 회로들은 판독 레벨 전압 신호가 타겟팅된 페이지 유형에 대응하는 값을 갖는 시간 기간 동안 비트를 래칭할 수 있다. 또 다른 실시예에서, 내부 제어기(260)는 판독 동작 동안 타겟팅된 페이지 유형에 기초하여 선택된 독립적인 판독 레벨 전압 프로파일을 북엔드하는 공통 프롤로그 전압 프로파일 및 공통 에필로그 전압 프로파일을 가진 판독 전압 신호들을 제공하도록 판독 레벨 전압 조절기들의 각각을 제어할 수 있다.
어드레스 버스(224)는 블록-로우 어드레스 신호들을 로우 디코더(240)로 컬럼 어드레스 신호들을 컬럼 디코더(250)로 제공한다. 로우 디코더(240) 및 컬럼 디코더(250)는 메모리 동작들, 예를 들면, 판독, 프로그램, 및 소거 동작들을 위해 메모리 또는 메모리 셀들의 블록들을 선택하기 위해 사용될 수 있다. 컬럼 디코더(250)는 데이터 신호들이 컬럼 어드레스 신호들에 대응하는 메모리의 컬럼들에 제공될 수 있게 하며 데이터 신호들이 컬럼 어드레스 신호들에 대응하는 컬럼들로부터 제공되도록 허용할 수 있다. 몇몇 예들에서, 컬럼 디코더(250) 및/또는 로우 디코더(240)는 메모리 어레이(230)의 각각의 메모리 평면에 대한 각각의 GAL 디코더 회로 및 판독 레벨 전압 조절기 및 패스 전압 조절기 회로들을 포함할 수 있다. GAL 디코더 회로들은 각각의 복수의 전역적 액세스 라인들을 통해 각각의 메모리 평면들에 결합될 수 있다.
내부 제어기(260)에 의해 디코딩된 메모리 명령어들에 응답하여, 어레이(230)에서의 메모리 셀들이 판독되고, 프로그램되거나, 또는 소거된다. 메모리 어레이(230)에 결합된 판독, 프로그램, 소거 회로들(268)은 내부 제어기(260)로부터 제어 신호들을 수신하며 판독, 프로그램 및 소거 동작들을 위한 다양한 펌핑 전압들을 제공하기 위해 전압 발생기들을 포함한다.
로우 어드레스 신호들이 어드레스 버스(224)에 제공된 후, 내부 제어기(260)는 프로그램 동작을 위해 데이터 신호들을 캐시 레지스터(270)로 제공(예로서, 라우팅)한다. 데이터 신호들은 각각이 I/O 버스(228)의 폭에 대응하는 크기를 갖는 연속 세트들에서 캐시 레지스터(270)에 저장된다. 캐시 레지스터(270)는 어레이(230)에 메모리 셀들의 전체 페이지(예로서, 로우)에 대한 데이터 신호들의 세트들을 순차적으로 저장한다. 저장된 데이터 신호들의 모두는 그 후 어드레스 버스(224)를 통해 결합된 블록-로우 어드레스에 의해 선택된 어레이(230)에서 메모리 셀들의 페이지를 프로그램하기 위해 사용된다. 유사한 방식으로, 판독 동작 동안, 어드레스 버스(224)를 통해 결합된 블록-로우 어드레스에 의해 선택된 메모리 셀들의 페이지로부터의 데이터 신호들은 데이터 레지스터(280)에 저장된다. I/O 버스(228)의 폭에 크기가 대응하는 데이터 신호들의 세트들은 그 후 레지스터(270)에서 I/O 버스(228)로 내부 제어기(260)를 통해 순차적으로 전달된다.
도 3은 본 개시의 실시예에 따라 다수의 메모리 평면들의 동시 메모리 액세스를 수행하도록 구성된 메모리(300)를 예시한다. 메모리(300)는 복수의 메모리 평면들(372(0) 내지 372(3))을 포함한 메모리 어레이를 포함한다. 메모리 평면들(372(0) 내지 372(3))의 각각은 각각의 복수의 메모리 셀들을 포함할 수 있다. 메모리(300)는 다수의 메모리 평면들(372(0) 내지 372(3))에 대한 메모리 액세스 동작들을 동시에 수행하기 위해 전력 제어 회로(364) 및 액세스 제어 회로(362)를 포함한 내부 제어기(360)를 추가로 포함할 수 있다. 메모리(300)는 도 1의 메모리(150) 및/또는 도 2의 메모리(200)에서 구현될 수 있다. 메모리 셀들은, NAND 플래시 셀들과 같은, 비-휘발성 메모리 셀들일 수 있거나, 또는 일반적으로 임의의 유형의 메모리 셀들일 수 있다.
메모리 평면들(372(0) 내지 372(3))은 각각 데이터의 블록들로 분할될 수 있으며, 메모리 평면들(372(0) 내지 372(3))의 각각으로부터 데이터의 상이한 상대적 블록은 메모리 액세스 동작들 동안 동시에 액세스 가능하다. 예를 들면, 메모리 액세스 동작들 동안, 메모리 평면(372(0))의 데이터 블록(382), 메모리 평면(372(1))의 데이터 블록(383), 메모리 평면(372(2))의 데이터 블록(384), 및 메모리 평면(372(3))의 데이터 블록(385)은 각각 동시에 액세스될 수 있다. 메모리 평면들(372(0) 내지 372(3))의 각각은 각각의 블록 선택 신호들(BLK SEL(0-3))에 응답하여 선택된 블록에 GAL(0-3) 버스 라인들을 결합하도록 구성되는 각각의 블록 제어기(390(0-3))를 포함할 수 있다. 도 3에 묘사된 블록 제어기들(390(0) 내지 390(3))에 의해 선택된 블록들(382, 383, 384, 및 385)은 단지 예시 목적들을 위한 것이다. 메모리 평면들(372(0) 내지 372(3))은 임의의 수의 블록들을 가질 수 있으며, 블록 제어기(390(0-3))는 대응하는 수의 블록 제어기들을 가질 수 있다.
메모리 평면들(372(0) 내지 372(3))의 각각은 각각의 페이지 버퍼(376(0) 내지 376(3))에 결합될 수 있다. 각각의 페이지 버퍼(376(0) 내지 376(3))는 각각의 메모리 평면(372(0) 내지 372(3))으로 데이터를 제공하거나 또는 그것으로부터 데이터를 수신하도록 구성될 수 있다. 페이지 버퍼들(376(0) 내지 376(3))은 내부 제어기(360)의 액세스 제어(362)에 의해 제어될 수 있다. 각각의 메모리 평면(372(0) 내지 372(3))으로부터 수신된 데이터는 각각, 페이지 버퍼들(376(0) 내지 376(3))에서 래칭될 수 있다. 몇몇 인스턴스들에서, 데이터는 각각의 페이지 버퍼들(376(0) 내지 376(3))에 의해 래칭될 수 있으며 내부 제어기(360)를 통해서와 같이, CAD 버스에 제공될 수 있다.
메모리 평면들(372(0) 내지 372(3))의 각각은 각각의 GAL(0-3) 버스를 통해 각각의 GAL 디코더 회로(374(0) 내지 374(3))에 추가로 결합될 수 있다. GAL 디코더 회로들(374(0) 내지 374(3))은 메모리 액세스 동작 동안 각각의 GAL(0-3) 버스를 통해 연관된 메모리 평면(372(0) 내지 372(3))의 선택된 블록으로 각각의 판독 레벨 전압 신호들(VRDLV(0-3)) 및 각각의 패스 전압 신호들(VPASS)을 제공하도록 구성될 수 있다. GAL(0-3) 버스들의 각각은 선택된 블록의 페이지와 연관된 메모리 액세스 동작 동안 평면의 선택된 블록의 각각의 로컬 액세스 라인들에 선택적으로 결합되는 개개의 GAL들을 포함할 수 있다. GAL 디코더 회로들(374(0) 내지 374(3))은 내부 제어기(360)로부터 GAL(0-3) CTRL 신호들에 기초하여 제어될 수 있다. GAL 디코더 회로들(374(0) 내지 374(3))의 각각은 각각의 VRDVL(0-3) 신호를 수신하기 위해 판독 레벨 전압 조절기 회로(380(0) 내지 380(3))에 및 각각의 VPASS 신호들을 수신하기 위해 패스 전압 조절기 회로(382)에 결합될 수 있다. 몇몇 실시예들에서, 각각의 VPASS 신호들의 모두는 공통 전압들 및 전압 프로파일들을 가진다. 다른 실시예들에서, 각각의 VPASS 신호들은 각각의 VRDVL(0-3) 신호를 수신하는 GAL(0-3)에 대한 위치에 기초하여 상이한 전압들 및/또는 전압 프로파일들을 가질 수 있다. GAL 디코더 회로들(374(0) 내지 374(3))은 GAL(0-3) CTLR 신호들에 응답하여 각각의 VRDLV(0-3) 신호를 각각의 GAL(0-3) 중 하나로 및 각각의 VPASS 신호들 중 하나를 각각의 GAL(0-3) 버스의 각각의 남아있는 GAL로 제공할 수 있다.
패스 전압 조절기 회로(382)는 내부 제어기(360)로부터의 VPASS CTRL 신호에 기초하여 각각의 VPASS 전압들을 제공하도록 구성될 수 있다. VPASS 신호들은 메모리 액세스 동작 동안 액세스되는 하나 이상의 페이지 유형들에 기초하는 전압 프로파일들을 가질 수 있다. 각각의 VPASS 신호들은 VPUMP 전압으로부터 발생될 수 있다. 판독 레벨 전압 조절기 회로들(380(0) 내지 380(3))은 내부 제어기(360)로부터의 각각의 RD LVL(0-3) CTRL 신호에 기초하여 각각의 VRDLV(0-3) 신호들을 제공하도록 구성될 수 있다. VRDVL(0-3) 신호들은 각각이 메모리 액세스 동작 동안 액세스되는 각각의 페이지 유형에 기초하는 각각의 판독 레벨 전압 프로파일들을 가질 수 있다. VRDLV(0-3) 신호들은 VPUMP 전압으로부터 발생될 수 있다.
내부 제어기(360)는 메모리 명령어 및 어드레스 쌍들의 그룹(예로서, 도 1의 110과 같은, 제어기로부터 수신된)의 각각과 연관된 메모리 액세스 동작들을 동시에 수행하도록 블록 제어기들(390(0) 내지 390(3)), GAL 디코더 회로들(374(0) 내지 374(3)), 패스 전압 조절기 회로(382), 및 판독 레벨 전압 조절기 회로들(380(0) 내지 380(3))을 제어할 수 있다. 내부 제어기(360)는 동시 메모리 액세스 동작들을 위해 패스 전압 조절기 회로(382) 및 GAL 디코더 회로들(374(0) 내지 374(3)) 및 판독 레벨 전압 조절기 회로들(380(0) 내지 380(3))의 각각의 둘 이상을 구성하는 전력 제어 회로(364)를 포함할 수 있다. 내부 제어기(360)는 동시 메모리 액세스 동작들 동안 각각의 메모리 평면들(372(0) 내지 372(3))로부터 데이터를 감지하며 래칭하거나, 또는 각각의 메모리 평면들(372(0) 내지 372(3))로 데이터를 프로그램하도록 페이지 버퍼들(376(0) 내지 376(3)) 중 둘 이상을 제어하도록 구성된 액세스 제어 회로(362)를 추가로 포함할 수 있다.
동작 시, 내부 제어기(360)는 CAD 버스를 통해 메모리 명령어 및 어드레스 쌍들의 그룹을 수신할 수 있으며, 각각의 쌍은 동시에 또는 순차적으로 도착한다. 몇몇 예들에서, 메모리 명령어 및 어드레스 쌍들의 그룹은 둘 이상의 메모리 평면들(372(0) 내지 372(3))과 연관될 수 있다. 내부 제어기(360)는 메모리 명령어 및 어드레스 쌍들의 그룹에 응답하여 둘 이상의 메모리 평면들(372(0) 내지 372(3))에 대한 동시 메모리 액세스 동작들(예로서, 판독 동작들 또는 프로그램 동작들)을 수행하도록 구성될 수 있다. 내부 제어기(360)는 다수의 메모리 평면들을 동시에 액세스하도록 메모리 회로들을 제어하도록 구성될 수 있다. 예를 들면, 내부 제어기(360)의 전력 제어 회로(364)는 동시 메모리 액세스 동작들을 위해 둘 이상의 메모리 평면들(372(0) 내지 372(3))과 연관된 판독 레벨 전압 조절기 회로들(380(0) 내지 380(3)), 패스 전압 조절기 회로(382), GAL 디코더 회로들(374(0) 내지 374(3)), 및 블록 제어기들(390(0) 내지 390(3))을 구성할 수 있다. 블록 제어기들(390(0) 내지 390(3))의 구성은 각각의 GAL(0-3) 버스가 선택된 블록의 로컬 액세스 라인들에 결합되게 하기 위해 각각의 블록 제어기들(390(0) 내지 390(3))로 각각의 BLK SEL(0-3) 신호들을 제공하는 것을 포함할 수 있다. GAL 디코더 회로들(374(0) 내지 374(3))의 구성은 블록 내에서 액세스될 각각의 페이지의 위치에 기초한 값들을 가진 GAL(0-3) CTRL 신호들을 제공하는 것이다. 판독 레벨 전압 조절기 회로들(380(0) 내지 380(3)) 및 패스 전압 조절기 회로(382)의 구성은 각각의 페이지 유형(예로서, UP, MP, LP, SLC/MLC/TLC 페이지)에 기초한 각각의 값들을 가진 VPASS CTRL 신호 및 RD LVL(0-3) CTRL 신호들을 제공하는 것을 포함할 수 있다. 단일 패스 전압 조절기 회로(382)를 가진 몇몇 실시예들에서, 페이지 유형 조합들은 단일 VPASS 신호를 사용하여 액세스될 수 있는 페이지 유형들에 제한될 수 있다. 다수의 패스 전압 조절기 회로들(382)을 가진 다른 실시예들에서, 페이지 유형 조합들은 상이한 VPASS 신호들을 사용하여 액세스될 수 있는 페이지 유형들로 개방될 수 있다. 블록 제어기들(390(0) 내지 390(3)), 판독 레벨 전압 조절기 회로들(380(0) 내지 380(3)), 패스 전압 조절기 회로(382), 및 GAL 디코더 회로들(374(0) 내지 374(3))이 구성된 후, 액세스 제어(362)는 페이지 버퍼들(376(0) 내지 376(3))이 둘 이상의 메모리 평면들(372(0) 내지 372(3))의 각각의 개별 페이지들을 액세스하게 할 수 있으며, 이것은 동시 메모리 액세스 동작들 동안 데이터를 검색하는 것 또는 데이터를 기록하는 것을 포함할 수 있다. 예를 들면, 액세스 제어 회로(362)는 비트라인들을 충전/방전하고, 둘 이상의 메모리 평면들(372(0) 내지 372(3))로부터 데이터를 감지하며, 및/또는 데이터를 래칭하도록 페이지 버퍼들(376(0) 내지 376(3))을 동시에(예로서, 병렬로 및/또는 동시적으로) 제어한다.
내부 제어기(36)로부터 수신된 신호들에 기초하여, 둘 이상의 메모리 평면들(372(0) 내지 372(3))에 결합되는 GAL 디코더 회로들(374(0) 내지 374(3))은 각각의 GAL(0-3) 버스들의 각각의 개개의 GAL로 각각의 VRDLV(0-3) 신호 또는 각각의 VPASS 신호 중 하나를 제공할 수 있다. 뿐만 아니라, GAL 디코더 회로들(374(0) 내지 374(3)) 중 하나는 GAL 디코더 회로들(374(0) 내지 374(3))의 또 다른 것에 의해 각각의 VRDLV(0-3) 신호를 제공받은 GAL(0-3) 버스의 각각의 GAL과 상이한 각각의 GAL(0-3)의 각각의 GAL로 각각의 VRDLV(0-3) 신호를 제공할 수 있다. 예로서, GAL 디코더 회로(374(0))는 GAL(0) 버스의 제 1 GAL로 VRDLV(0) 신호를 제공할 수 있으며 GAL(0) 버스의 남아있는 GAL들로 각각의 VPASS 신호를 제공할 수 있다. GAL 디코더 회로(374(1))는 GAL(1) 버스의 제 3 GAL로 VRDLV(1) 신호를 제공할 수 있으며 GAL(1) 버스의 남아있는 GAL들로 각각의 VPASS 신호를 제공할 수 있다. GAL 디코더 회로(374(2))는 GAL(2) 버스의 제 7 GAL로 VRDLV(2) 신호를 제공할 수 있으며 GAL(2) 버스의 남아있는 GAL들로 각각의 VPASS 신호를 제공할 수 있다. 내부 제어기(360), 블록 제어기들(390(0) 내지 390(3)), GAL 디코더 회로들(374(0) 내지 374(3)), 판독 레벨 전압 조절기 회로들(380(0) 내지 380(3)), 및 패스 전압 조절기 회로(382)는 둘 이상의 메모리 평면들(372(0) 내지 372(3))의 상이한 선택 블록 내에서의 상이한 각각의 페이지들이 동시에 액세스되도록 허용할 수 있다. 예를 들면, 제 1 메모리 평면(372(0))의 제 1 블록의 제 1 페이지는, 페이지 유형에 관계없이, 제 2 메모리 평면(372(1))의 제 2 블록의 제 2 페이지와 동시에 액세스될 수 있다.
몇몇 실시예들에서, 전력 제어(364)는 판독 레벨 전압 조절기 회로들(380(0) 내지 380(3))에 의해 제공된 VRDLV(0-3) 신호들을 독립적으로 제어할 수 있다. 예를 들면, 전력 제어(364)는 상이한 각각의 VRDLV(0-3)가 판독 레벨 전압 조절기 회로들(380(0) 내지 380(3))의 각각에 의해 제공되도록 동시에 및 독립적으로 판독 레벨 제어 신호들(RD LVL(0-3) CTRL)의 각각을 제공할 수 있다. 또 다른 실시예에서, 내부 제어기(360)의 전력 제어(364)는 메모리 액세스 동작 동안 타겟팅된 페이지 유형에 기초하여 선택된 독립적인 판독 레벨 전압 프로파일을 북엔드하는 공통 프롤로그 전압 프로파일 및 공통 에필로그 전압 프로파일을 갖도록 판독 레벨 전압 조절기 회로들(380(0) 내지 380(3))에 의해 제공된 VRDLV(0-3) 신호들을 제어할 수 있다. 예를 들면, 도 7은 시간(T1) 이전에 공통 프롤로그 전압 프로파일, 시간(T2) 후 공통 에필로그 전압 프로파일, 및 시간들(T1 및 T2) 사이에서의 페이지 유형에 기초하여 선택되는 독립적인 판독 레벨 전압 프로파일을 갖는 판독 전압 프로파일을 묘사한다.
또 다른 실시예에서, 전력 제어(364)는 메모리 액세스 동작 동안 하나 이상의 페이지 유형에 대한 판독 레벨 전압들을 통과하는 공통 전압 프로파일을 갖도록 판독 레벨 전압 조절기 회로들(380(0) 내지 380(3))에 의해 제공된 VRDVL(0-3) 신호들을 제어할 수 있다. 예를 들면, 도 6의 최하부 전압 프로파일은 LP 판독 레벨 전압 프로파일(최상부 전압 프로파일) 및 UP 판독 레벨 전압 프로파일(중간 전압 프로파일)을 포함하는 1-패스 판독 레벨 전압 프로파일을 묘사한다. LP 판독은 시간들(T2 및 T3) 사이에서 수행될 수 있으며, UP 판독은 시간들(T3 및 T4), 뿐만 아니라 T1 및 T2 사이에서 수행될 수 있다. 액세스 제어(362)는 페이지 유형에 기초하여 적절한 시간에 데이터를 래칭하도록 페이지 버퍼들(376(0) 내지 376(3))을 제어할 수 있다. 다수의 페이지 유형들에 대한 1-패스 전압 프로파일은 보다 긴 메모리 액세스 동작을 야기할 수 있지만, 완전히 독립적인 전압 프로파일들을 제공할 수 있는 내부 제어기와 비교하여 내부 제어기(360)를 간소화할 수 있다. 뿐만 아니라, 단일 패스 전압 조절기 회로(382)와 유사하게, 다수의 페이지 유형들을 포함하는 1-패스 전압 프로파일을 구현하는 것은 판독 레벨 전압 조절기 회로들(380(0) 내지 380(3))로 하여금, 공통 판독 레벨 전압 프로파일이 둘 이상의 메모리 평면들의 각각에 제공됨에 따라, 단일 판독 레벨 전압 조절기 회로로 조합되도록 허용할 수 있다.
페이지 버퍼들(376(0) 내지 376(3))은 내부 제어기(360) 및 각각의 메모리 평면들(372(0) 내지 372(3))로부터의 신호들에 응답하여 메모리 액세스 동작들 동안 내부 제어기(360)로 데이터를 제공하거나 또는 그로부터 데이터를 수신할 수 있다. 내부 제어기(360)는, 도 1의 제어기(110)와 같은, 제어기로 수신된 데이터를 제공할 수 있다.
메모리(300)는 4보다 많거나 또는 적은 메모리 평면들, GAL 디코더 회로들, 판독 레벨 전압 조절기 회로들, 및 페이지 버퍼들을 포함할 수 있다는 것이 이해될 것이다. GAL(0-3) 버스들의 각각은 8, 16, 32, 64, 128개 등의 개개의 전역적 액세스 라인들을 포함할 수 있다는 것이 또한 이해될 것이다. 내부 제어기(360), GAL 디코더 회로들(374(0) 내지 374(3)), 및 판독 레벨 전압 조절기 회로들(380(0) 내지 380(3))은 상이한 각각의 페이지들이 상이한 페이지 유형일 때 다수의 메모리 평면들의 상이한 각각의 블록들 내에서 상이한 각각의 페이지들을 동시에 액세스할 수 있다.
도 4는 본 개시의 실시예에 따라 다수의 메모리 평면들의 동시 메모리 액세스를 수행하도록 구성된 메모리(400)를 예시한다. 메모리(400)는 복수의 메모리 평면들(372(0) 내지 372(3))을 포함한 메모리 어레이를 포함한다. 메모리 평면들(372(0) 내지 372(3))의 각각은 각각의 복수의 메모리 셀들을 포함할 수 있다. 메모리(300)는 다수의 메모리 평면들(372(0) 내지 372(3))에 대한 메모리 액세스 동작들을 동시에 수행하기 위해 전력 제어 회로(464) 및 액세스 제어 회로(462)를 포함한 내부 제어기(460)를 추가로 포함할 수 있다. 메모리(400)는 도 1의 메모리(150), 및/또는 도 2의 메모리(200)에서 구현될 수 있다. 메모리(400)는 도 3의 메모리(300)에 대하여 이전에 설명된 요소들을 포함할 수 있다. 이들 요소들은 도 3에서 사용된 동일한 참조 부호들을 사용하여 도 4에서 식별되며 공통 요소들의 동작은 이전에 설명된 바와 같다. 결과적으로, 이들 특정한 요소들의 동작에 대한 상세한 설명은 간결성을 위해 반복되지 않을 것이다.
GAL 디코더 회로들(374(0) 내지 374(3))의 각각은 각각의 VRDLV(0-3) 신호를 수신하기 위해 판독 레벨 전압 조절기 회로(380(0) 내지 380(3))에 및 각각의 패스 전압 신호들(VPASS(0-3))을 수신하기 위해 각각의 패스 전압 조절기 회로(482(0) 내지 482(3))에 결합될 수 있다. GAL 디코더 회로들(374(0) 내지 374(3))은 GAL(0-3) CTLR 신호들에 응답하여 각각의 GAL(0-3) 버스의 각각의 개개의 GAL로 각각의 VRDLV(0-3) 전압 또는 각각의 VPASS(0-3) 신호 중 하나를 제공할 수 있다.
패스 전압 조절기 회로들(482(0) 내지 482(3))은 내부 제어기(460)로부터의 각각의 VPASS(0-3) CTRL 신호에 기초하여 각각의 VPASS(0-3) 신호들을 제공하도록 구성될 수 있다. VPASS(0-3) 신호들은 각각이 메모리 액세스 동작 동안 액세스되는 각각의 페이지 유형에 기초하며 및/또는 GAL(0-3)의 블록 내에서 특정한 GAL의 위치에 기초하는 각각의 전압 프로파일들을 가질 수 있다. VPASS(0-3) 신호들은 VPUMP 전압으로부터 발생될 수 있다.
내부 제어기(460)는 메모리 명령어 및 어드레스 쌍들의 그룹(예로서, 도 1의 110과 같이, 제어기로부터 수신된)의 각각과 연관된 메모리 액세스 동작들을 동시에 수행하도록 블록 제어기들(390(0) 내지 390(3)), GAL 디코더 회로들(374(0) 내지 374(3)), 패스 전압 조절기 회로들(482(0) 내지 482(3)), 및 판독 레벨 전압 조절기 회로들(380(0) 내지 380(3))을 제어할 수 있다. 내부 제어기(460)는 동시 메모리 액세스 동작들을 위해 블록 제어기들(390(0) 내지 390(3)), GAL 디코더 회로들(374(0) 내지 374(3)), 패스 전압 조절기 회로들(482(0) 내지 482(3)), 및 판독 레벨 전압 조절기 회로들(380(0) 내지 380(3))의 각각 중 둘 이상을 구성하는 전력 제어 회로(464)를 포함할 수 있다. 내부 제어기(460)는 동시 메모리 액세스 동작들을 수행하기 위해 각각의 메모리 평면들(372(0) 내지 372(3))로부터 데이터를 감지하며 래칭하거나, 또는 각각의 메모리 평면들(372(0) 내지 372(3))로 데이터를 프로그램하도록 페이지 버퍼들(376(0) 내지 376(3)) 중 둘 이상을 제어하도록 구성된 액세스 제어 회로(462)를 추가로 포함할 수 있다.
동작 시, 내부 제어기(460)는 CAD 버스를 통해 메모리 명령어 및 어드레스 쌍들의 그룹을 수신할 수 있다. 몇몇 예들에서, 메모리 명령어 및 어드레스 쌍들의 그룹은 각각 상이한 각각의 메모리 평면(372(0) 내지 372(3))과 연관될 수 있다. 내부 제어기(460)는 메모리 명령어 및 어드레스 쌍들의 그룹에 응답하여 다수의 메모리 평면들(372(0) 내지 372(3))에 대한 동시 메모리 액세스 동작들(예로서, 판독 동작들 또는 프로그램 동작들)을 수행하도록 구성될 수 있다. 몇몇 예들에서, 메모리 명령어 및 어드레스 쌍들의 그룹은 둘 이상의 메모리 평면들(372(0) 내지 372(3))과 연관될 수 있다. 내부 제어기(460)는 메모리 명령어 및 어드레스 쌍들의 그룹에 응답하여 둘 이상의 메모리 평면들(372(0) 내지 372(3))에 대한 동시 메모리 액세스 동작들(예로서, 판독 동작들 또는 프로그램 동작들)을 수행하도록 구성될 수 있다. 내부 제어기(360)는 다수의 메모리 평면들을 동시에 액세스하도록 메모리 회로들을 제어하도록 구성될 수 있다. 예를 들면, 내부 제어기(460)의 전력 제어 회로(464)는 동시 메모리 액세스 동작들을 위해 둘 이상의 메모리 평면들(372(0) 내지 372(3))과 연관된 판독 레벨 전압 조절기 회로들(380(0) 내지 380(3)), 패스 전압 조절기 회로들(482(0) 내지 482(3)), GAL 디코더 회로들(374(0) 내지 374(3)), 및 블록 제어기들(390(0) 내지 390(3))을 구성할 수 있다. 블록 제어기들(390(0) 내지 390(33))의 구성은 각각의 GAL(0-3) 버스가 선택된 블록의 로컬 액세스 라인들에 결합되게 하기 위해 각각의 블록 제어기들(390(0) 내지 390(3))로 각각의 BLK SEL(0-3) 신호들을 제공하는 것을 포함할 수 있다. GAL 디코더 회로들(374(0) 내지 374(3))의 구성은 블록 내에서 액세스될 각각의 페이지의 위치에 기초한 값들을 가진 GAL(0-3) CTRL 신호들의 공급들을 포함할 수 있다. 판독 레벨 전압 조절기 회로들(380(0) 내지 380(3)) 및 패스 전압 조절기 회로들(482(0) 내지 482(3))의 구성은 각각의 페이지 유형(예로서, UP, MP, LP, SLC/MLC/TLC 페이지)에 기초한 각각의 값들을 가진 RD LVL(0-3) CTRL 신호들 및 VPASS CTRL(0-3) 신호들을 제공하는 것을 포함할 수 있다. 패스 전압 조절기 회로들(482(0) 내지 482(3))을 독립적으로 제어하는 것은 임의의 페이지 유형 조합이 동시에 액세스되도록 허용할 수 있다. 블록 제어기들(390(0) 내지 390(3)), 판독 레벨 전압 조절기 회로들(380(0) 내지 380(3)), 패스 전압 조절기 회로들(482(0) 내지 482(3)), 및 GAL 디코더 회로들(374(0) 내지 374(3))이 구성된 후, 액세스 제어(362)는 페이지 버퍼들(376(0) 내지 376(3))이 동시 메모리 액세스 동작들 동안, 데이터를 검색하는 것 또는 데이터를 기록하는 것을 포함할 수 있는, 둘 이상의 메모리 평면들(372(0) 내지 372(3))의 각각의 개별 페이지들을 액세스하게 할 수 있다. 예를 들면, 액세스 제어 회로(362)는 비트라인들을 충전/방전하고, 둘 이상의 메모리 평면들(372(0) 내지 372(3))로부터 데이터를 감지하며, 및/또는 데이터를 래칭하도록 페이지 버퍼들(376(0) 내지 376(3))을 동시에(예로서, 병렬로 및/또는 동시적으로) 제어할 수 있다.
내부 제어기(460)로부터 수신된 신호들에 기초하여, 둘 이상의 메모리 평면들(372(0) 내지 372(3))에 결합되는 GAL 디코더 회로들(374(0) 내지 374(3))은 각각의 GAL(0-3) 버스들의 각각의 개개의 GAL로 각각의 VRDLV(0-3) 신호 또는 각각의 VPASS(0-3) 신호 중 하나를 제공할 수 있다. 뿐만 아니라, GAL 디코더 회로들(374(0) 내지 374(3)) 중 하나는 GAL 디코더 회로들(374(0) 내지 374(3)) 중 또 다른 것에 의해 각각의 VRDLV(0-3)를 제공받은 GAL(0-3) 버스의 각각의 GAL과 상이한 각각의 GAL(0-3) 버스의 각각의 GAL로 각각의 VRDLV(0-3) 신호를 제공할 수 있다. 예로서, GAL 디코더 회로(374(0))는 GAL(0) 버스의 제 1 GAL의 VRDLV(0) 신호를 제공할 수 있으며 GAL(0) 버스의 남아있는 GAL들로 각각의 VPASS(0) 신호를 제공할 수 있다. 몇몇 예들에서, VPASS(0) 신호는 하나 이상의 VPASS 전압 프로파일 또는 전압 신호를 나타낼 수 있다. GAL 디코더 회로(374(1))는 GAL(1) 버스의 제 3 GAL로 VRDLV(1) 신호를 제공할 수 있으며 GAL(1) 버스의 남아있는 GAL들로 각각의 VAPSS(1) 신호를 제공할 수 있다. 몇몇 예들에서, VAPSS(1) 신호는 하나 이상의 VPASS 전압 프로파일 또는 전압 신호를 나타낼 수 있다. GAL 디코더 회로(374(2))는 GAL(2) 버스의 제 7 GAL로 VRDLV(2) 신호를 제공할 수 있으며 GAL(2) 버스의 남아있는 GAL들로 각각의 VPASS(2) 신호를 제공할 수 있다. 몇몇 예들에서, VPASS(2) 신호는 하나 이상의 VPASS 전압 프로파일 또는 전압 신호를 나타낼 수 있다. 내부 제어기(460), 블록 제어기들(390(0) 내지 390(3)), GAL 디코더 회로들(374(0) 내지 374(3)), 판독 레벨 전압 조절기 회로들(380(0) 내지 (380(3)), 및 패스 전압 조절기 회로들(482(0) 내지 482(3))은 둘 이상의 메모리 평면들(372(0) 내지 372(3))의 상이한 선택 블록 내에서의 상이한 각각의 페이지들이 동시에 액세스되도록 허용할 수 있다.
몇몇 실시예들에서, 내부 제어기(460)의 전력 제어(464)는 판독 레벨 전압 조절기 회로들(380(0) 내지 380(3))에 의해 제공된 VRDLV(0-3) 신호들을 독립적으로 제어할 수 있으며, 또한 패스 전압 조절기 회로들(382(0) 내지 382(3))에 의해 제공된 VPASS(0-3) 신호들을 독립적으로 제어할 수 있다. 또 다른 실시예에서, 전력 제어(464)는 메모리 액세스 동작 동안 타겟팅된 페이지 유형에 기초하여 선택된 독립적인 판독 레벨 전압 프로파일을 북엔드하는 공통 프롤로그 전압 프로파일 및 공통 에필로그 전압 프로파일을 갖도록 판독 레벨 전압 조절기 회로들(380(0) 내지 380(3))에 의해 제어된 VRDLV(0-3) 신호들을 제어할 수 있다. 또 다른 실시예에서, 전력 제어(464)는 메모리 액세스 동작 동안 하나 이상의 페이지 유형에 대한 판독 레벨 전압들을 통과하는 공통 전압 프로파일을 갖도록 판독 레벨 전압 조절기 회로들(380(0) 내지 380(3))에 의해 제공된 VRDLV(0-3) 신호들을 제어할 수 있다.
페이지 버퍼들(376(0) 내지 376(3))은 내부 제어기(460) 및 각각의 메모리 평면들(372(0) 내지 372(3))로부터의 신호들에 응답하여 메모리 액세스 동작들 동안 내부 제어기(460)로 데이터를 제공하거나 또는 그로부터 데이터를 수신할 수 있다. 내부 제어기(460)는 도 1의 제어기(110)와 같은, 제어기로 수신된 데이터를 제공할 수 있다.
메모리(400)는 4보다 많거나 또는 더 적은 메모리 평면들, GAL 디코더 회로들, 판독 레벨 전압 조절기 회로들, 패스 전압 조절기 회로들, 및 페이지 버퍼들을 포함할 수 있다는 것이 이해될 것이다. GAL(0-3) 버스들의 각각은 8, 16, 32, 64, 128개 등의 개개의 전역적 액세스 라인들을 포함할 수 있다는 것이 또한 이해될 것이다. 내부 제어기(360), GAL 디코더 회로들(374(0) 내지 374(3)), 및 판독 레벨 전압 조절기 회로들(380(0) 내지 380(3))은 상이한 각각의 페이지들이 상이한 페이지 유형일 때 다수의 메모리 평면들의 상이한 각각의 블록들 내에서 상이한 각각의 페이지들을 동시에 액세스할 수 있다.
도 5는 본 개시의 실시예에 따라 다수의 메모리 평면들의 동시 메모리 액세스를 수행하도록 구성된 메모리(500)의 일 부분을 예시한다. 메모리(500)의 부분은 GAL0-N 다중화기 회로들(576(0) 내지 576(N))을 가진 GAL 디코더 회로(574)를 포함한다. 메모리(500)의 부분은 GAL 디코더 회로(574)를 제어하도록 구성된 전력 제어 회로(564)를 포함한 내부 제어기(560)를 추가로 포함할 수 있다. 메모리(500)의 부분은 판독 레벨 전압 조절기(580), 패스 전압 조절기(582), 및 전압 펌프(584)를 추가로 포함할 수 있다. 메모리(500)의 부분은 도 1의 메모리(150) 및/또는 도 2의 메모리(200)에서 구현될 수 있다. GAL 디코더 회로(574)는 도 3 및/또는 도 4의 GAL 디코더 회로들(374(0) 내지 374(3)) 중 임의의 것에서 구현될 수 있으며, 내부 제어기(560)는 도 2의 내부 제어기(260), 도 3의 내부 제어기(360), 및/또는 도 4의 내부 제어기(460)에서 구현될 수 있다.
메모리 액세스 동작 동안, GAL0-N 다중화기 회로들(576(0) 내지 576(N))의 각각은 내부 제어기(560)로부터의 각각의 GAL CTRL 0-N 신호에 응답하여 각각의 GAL0-N 라인들 중 하나로 VRDLV 신호를 및 각각의 남아있는 GAL0-N 라인들로 각각의 VPASS 신호들을 제공하도록 구성될 수 있다. GAL0-N 라인들은 도 3 또는 도 4의 GAL(0-3) 버스들 중 임의의 것의 라인들의 세트에 대응할 수 있다. 몇몇 예들에서, VRDLV 신호는 GAL0-N 라인들 중 하나 상에서 제공될 수 있으며, VPASS 신호는 메모리 액세스 동작 동안 남아있는 GAL0-N 라인들로 제공될 수 있다.
전압 펌프(584)는 펌핑된 전압(VPUMP)을 판독 레벨 전압 조절기(580) 및 패스 전압 조절기(582)로 제공할 수 있다. 판독 레벨 전압 조절기(580) 및 패스 전압 조절기(582)는 VPUMP 전압으로부터, 각각 VRDLV 신호 및 각각의 VPASS 신호들을 제공할 수 있다. 판독 레벨 전압 조절기(580)는 내부 제어기(560)로부터의 RD LVL CTRL 신호에 응답하여 VRDLV 신호를 제공할 수 있다. VRDLV 신호는 메모리 액세스 동작 동안 액세스되는 페이지 유형에 기초하는 프로파일을 가질 수 있다. 패스 전압 조절기(582)는 내부 제어기(560)로부터의 VPASS CTRL 신호에 응답하여 각각의 VPASS 신호들을 제공할 수 있다. VPASS 신호들은 메모리 액세스 동작 동안 액세스되는 페이지 유형에 기초하며 및/또는 VRDLV 신호를 통해 액세스될 GAL에 대한 다른 GAL들의 위치에 기초하는 값을 가질 수 있다.
도 5는 단지 단일의 GAL 디코더 회로(574), 단일 판독 레벨 전압 조절기(580), 및 단일 패스 전압 조절기(582)만을 묘사하지만, 메모리(500)의 부분은 몇몇 중 둘 이상 또는 각각을 포함할 수 있으며 내부 제어기(560)는 메모리 액세스 동작 동안 둘 이상의 GAL 디코더 회로들, 둘 이상의 VRDLV 신호 조절기 회로들, 및 둘 이상의 VPASS 신호 조절기 회로들을 동시에 구성할 수 있다. 내부 제어기(560)에 의한 GAL 디코더 회로(574)의 제어는 GAL0-N 다중화기 회로들(576(0) 내지 576(N))의 각각을 제어하는 것을 포함할 수 있다. 내부 제어기(560)는 메모리 액세스 동작 동안 GAL0-N로 VRDLV 또는 VPASS 신호들 중 하나를 제공하기 위해 판독 레벨 전압 조절기(580), 패스 전압 조절기(582), 및 GAL 디코더 회로(574)의 GAL0-N 다중화기 회로들(576(0) 내지 576(N))을 구성하는 전력 제어 회로(564)를 포함할 수 있다.
동작 시, 내부 제어기(560)는 CAD 버스를 통해 메모리 명령어 및 어드레스 쌍들의 그룹을 수신할 수 있다. 몇몇 예들에서, 메모리 명령어 및 어드레스 쌍들의 그룹은 각각 상이한 각각의 메모리 평면(도시되지 않음)과 연관될 수 있다. 내부 제어기(560)는 메모리 명령어 및 어드레스 쌍들의 그룹에 응답하여 다수의 메모리 평면들에 대한 동시 메모리 액세스 동작들(예로서, 판독 동작들 또는 프로그램 동작들)을 수행하도록 구성될 수 있다.
메모리 평면들 중 하나 상에서 메모리 액세스 동작을 수행할 때, 내부 제어기(560)의 전력 제어 회로(564)는 메모리 평면들 중 하나가 동시 메모리 액세스 동작에 대한 메모리 명령어 및 어드레스 쌍들의 그룹 중 하나와 연관될 때 GAL0-N 라인들로 VRDLV 신호 또는 각각의 VPASS 신호들 중 하나를 제공하도록 판독 레벨 전압 조절기(580), 패스 전압 조절기(582), 및 GAL 디코더 회로(574)의 GAL0-N 다중화기 회로들(576(0) 내지 576(N))의 각각을 구성할 수 있다. 판독 레벨 전압 조절기(580) 및 패스 전압 조절기(582)의 구성은, 페이지를 액세스하기 위해 요구된 VRDLV 및 VPASS 신호들이 페이지 유형에 기초할 수 있으므로, 각각의 페이지 유형(예로서, UP, MP, LP, SLC/MLC/TLC 페이지)에 기초할 수 있다. 판독 레벨 전압 조절기(580), 패스 전압 조절기(582), 및 GAL 디코더 회로(574)가 GAL0-N 라인들의 각각 상에서 VRDLV 또는 VPASS 신호들 중 하나를 제공하기 위해 구성된 후, 내부 제어기(560)는 GALP0-N 라인들에 결합된 각각의 메모리 페이지를 액세스할 수 있다.
몇몇 실시예들에서, 전력 제어(564)는 메모리 액세스 동작 동안 하나 이상의 페이지 유형에 대한 판독 레벨 전압들을 통과하는 전압 프로파일을 갖도록 판독 레벨 전압 조절기 회로(580)에 의해 제공된 VRDLV 신호들을 제어할 수 있다. 또 다른 실시예에서, 전력 제어(564)는 메모리 액세스 동작 동안 타겟팅된 페이지 유형에 기초하여 선택된 독립적인 판독 레벨 전압 프로파일을 북엔드하는 프롤로그 전압 프로파일 및 에필로그 전압 프로파일을 갖도록 판독 레벨 전압 조절기 회로들(580)에 의해 제공된 VRDLV 신호를 제어할 수 있다.
메모리(500)의 부분은 하나 이상의 GAL 디코더 회로, 판독 레벨 전압 조절기 회로들, 및 패스 전압 조절기 회로들을 포함할 수 있다는 것이 이해될 것이다. GAL0-N의 각각은 8, 16, 32, 64, 128개 등의 전역적 액세스 라인들을 포함할 수 있다는 것이 또한 이해될 것이다.
앞서 말한 것으로부터, 본 개시의 특정 실시예들이 예시의 목적들을 위해 여기에서 설명되었지만, 다양한 수정들이 개시의 사상 및 범위로부터 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다. 따라서, 개시는 첨부된 청구항들에 의한 경우를 제외하고 제한되지 않는다.

Claims (34)

  1. 장치에 있어서,
    복수의 메모리 평면들을 포함한 메모리 어레이로서, 상기 복수의 메모리 평면들의 각각은 복수의 메모리 셀들을 포함하는, 상기 메모리 어레이;
    복수의 전역적 액세스 라인 디코더 회로들로서, 상기 복수의 전역적 액세스 라인 디코더 회로들의 전역적 액세스 라인 디코더 회로는 각각의 전역적 액세스 라인 버스를 통해 상기 복수의 메모리 평면들의 각각의 평면에 결합되고, 메모리 액세스 동작 동안, 상기 전역적 액세스 라인 디코더 회로는 상기 각각의 전역적 액세스 라인 버스의 복수의 전역적 액세스 라인들 중 하나로 판독 레벨 전압 신호(read level voltage signal)를 제공하며 상기 각각의 전역적 액세스 라인 버스의 상기 복수의 전역적 액세스 라인들의 각각의 나머지 전역적 액세스 라인 상에 각각의 패스 전압 신호(pass volatage signal)를 제공하도록 구성되는, 상기 복수의 전역적 액세스 라인 디코더 회로들;
    복수의 판독 레벨 전압 조절기 회로들로서, 상기 복수의 판독 레벨 전압 조절기 회로들의 각각의 판독 레벨 전압 조절기 회로는 상기 복수의 메모리 평면들의 각각의 평면에 대해 상기 복수의 전역적 액세스 라인 디코더 회로들의 각각의 전역적 액세스 라인 디코더 회로에 결합되며 상기 각각의 판독 레벨 전압 조절기 회로는 상기 복수의 메모리 평면들의 각각의 평면에 대해 각각의 판독 레벨 전압 신호를 제공하도록 구성되는, 상기 복수의 판독 레벨 전압 조절기 회로들;
    상기 전역적 액세스 라인 디코더 회로에 결합되며 상기 각각의 패스 전압 신호들을 제공하도록 구성된 패스 전압 조절기 회로; 및
    상기 복수의 메모리 평면들 중 둘 이상에서 동시 메모리 액세스 동작들을 수행하도록 구성된 제어기로서, 상기 동시 메모리 액세스 동작들 동안, 상기 제어기는 각각이 각각의 페이지 유형과 연관된 전압 프로파일을 갖는 각각의 판독 레벨 전압들을 제공하도록 상기 복수의 판독 레벨 전압 조절기 회로들 중 둘 이상을 제어하도록 구성되며, 상기 메모리 액세스 동작 동안, 상기 제어기는 페이지 유형과 연관된 각각의 전압 프로파일들을 가진 상기 각각의 패스 전압 신호들을 제공하도록 상기 패스 전압 조절기 회로를 제어하도록 더 구성되는, 상기 제어기를 포함하는, 장치.
  2. 청구항 1에 있어서,
    상기 복수의 전역적 액세스 라인 디코더 회로들의 제 2 전역적 액세스 라인 디코더 회로는 제 2 각각의 전역적 액세스 라인 버스를 통해 상기 복수의 메모리 평면들의 또 다른 각각의 평면에 결합되며, 상기 동시 메모리 액세스 동작들 동안, 상기 제 2 전역적 액세스 라인 디코더 회로는 상기 제 2 각각의 전역적 액세스 라인 버스의 복수의 전역적 액세스 라인들 중 하나 상에서 제 2 판독 레벨 전압 신호를 제공하며 상기 제 2 각각의 전역적 액세스 라인 버스의 상기 복수의 전역적 액세스 라인들의 각각의 나머지 전역적 액세스 라인 상에서 상기 각각의 패스 전압 신호들을 제공하도록 구성되는, 장치.
  3. 청구항 2에 있어서,
    상기 제 2 판독 레벨 전압 신호는 상기 각각의 판독 레벨 전압 신호들 중 적어도 또 다른 판독 레벨 전압 신호와 상이한 전압 프로파일을 갖는, 장치.
  4. 청구항 2에 있어서,
    상기 각각의 판독 레벨 전압 신호들 중 적어도 또 다른 판독 레벨 전압 신호 및 상기 제 2 판독 레벨 전압 신호는 공통 에필로그 부분 및 공통 프롤로그 부분을 갖는, 장치.
  5. 청구항 2에 있어서,
    상기 각각의 판독 레벨 전압 신호들 중 적어도 또 다른 판독 레벨 전압 신호 및 상기 제 2 판독 레벨 전압 신호는 공통 전압 프로파일을 갖는, 장치.
  6. 청구항 5에 있어서,
    상기 공통 전압 프로파일은 하나 이상의 페이지 유형과 연관된 판독 레벨 전압들을 포함하는, 장치.
  7. 청구항 1에 있어서,
    상기 제어기는 상기 메모리 액세스 동작 동안, 상기 각각의 전역적 액세스 라인 버스의 상기 복수의 전역적 액세스 라인들 중 특정 액세스 라인으로 상기 각각의 판독 레벨 전압 신호를 제공하며 상기 복수의 전역적 액세스 라인들의 각각의 나머지 전역적 액세스 라인으로 상기 각각의 패스 전압 신호들을 제공하도록 상기 전역적 액세스 라인 디코더 회로를 제어하도록 구성된 전력 제어 회로를 포함하는, 장치.
  8. 청구항 1에 있어서,
    복수의 블록 제어기들을 더 포함하며, 상기 동시 메모리 액세스 동작들 동안, 상기 복수의 블록 제어기들의 블록 제어기는 상기 제어기로부터의 블록 선택 신호에 기초하여 선택된 상기 메모리 평면의 블록의 로컬 액세스 라인들에 상기 전역적 액세스 라인 버스를 결합하도록 구성되는, 장치.
  9. 청구항 8에 있어서,
    복수의 페이지 버퍼들을 더 포함하며, 상기 동시 메모리 액세스 동작들 동안, 상기 복수의 페이지 버퍼들의 페이지 버퍼는 상기 메모리 평면의 상기 선택된 블록의 페이지로부터 데이터를 래칭(latch)하도록 구성되는, 장치.
  10. 청구항 1에 있어서,
    상기 동시 메모리 액세스 동작들은 둘 이상의 페이지 유형들을 포함하는, 장치.
  11. 장치에 있어서,
    복수의 메모리 평면들을 포함한 메모리 어레이로서, 상기 복수의 메모리 평면들의 각각은 복수의 메모리 셀들을 포함하는, 상기 메모리 어레이;
    복수의 전역적 액세스 라인 디코더 회로들로서, 상기 복수의 전역적 액세스 라인 디코더 회로들의 전역적 액세스 라인 디코더 회로는 각각의 전역적 액세스 라인 버스를 통해 상기 복수의 메모리 평면들의 각각의 평면에 결합되고, 메모리 액세스 동작 동안, 상기 전역적 액세스 라인 디코더 회로는 상기 각각의 전역적 액세스 라인 버스의 복수의 전역적 액세스 라인들 중 하나 상에서 판독 레벨 전압 신호를 제공하며 상기 복수의 전역적 액세스 라인들의 각각의 나머지 전역적 액세스 라인 상에서 각각의 패스 전압 신호를 제공하도록 구성되는, 상기 복수의 전역적 액세스 라인 디코더 회로들;
    복수의 판독 레벨 전압 조절기 회로들로서, 상기 복수의 판독 레벨 전압 조절기 회로들의 판독 레벨 전압 조절기 회로는 상기 전역적 액세스 라인 디코더 회로에 결합되며 상기 판독 레벨 전압 신호를 제공하도록 구성되는, 상기 복수의 판독 레벨 전압 조절기 회로들;
    복수의 패스 전압 조절기 회로들로서, 상기 복수의 패스 전압 조절기 회로들의 패스 전압 조절기 회로는 상기 전역적 액세스 라인 디코더 회로에 결합되며 상기 각각의 패스 전압 신호들을 제공하도록 구성되는, 상기 복수의 패스 전압 조절기 회로들; 및
    상기 복수의 메모리 평면들 중 둘 이상에서 메모리 액세스 동작들을 동시에 수행하도록 구성된 제어기로서, 상기 동시 메모리 액세스 동작들 동안, 상기 제어기는 각각이 각각의 페이지 유형과 연관된 각각의 전압 프로파일을 갖는 각각의 판독 레벨 전압 신호들을 제공하도록 상기 복수의 판독 레벨 전압 조절기 회로들 중 둘 이상을 제어하도록 구성되고, 상기 메모리 액세스 동작 동안, 상기 제어기는 또한 각각이 상기 각각의 페이지 유형과 연관된 각각의 전압 프로파일을 갖는 각각의 패스 전압 신호들을 제공하도록 상기 복수의 패스 전압 조절기 회로들 중 둘 이상을 제어하도록 구성되는, 상기 제어기를 포함하는, 장치.
  12. 청구항 11에 있어서,
    상기 전역적 액세스 라인 디코더 회로는 각각이 상기 판독 레벨 전압 신호 및 상기 각각의 패스 전압 신호들을 수신하며 상기 제어기로부터의 신호에 응답하여 상기 복수의 전역적 액세스 라인들의 결합된 전역적 액세스 라인으로 상기 판독 레벨 전압 신호 또는 상기 각각의 패스 전압 신호들 중 하나를 제공하도록 구성된 복수의 전역적 액세스 라인 다중화기 회로들을 포함하는, 장치.
  13. 청구항 11에 있어서,
    상기 복수의 판독 레벨 전압 조절기 회로들의 제 2 판독 레벨 전압 조절기 회로는 상기 복수의 전역적 액세스 라인 디코더 회로들의 제 2 전역적 액세스 라인 디코더 회로에 결합되며 제 2 판독 레벨 전압 신호를 제공하도록 구성되고, 상기 제 2 판독 레벨 전압 신호는 상기 판독 레벨 전압 조절기 회로에 의해 제공된 상기 판독 레벨 전압 신호와 상이한 페이지 유형에 기초하여 제공되는, 장치.
  14. 청구항 12에 있어서,
    상기 동시 메모리 액세스 동작들 동안, 상기 제 2 판독 레벨 전압 신호의 전압 프로파일의 제 1 부분은 상기 판독 레벨 전압 신호의 전압 프로파일의 제 1 부분과 동일한, 장치.
  15. 청구항 12에 있어서,
    상기 동시 메모리 액세스 동작들 동안, 상기 제 2 판독 레벨 전압 신호의 전압 프로파일의 마지막 부분은 상기 판독 레벨 전압 신호의 전압 프로파일의 마지막 부분과 동일한, 장치.
  16. 청구항 12에 있어서,
    상기 동시 메모리 액세스 동작들 동안, 상기 제 2 판독 레벨 전압 신호의 전압 프로파일의 중간 부분은 상기 판독 레벨 전압 신호의 전압 프로파일의 중간 부분과 동일한, 장치.
  17. 청구항 11에 있어서,
    복수의 블록 제어기들로서, 상기 동시 메모리 액세스 동작들 동안, 상기 복수의 블록 제어기들의 블록 제어기는 상기 메모리 평면의 선택된 블록의 로컬 액세스 라인들에 상기 전역적 액세스 라인 버스를 결합하도록 구성되는, 상기 복수의 블록 제어기들; 및
    복수의 페이지 버퍼들로서, 상기 동시 메모리 액세스 동작들 동안, 상기 복수의 페이지 버퍼들의 페이지 버퍼는 상기 복수의 메모리 평면들의 각각의 평면으로부터 데이터를 래칭하도록 구성되는, 상기 복수의 페이지 버퍼들을 더 포함하는, 장치.
  18. 장치에 있어서,
    제 1 전역적 액세스 라인 버스에 결합된 제 1 메모리 평면;
    제 2 전역적 액세스 라인 버스에 결합된 제 2 메모리 평면;
    제 1 복수의 전역적 액세스 라인 다중화기 회로들을 포함한 제 1 전역적 액세스 라인 디코더 회로로서, 상기 제 1 복수의 전역적 액세스 라인 다중화기 회로들 중 하나는 상기 제 1 전역적 액세스 라인 버스의 각각의 전역적 액세스 라인으로 제 1 판독 레벨 전압 신호를 제공하도록 구성되며 상기 제 1 복수의 전역적 액세스 라인 다중화기 회로들의 나머지 전역적 액세스 라인 다중화기 회로들은 상기 제 1 전역적 액세스 라인 버스의 상기 제 1 복수의 전역적 액세스 라인들의 나머지 전역적 액세스 라인들로 각각의 패스 전압 신호를 제공하도록 구성되는, 상기 제 1 전역적 액세스 라인 디코더 회로;
    제 2 복수의 전역적 액세스 라인 다중화기 회로들을 포함한 제 2 전역적 액세스 라인 디코더 회로로서, 상기 제 2 복수의 전역적 액세스 라인 다중화기 회로들 중 하나는 상기 제 2 전역적 액세스 라인 버스의 각각의 전역적 액세스 라인으로 제 2 판독 레벨 전압 신호를 제공하도록 구성되며 상기 제 2 복수의 전역적 액세스 라인 다중화기 회로들의 나머지 전역적 액세스 라인 다중화기 회로들은 상기 제 2 전역적 액세스 라인 버스의 상기 제 2 복수의 전역적 액세스 라인들의 나머지 전역적 액세스 라인들로 각각의 패스 전압 신호를 제공하도록 구성되는, 상기 제 2 전역적 액세스 라인 디코더 회로;
    메모리 액세스 동작 동안 액세스된 상기 제 1 메모리 평면의 페이지의 제 1 페이지 유형에 기초한 전압 프로파일을 갖는 상기 제 1 판독 레벨 전압 신호를 제공하도록 구성된 제 1 판독 레벨 전압 조절기 회로; 및
    상기 메모리 액세스 동작 동안 상기 제 1 메모리 평면의 페이지와 동시에 액세스되는 상기 제 2 메모리 평면의 페이지의 제 2 페이지 유형에 기초한 전압 프로파일을 갖는 상기 제 2 판독 레벨 전압 신호를 제공하도록 구성된 제 2 판독 레벨 전압 조절기 회로를 포함하는, 장치.
  19. 청구항 18에 있어서,
    상기 각각의 패스 전압 신호들을 제공하도록 구성된 패스 전압 조절기 회로를 더 포함하는, 장치.
  20. 청구항 18에 있어서,
    상기 패스 전압 조절기는 제 1 패스 전압 조절기이며 상기 패스 신호는 상기 제 1 전역적 액세스 라인 디코더로 제공된 제 1 패스 전압 신호이고, 상기 장치는 상기 제 2 전역적 액세스 라인 디코더로 제 2 패스 전압 신호를 제공하도록 구성된 제 2 패스 전압 조절기 회로를 더 포함하며, 상기 제 1 패스 전압 신호의 전압은 상기 제 2 패스 전압 신호의 전압과 상이한, 장치.
  21. 청구항 18에 있어서,
    상기 제 2 판독 레벨 전압 신호의 전압 프로파일의 적어도 일 부분은 상기 판독 레벨 전압 신호의 전압 프로파일과 상이한, 장치.
  22. 청구항 18에 있어서,
    상기 제 1 페이지 유형은 상부 페이지(upper page)이며 상기 제 2 페이지 유형은 하부 페이지(lower page)인, 장치.
  23. 청구항 18에 있어서,
    상기 메모리 액세스 동작 동안 액세스될 상기 제 1 메모리 평면의 페이지에 기초한 값들을 가진 상기 제 1 전역적 액세스 라인 디코더 회로로 제 1 제어 신호들을 제공하며 상기 메모리 액세스 동작 동안 액세스될 상기 제 2 메모리 평면의 페이지에 기초한 값들을 가진 상기 제 2 전역적 액세스 라인 디코더 회로로 제 2 제어 신호들을 제공하도록 구성된 제어기를 더 포함하는, 장치.
  24. 방법에 있어서,
    메모리의 제 1 메모리 평면과 연관된 제 1 메모리 액세스 명령어(memory access command) 및 어드레스 쌍(address pair) 및 상기 메모리의 제 2 메모리 평면과 연관된 제 2 메모리 액세스 명령어 및 어드레스 쌍을 수신하는 단계;
    상기 제 1 메모리 명령어 및 어드레스 쌍을 수신하는 것에 응답하여:
    제 1 페이지 유형에 기초한 전압 프로파일을 갖는 제 1 판독 레벨 전압 조절기 회로로부터 제 1 판독 레벨 전압을 제공하는 단계로서, 상기 제 1 페이지 유형은 상기 제 1 메모리 명령어 및 어드레스 쌍으로부터 결정되는, 상기 제 1 판독 레벨 전압 제공 단계; 및
    상기 제 1 메모리 평면에 결합된 제 1 전역적 액세스 라인 버스의 제 1 복수의 전역적 액세스 라인들 중 하나 상에서 상기 제 1 판독 레벨 전압 신호를 및 상기 제 1 복수의 전역적 액세스 라인들의 각각의 나머지 전역적 액세스 라인 상에서 각각의 패스 전압 신호를 제공하도록 제 1 전역적 액세스 라인 디코더 회로를 구성하는 단계; 및
    상기 제 1 전역적 액세스 라인 디코더 회로를 구성하는 것과 동시에 및 상기 제 2 메모리 명령어 및 어드레스 쌍을 수신하는 것에 응답하여:
    제 2 페이지 유형에 기초한 전압 프로파일을 갖는 제 2 판독 레벨 전압 조절기 회로로부터 제 2 판독 레벨 전압을 제공하는 단계로서, 상기 제 2 페이지 유형은 상기 제 2 메모리 명령어 및 어드레스 쌍으로부터 결정되는, 상기 제 2 판독 레벨 전압 제공 단계; 및
    상기 제 2 메모리 평면에 결합된 제 2 전역적 액세스 라인 버스의 제 2 복수의 전역적 액세스 라인들 중 하나 상에서 상기 제 2 판독 레벨 전압 신호를 및 상기 제 2 복수의 전역적 액세스 라인들의 각각의 나머지 전역적 액세스 라인 상에서 상기 각각의 패스 전압 신호들을 제공하도록 제 2 전역적 액세스 라인 디코더 회로를 구성하는 단계를 포함하는, 방법.
  25. 청구항 24에 있어서,
    상기 제 1 메모리 평면의 제 1 선택 블록의 로컬 액세스 라인들에 상기 제 1 전역적 액세스 라인 버스를 결합하는 단계; 및
    상기 제 2 메모리 평면의 선택된 블록의 로컬 액세스 라인들에 상기 제 2 전역적 액세스 라인 버스를 결합하는 단계를 더 포함하는, 방법.
  26. 청구항 24에 있어서,
    상기 메모리 액세스 동작 동안 상기 제 1 판독 레벨 전압 및 상기 제 2 판독 레벨 전압 상에 공통 프롤로그를 제공하는 단계를 더 포함하는, 방법.
  27. 청구항 26에 있어서,
    상기 메모리 액세스 동작 동안 상기 제 1 판독 레벨 전압 및 상기 제 2 판독 레벨 전압 상에 공통 에필로그를 제공하는 단계를 더 포함하는, 방법.
  28. 청구항 24에 있어서,
    상기 제 1 판독 레벨 전압 신호에 기초하여 상기 제 1 메모리 평면으로부터 제 1 데이터를 래칭하는 단계 및 상기 제 2 판독 레벨 전압 신호에 기초하여 상기 제 2 메모리 평면으로부터 제 2 데이터를 동시에 래칭하는 단계(latching)를 더 포함하는, 방법.
  29. 청구항 24에 있어서,
    상기 메모리의 출력에서 상기 래칭된 제 1 데이터 및 제 2 데이터를 제공하는 단계를 더 포함하는, 방법.
  30. 방법에 있어서,
    메모리에서 복수의 메모리 명령어 및 어드레스 쌍들을 수신하는 단계로서, 상기 복수의 메모리 명령어 및 어드레스 쌍들은 상기 메모리의 둘 이상의 메모리 평면들과 연관되며 둘 이상의 페이지 유형들과 연관되는, 상기 수신 단계; 및
    상기 복수의 메모리 명령어 및 어드레스 쌍들을 수신하는 것에 응답하여: 상기 둘 이상의 페이지 유형들의 각각의 전압 레벨들을 커버하는 전압 프로파일을 포함하는 판독 레벨 전압 신호를 제공하는 단계; 및
    상기 판독 레벨 전압 신호에 기초하여 상기 둘 이상의 메모리 평면들의 상이한 각각의 페이지들을 동시에 액세스하는 단계로서, 상기 둘 이상의 메모리 평면들의 각각에서 액세스되는 상기 상이한 각각의 페이지는 상기 메모리 명령어 및 어드레스 쌍들로부터 결정되는, 상기 동시 액세스 단계를 포함하는, 방법.
  31. 청구항 30에 있어서,
    상기 판독 레벨 전압 신호에 기초하여 상기 둘 이상의 메모리 평면들의 상이한 각각의 페이지들을 동시에 액세스하는 단계는 타겟 페이지의 페이지 유형에 대응하는 상기 판독 레벨 전압 신호의 전압에 응답하여 상기 둘 이상의 메모리 평면들의 상이한 각각의 페이지들로부터 각각의 데이터를 래칭하는 단계를 포함하는, 방법.
  32. 청구항 30에 있어서,
    상기 둘 이상의 메모리 평면들 중 하나에 결합된 전역적 액세스 라인 버스의 복수의 전역적 액세스 라인들 중 하나로 상기 판독 레벨 전압 신호를 제공하는 단계를 더 포함하는, 방법.
  33. 청구항 32에 있어서,
    상기 둘 이상의 메모리 평면들 중 또 다른 평면에 결합된 제 2 전역적 액세스 라인 버스의 제 2 복수의 전역적 액세스 라인들 중 하나로 상기 판독 레벨 전압 신호를 제공하는 단계를 더 포함하며, 상기 판독 레벨 전압 신호가 제공되는 상기 제 2 전역적 액세스 라인 버스의 상기 제 2 복수의 전역적 액세스 라인들 중 하나의 위치는 상기 판독 레벨 전압 신호가 제공되는 상기 전역적 액세스 라인 버스의 상기 복수의 전역적 액세스 라인들 중 하나의 상대적 위치와 상이한, 방법.
  34. 청구항 30에 있어서,
    상기 전역적 액세스 라인 버스의 상기 복수의 전역적 액세스 라인들의 나머지 전역적 액세스 라인들로 패스 전압 신호를 제공하는 단계를 더 포함하는, 방법.
KR1020177024234A 2015-11-05 2016-10-28 메모리 액세스 동작 동안 메모리의 다수의 메모리 평면들을 동시에 액세스하기 위한 장치들 및 방법들 KR102018113B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/933,874 US9910594B2 (en) 2015-11-05 2015-11-05 Apparatuses and methods for concurrently accessing multiple memory planes of a memory during a memory access operation
US14/933,874 2015-11-05
PCT/US2016/059484 WO2017079066A1 (en) 2015-11-05 2016-10-28 Apparatuses and methods for concurrently accessing multiple memory planes of a memory during a memory access operation

Publications (2)

Publication Number Publication Date
KR20170102074A KR20170102074A (ko) 2017-09-06
KR102018113B1 true KR102018113B1 (ko) 2019-09-05

Family

ID=58662672

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177024234A KR102018113B1 (ko) 2015-11-05 2016-10-28 메모리 액세스 동작 동안 메모리의 다수의 메모리 평면들을 동시에 액세스하기 위한 장치들 및 방법들

Country Status (7)

Country Link
US (4) US9910594B2 (ko)
EP (1) EP3371709B1 (ko)
JP (2) JP2018514892A (ko)
KR (1) KR102018113B1 (ko)
CN (1) CN107408087B (ko)
TW (1) TWI624838B (ko)
WO (1) WO2017079066A1 (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9691452B2 (en) 2014-08-15 2017-06-27 Micron Technology, Inc. Apparatuses and methods for concurrently accessing different memory planes of a memory
US9910594B2 (en) 2015-11-05 2018-03-06 Micron Technology, Inc. Apparatuses and methods for concurrently accessing multiple memory planes of a memory during a memory access operation
US9792995B1 (en) * 2016-04-26 2017-10-17 Sandisk Technologies Llc Independent multi-plane read and low latency hybrid read
KR20180064088A (ko) * 2016-12-05 2018-06-14 에스케이하이닉스 주식회사 메모리 제어 장치 및 방법
US10497447B2 (en) * 2017-06-29 2019-12-03 SK Hynix Inc. Memory device capable of supporting multiple read operations
US10558522B2 (en) 2017-10-20 2020-02-11 Western Digital Technologies, Inc. Dynamic multi-stage decoding
US10637511B2 (en) 2017-12-18 2020-04-28 Western Digital Technologies, Inc Dynamic multi-stage decoding
US11036579B2 (en) * 2018-06-06 2021-06-15 SK Hynix Inc. Decoder for memory system and method thereof
KR102530500B1 (ko) * 2018-09-28 2023-05-09 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
CN112655044B (zh) * 2018-11-06 2023-12-19 铠侠股份有限公司 半导体存储装置
EP3867905A4 (en) * 2018-12-10 2022-05-18 Yangtze Memory Technologies Co., Ltd. PRE-READING TECHNIQUE FOR MULTI-PASS FLASH MEMORY PROGRAMMING
US11137785B2 (en) * 2020-02-11 2021-10-05 Taiwan Semiconductor Manufacturing Company Limited On-chip power regulation system for MRAM operation
TWI727842B (zh) * 2020-02-20 2021-05-11 大陸商長江存儲科技有限責任公司 存儲器件及其編程方法
US11157416B2 (en) 2020-02-27 2021-10-26 Micron Technology, Inc. Firmware loading for a memory controller
US11126369B1 (en) 2020-02-28 2021-09-21 Western Digital Technologies, Inc. Data storage with improved suspend resume performance
KR20210111565A (ko) * 2020-03-03 2021-09-13 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
CN114171092A (zh) 2020-04-23 2022-03-11 长江存储科技有限责任公司 存储器件及其编程方法
US11429300B2 (en) 2020-06-12 2022-08-30 Micron Technology, Inc. Independent parallel plane access in a multi-plane memory device
JP2022078881A (ja) 2020-11-13 2022-05-25 キオクシア株式会社 半導体記憶装置
CN113892139A (zh) 2021-03-29 2022-01-04 长江存储科技有限责任公司 存储器器件及其异步多面独立读取操作
CN113228181B (zh) * 2021-03-29 2023-10-03 长江存储科技有限责任公司 存储器器件及其异步多面独立读取操作
CN113129952B (zh) * 2021-05-14 2023-04-18 长江存储科技有限责任公司 非易失性存储器及其控制方法
JP2023001829A (ja) 2021-06-21 2023-01-06 キオクシア株式会社 半導体記憶装置
US20230176778A1 (en) * 2021-12-06 2023-06-08 Micron Technology, Inc. Managing single-level and multi-level programming operations
US11935595B2 (en) * 2022-02-24 2024-03-19 Silicon Motion, Inc. Flash memory device, controller, and method capable of performing access operation upon data unit(s) of multiple planes of flash memory device in response one simplified command sequence

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100590388B1 (ko) * 2005-03-10 2006-06-19 주식회사 하이닉스반도체 멀티-플레인 타입 플래쉬 메모리 장치와, 그 프로그램 동작및 리드 동작 제어 방법
WO2015025357A1 (ja) 2013-08-19 2015-02-26 株式会社 東芝 メモリシステム

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2775382B1 (fr) 1998-02-25 2001-10-05 St Microelectronics Sa Procede de controle du rafraichissement d'un plan memoire d'un dispositif de memoire vive dynamique, et dispositif de memoire vive correspondant
KR100463197B1 (ko) 2001-12-24 2004-12-23 삼성전자주식회사 멀티-페이지 프로그램 동작, 멀티-페이지 읽기 동작,그리고 멀티-블록 소거 동작을 갖는 낸드 플래시 메모리장치
JP4270994B2 (ja) 2003-09-29 2009-06-03 株式会社東芝 不揮発性半導体記憶装置
KR20050112973A (ko) 2004-05-28 2005-12-01 삼성전자주식회사 다중 쓰레드 파이프라인 버스 시스템의 메모리 컨트롤러및 메모리 제어 방법
US8375146B2 (en) * 2004-08-09 2013-02-12 SanDisk Technologies, Inc. Ring bus structure and its use in flash memory systems
KR100729357B1 (ko) 2005-08-25 2007-06-15 삼성전자주식회사 읽기 속도를 향상시킬 수 있는 플래시 메모리 장치
TW200746161A (en) 2005-12-21 2007-12-16 Nxp Bv Power partitioning memory banks
WO2007124048A2 (en) 2006-04-19 2007-11-01 Trustees Of Princeton University A hybrid nanotube/cmos dynamically reconfigurable architecture and an integrated design optimization method and system therefor
US7280398B1 (en) 2006-08-31 2007-10-09 Micron Technology, Inc. System and memory for sequential multi-plane page memory operations
US7656735B2 (en) * 2006-09-29 2010-02-02 Sandisk Corporation Dual voltage flash memory methods
JP2009032324A (ja) * 2007-07-26 2009-02-12 Spansion Llc 複数のメモリブロックを備える不揮発性記憶装置
US8566504B2 (en) 2007-09-28 2013-10-22 Sandisk Technologies Inc. Dynamic metablocks
US7813212B2 (en) * 2008-01-17 2010-10-12 Mosaid Technologies Incorporated Nonvolatile memory having non-power of two memory capacity
TWI343246B (en) 2008-01-31 2011-06-11 Tien Sheng Chen Anus check device and anus check set
US8120990B2 (en) 2008-02-04 2012-02-21 Mosaid Technologies Incorporated Flexible memory operations in NAND flash devices
US8068365B2 (en) 2008-02-04 2011-11-29 Mosaid Technologies Incorporated Non-volatile memory device having configurable page size
US8050072B2 (en) 2008-10-08 2011-11-01 Seagate Technology Llc Dual stage sensing for non-volatile memory
KR100967008B1 (ko) 2008-11-14 2010-06-30 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 동작 방법
WO2010090691A2 (en) 2009-02-09 2010-08-12 Rambus Inc. Multiple plane, non-volatile memory with synchronized control
US20100323047A1 (en) 2009-06-17 2010-12-23 Fridley Michael A Solid one-piece cutter hub and blade combination
KR101066696B1 (ko) * 2009-06-29 2011-09-21 주식회사 하이닉스반도체 불휘발성 메모리 소자
US8473669B2 (en) 2009-12-07 2013-06-25 Sandisk Technologies Inc. Method and system for concurrent background and foreground operations in a non-volatile memory array
TWI381392B (zh) 2010-02-04 2013-01-01 Transcend Information Inc 雙層面記憶體錯誤修正方法以及相關的記憶體裝置
US8402243B2 (en) * 2010-02-25 2013-03-19 Apple Inc. Dynamically allocating number of bits per cell for memory locations of a non-volatile memory
KR101681301B1 (ko) 2010-08-12 2016-12-01 에스케이 텔레콤주식회사 필터링모드 생략가능한 영상 부호화/복호화 방법 및 장치
JP5066241B2 (ja) 2010-09-24 2012-11-07 株式会社東芝 メモリシステム
US9569320B2 (en) 2010-12-01 2017-02-14 Seagate Technology Llc Non-volatile memory program failure recovery via redundant arrays
US8966201B2 (en) 2010-12-10 2015-02-24 Sandisk Technologies Inc. Method and system for hijacking writes to a non-volatile memory
JP5285102B2 (ja) 2011-03-09 2013-09-11 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US8514628B2 (en) * 2011-09-22 2013-08-20 Sandisk Technologies Inc. Dynamic switching approach to reduce area and power consumption of high voltage charge pumps
KR101903095B1 (ko) 2011-11-21 2018-10-02 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법
US9087595B2 (en) * 2012-04-20 2015-07-21 Aplus Flash Technology, Inc. Shielding 2-cycle half-page read and program schemes for advanced NAND flash design
KR20140031515A (ko) 2012-09-03 2014-03-13 삼성전자주식회사 메모리 컨트롤러 및 상기 메모리 컨트롤러를 포함하는 전자장치
US9236136B2 (en) 2012-12-14 2016-01-12 Intel Corporation Lower page read for multi-level cell memory
KR102068342B1 (ko) 2013-03-07 2020-01-20 삼성전자주식회사 메모리 제어기 및 그것을 포함하는 메모리 시스템
US9465732B2 (en) 2013-03-15 2016-10-11 Sandisk Technologies Llc Binning of blocks for dynamic linking
US9455048B2 (en) 2013-06-28 2016-09-27 Sandisk Technologies Llc NAND flash word line management using multiple fragment pools
US9070442B2 (en) 2013-08-29 2015-06-30 Micron Technology, Inc. Memory devices with local and global devices at substantially the same level above stacked tiers of memory cells and methods
US9691452B2 (en) 2014-08-15 2017-06-27 Micron Technology, Inc. Apparatuses and methods for concurrently accessing different memory planes of a memory
US9910594B2 (en) 2015-11-05 2018-03-06 Micron Technology, Inc. Apparatuses and methods for concurrently accessing multiple memory planes of a memory during a memory access operation
US10552936B2 (en) * 2016-03-02 2020-02-04 Alibaba Group Holding Limited Solid state storage local image processing system and method
US10684795B2 (en) * 2016-07-25 2020-06-16 Toshiba Memory Corporation Storage device and storage control method
JP2018160306A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置
US10684794B2 (en) * 2017-05-18 2020-06-16 Sandisk Technologies Llc Distributed power management for non-volatile memory controllers
US10860249B2 (en) * 2017-12-25 2020-12-08 Pliops Ltd. Solid state disk (SSD) controller and database
KR102516547B1 (ko) * 2018-03-08 2023-04-03 에스케이하이닉스 주식회사 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
KR102527265B1 (ko) * 2018-08-23 2023-05-02 에스케이하이닉스 주식회사 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템
KR102551730B1 (ko) * 2018-10-22 2023-07-06 에스케이하이닉스 주식회사 메모리 컨트롤러 및 이를 포함하는 메모리 시스템

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100590388B1 (ko) * 2005-03-10 2006-06-19 주식회사 하이닉스반도체 멀티-플레인 타입 플래쉬 메모리 장치와, 그 프로그램 동작및 리드 동작 제어 방법
WO2015025357A1 (ja) 2013-08-19 2015-02-26 株式会社 東芝 メモリシステム

Also Published As

Publication number Publication date
US20180136845A1 (en) 2018-05-17
US11182074B2 (en) 2021-11-23
US9910594B2 (en) 2018-03-06
EP3371709B1 (en) 2022-09-21
US11698725B2 (en) 2023-07-11
EP3371709A4 (en) 2019-07-03
US20190258404A1 (en) 2019-08-22
JP6931674B2 (ja) 2021-09-08
KR20170102074A (ko) 2017-09-06
TWI624838B (zh) 2018-05-21
US20170131904A1 (en) 2017-05-11
CN107408087A (zh) 2017-11-28
US20220155958A1 (en) 2022-05-19
US10379738B2 (en) 2019-08-13
EP3371709A1 (en) 2018-09-12
JP2018514892A (ja) 2018-06-07
JP2019169234A (ja) 2019-10-03
CN107408087B (zh) 2020-12-04
WO2017079066A1 (en) 2017-05-11
TW201729205A (zh) 2017-08-16

Similar Documents

Publication Publication Date Title
KR102018113B1 (ko) 메모리 액세스 동작 동안 메모리의 다수의 메모리 평면들을 동시에 액세스하기 위한 장치들 및 방법들
US11955204B2 (en) Apparatuses and methods for concurrently accessing different memory planes of a memory
US11145370B2 (en) Apparatuses and methods for segmented SGS lines
US11550717B2 (en) Apparatuses and methods for concurrently accessing different memory planes of a memory
KR20120120613A (ko) 반도체 메모리 장치 및 그의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right