RU2008134388A - Способ и устройство для реализации каскадной памяти - Google Patents

Способ и устройство для реализации каскадной памяти Download PDF

Info

Publication number
RU2008134388A
RU2008134388A RU2008134388/09A RU2008134388A RU2008134388A RU 2008134388 A RU2008134388 A RU 2008134388A RU 2008134388/09 A RU2008134388/09 A RU 2008134388/09A RU 2008134388 A RU2008134388 A RU 2008134388A RU 2008134388 A RU2008134388 A RU 2008134388A
Authority
RU
Russia
Prior art keywords
memory
memory device
cascade
operatively connected
activating
Prior art date
Application number
RU2008134388/09A
Other languages
English (en)
Inventor
Тэнь Пинь ПОО (SG)
Тэнь Пинь ПОО
Original Assignee
Трек 2000 Интернейшнел Лтд (Sg)
Трек 2000 Интернейшнел Лтд
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Трек 2000 Интернейшнел Лтд (Sg), Трек 2000 Интернейшнел Лтд filed Critical Трек 2000 Интернейшнел Лтд (Sg)
Publication of RU2008134388A publication Critical patent/RU2008134388A/ru

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

1. Устройство памяти, содержащее: ! (а) ячейку памяти; ! (б) контроллер памяти, оперативно соединенный с ячейкой памяти; и ! (в) каскадную цепь для активации следующего устройства памяти в каскаде устройств памяти, причем каскадная цепь оперативно соединена с контроллером памяти и предназначена для управления выходом для кристалла. ! 2. Устройство памяти по п.1, отличающееся тем, что каскадная цепь также предназначена для активации следующего устройства памяти. !3. Устройство памяти по п.1 или 2, отличающееся тем, что следующее устройство памяти может быть активировано только тогда, когда устройство памяти закончит запись данных в ячейку памяти или чтение данных из ячейки памяти. ! 4. Устройство памяти по п.1, отличающееся тем, что дополнительно содержит вход активации устройства, оперативно соединенный с контроллером памяти. ! 5. Устройство памяти по п.1, отличающееся тем, что является энергонезависимым полупроводниковым устройством памяти. ! 6. Способ управления каскадом из множества последовательно соединенных устройств памяти, содержащий следующие шаги: ! (а) активацию первого устройства памяти посредством микроконтроллера, причем микроконтроллер имеет единственный вывод выбора кристалла и соединитель для активации множества устройств памяти; и ! (б) активацию первым устройством памяти следующего устройства памяти в каскаде устройств памяти, соединенных последовательно с первым устройством памяти. ! 7. Способ по п.6, отличающийся тем, что единственный вывод выбора кристалла и соединитель оперативно соединены со входом активации устройства первого устройства памяти, причем вход активации устройства оперативно

Claims (15)

1. Устройство памяти, содержащее:
(а) ячейку памяти;
(б) контроллер памяти, оперативно соединенный с ячейкой памяти; и
(в) каскадную цепь для активации следующего устройства памяти в каскаде устройств памяти, причем каскадная цепь оперативно соединена с контроллером памяти и предназначена для управления выходом для кристалла.
2. Устройство памяти по п.1, отличающееся тем, что каскадная цепь также предназначена для активации следующего устройства памяти.
3. Устройство памяти по п.1 или 2, отличающееся тем, что следующее устройство памяти может быть активировано только тогда, когда устройство памяти закончит запись данных в ячейку памяти или чтение данных из ячейки памяти.
4. Устройство памяти по п.1, отличающееся тем, что дополнительно содержит вход активации устройства, оперативно соединенный с контроллером памяти.
5. Устройство памяти по п.1, отличающееся тем, что является энергонезависимым полупроводниковым устройством памяти.
6. Способ управления каскадом из множества последовательно соединенных устройств памяти, содержащий следующие шаги:
(а) активацию первого устройства памяти посредством микроконтроллера, причем микроконтроллер имеет единственный вывод выбора кристалла и соединитель для активации множества устройств памяти; и
(б) активацию первым устройством памяти следующего устройства памяти в каскаде устройств памяти, соединенных последовательно с первым устройством памяти.
7. Способ по п.6, отличающийся тем, что единственный вывод выбора кристалла и соединитель оперативно соединены со входом активации устройства первого устройства памяти, причем вход активации устройства оперативно соединен с контроллером памяти первого устройства памяти.
8. Способ по п.6 или 7, отличающийся тем, что первое устройство памяти имеет единственный выход для кристалла и соединитель, оперативно соединенный со следующим устройством памяти через вход активации устройства второго устройства памяти.
9. Способ по п.6, отличающийся тем, что единственный выход для кристалла управляется каскадной цепью, оперативно соединенной с контроллером памяти и выходом для кристалла.
10. Способ по п.6, отличающийся тем, что каскадная цепь определяет, когда необходимо активировать следующее устройство памяти, на основе данных из контроллера памяти.
11. Способ по п.6, отличающийся тем, что следующее устройство памяти может быть активировано только тогда, когда устройство памяти завершило запись данных в ячейку памяти или чтение данных из ячейки памяти.
12. Устройство памяти, содержащее:
(а) ячейку памяти;
(б) контроллер памяти, оперативно соединенный с ячейкой памяти; и
(в) каскадную цепь, оперативно соединенную с контроллером памяти, предназначенную для активации следующего устройства памяти в каскаде устройств памяти, причем каскадная цепь определяет, когда необходимо активировать следующее устройство памяти, на основе данных из контроллера памяти.
13. Устройство памяти, содержащее:
(а) ячейку памяти;
(б) контроллер памяти, оперативно соединенный с ячейкой памяти; и
(в) каскадную цепь, оперативно соединенную с контроллером памяти, предназначенную для активации следующего устройства памяти в каскаде устройств памяти, причем следующее устройство памяти может быть активировано только тогда, когда устройство памяти завершило запись данных в ячейку памяти или чтение данных из ячейки памяти.
14. Способ управления каскадом из множества последовательно соединенных устройств памяти, содержащий следующие шаги:
(а) активацию первого устройства памяти посредством микроконтроллера; и
(б) активацию следующего устройства памяти в каскаде устройств памяти, последовательно соединенных с первым устройством памяти, причем первое устройство памяти содержит ячейку памяти, контроллер памяти, оперативно соединенный с ячейкой памяти, и каскадную цепь, оперативно соединенную с контроллером памяти, причем каскадная цепь определяет, когда необходимо активировать следующее устройство памяти, на основе данных из контроллера памяти.
15. Способ управления каскадом из множества последовательно соединенных устройств памяти, содержащий следующие шаги:
(а) активацию первого устройства памяти посредством микроконтроллера; и
(б) активацию следующего устройства памяти в каскаде устройств памяти, соединенных последовательно с первым устройством памяти, причем первое устройство памяти содержит ячейку памяти, контроллер памяти, оперативно соединенный с ячейкой памяти, и каскадную цепь, оперативно соединенную с контроллером памяти, причем следующее устройство памяти может быть активировано только тогда, когда устройство памяти завершило запись данных в ячейку памяти или чтение данных из ячейки памяти.
RU2008134388/09A 2006-02-27 2006-08-17 Способ и устройство для реализации каскадной памяти RU2008134388A (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
SG200601251-2A SG135073A1 (en) 2006-02-27 2006-02-27 Method and apparatus for cascade memory
SG200601251-2 2006-02-27

Publications (1)

Publication Number Publication Date
RU2008134388A true RU2008134388A (ru) 2010-04-10

Family

ID=38437655

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2008134388/09A RU2008134388A (ru) 2006-02-27 2006-08-17 Способ и устройство для реализации каскадной памяти

Country Status (9)

Country Link
US (1) US8443132B2 (ru)
EP (1) EP1989711A4 (ru)
JP (1) JP5037535B2 (ru)
KR (1) KR101270179B1 (ru)
CN (1) CN101375339B (ru)
BR (1) BRPI0621373A2 (ru)
RU (1) RU2008134388A (ru)
SG (1) SG135073A1 (ru)
WO (1) WO2007097712A1 (ru)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101715145B (zh) * 2008-10-06 2012-08-15 辉达公司 利用级联存储器评估处理能力的设备和方法
TWI423033B (zh) * 2009-12-22 2014-01-11 Ind Tech Res Inst 可串接之序列匯流排卡裝置及其管理方法及串接方法
CN105531766A (zh) 2013-10-15 2016-04-27 拉姆伯斯公司 负载减小的存储模块
KR102196087B1 (ko) 2014-01-07 2020-12-30 삼성디스플레이 주식회사 구동 모듈의 동기화 방법 및 이를 수행하는 표시 장치
CN110989921B (zh) * 2019-10-24 2023-05-26 西安艾可萨科技有限公司 可配置存储阵列系统及其控制方法、通信设备

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6379290A (ja) * 1986-09-24 1988-04-09 Hitachi Vlsi Eng Corp 半導体記憶装置
US5430859A (en) * 1991-07-26 1995-07-04 Sundisk Corporation Solid state memory system including plural memory chips and a serialized bus
US5818350A (en) * 1995-04-11 1998-10-06 Lexar Microsystems Inc. High performance method of and system for selecting one of a plurality of IC chip while requiring minimal select lines
US5608342A (en) * 1995-10-23 1997-03-04 Xilinx, Inc. Hierarchical programming of electrically configurable integrated circuits
US5987554A (en) * 1997-05-13 1999-11-16 Micron Electronics, Inc. Method of controlling the transfer of information across an interface between two buses
AU1361199A (en) * 1997-10-30 1999-05-24 Netlogic Microsystems, Inc. Method and apparatus for cascading content addressable memory devices
JP2002007308A (ja) * 2000-06-20 2002-01-11 Nec Corp メモリバスシステムおよび信号線の接続方法
US6779045B2 (en) * 2001-03-21 2004-08-17 Intel Corporation System and apparatus for increasing the number of operations per transmission for a media management system
GB2393007B (en) * 2001-06-28 2005-08-03 Trek 2000 Int Ltd Method and devices for data transfer
US6657914B1 (en) * 2001-07-19 2003-12-02 Inapac Technology, Inc. Configurable addressing for multiple chips in a package
GB0122479D0 (en) * 2001-09-18 2001-11-07 Anadigm Ltd Method and apparatus for loading data into a plurality of programmable devices
US6912646B1 (en) * 2003-01-06 2005-06-28 Xilinx, Inc. Storing and selecting multiple data streams in distributed memory devices
US7788451B2 (en) * 2004-02-05 2010-08-31 Micron Technology, Inc. Apparatus and method for data bypass for a bi-directional data bus in a hub-based memory sub-system
US20060036826A1 (en) * 2004-07-30 2006-02-16 International Business Machines Corporation System, method and storage medium for providing a bus speed multiplier
US7265578B1 (en) * 2005-04-04 2007-09-04 Lattice Semiconductor Corporation In-system programming of non-JTAG device using SPI and JTAG interfaces of FPGA device

Also Published As

Publication number Publication date
KR101270179B1 (ko) 2013-05-31
CN101375339A (zh) 2009-02-25
JP2009528588A (ja) 2009-08-06
US20090070522A1 (en) 2009-03-12
KR20080105055A (ko) 2008-12-03
JP5037535B2 (ja) 2012-09-26
WO2007097712A1 (en) 2007-08-30
CN101375339B (zh) 2012-05-30
SG135073A1 (en) 2007-09-28
EP1989711A4 (en) 2009-08-05
US8443132B2 (en) 2013-05-14
BRPI0621373A2 (pt) 2011-12-06
EP1989711A1 (en) 2008-11-12

Similar Documents

Publication Publication Date Title
ATE492880T1 (de) Synchroner flash-speicher mit burst-status ausgabe
KR102645688B1 (ko) 온 다이 터미네이션 기능을 갖는 반도체 장치
RU2008134388A (ru) Способ и устройство для реализации каскадной памяти
JP4777807B2 (ja) 積層メモリ
TW200625306A (en) Semiconductor device
US20130265826A1 (en) Memory system and operating method of controller
JP2011507140A5 (ru)
JP2008040609A (ja) メモリシステム及びメモリチップ
CN114341772B (zh) 半导体存储器中的功率管理
WO2008142767A1 (ja) 半導体装置
WO2009013819A1 (ja) 半導体記憶装置
US9483427B2 (en) Data storage apparatus
EP2234113B1 (en) Semiconductor storage device, electronic apparatus, and mode setting method
TW202008374A (zh) 讀取延遲控制電路及方法
US20160379689A1 (en) Memory system performing status read operation and method of operating the same
TWI256050B (en) Nonvolatile memory device using serial diode cell
US9152583B2 (en) Method for operating flash memories on a bus
ATE461487T1 (de) Taktsignalerzeugungsverfahren für speicher, die keine impulse erzeugen
US7865709B2 (en) Computer motherboard
KR20150050879A (ko) 반도체 메모리 장치, 메모리 시스템 및 그 동작 방법
KR100845772B1 (ko) 반도체 메모리의 뱅크 제어 장치
KR20110001581A (ko) 불휘발성 메모리 장치의 카피백 동작 방법
TW201621906A (zh) 快閃記憶體、記憶體模組、電腦程式產品以及動作方法
JP2013088916A (ja) 半導体装置
CN113243009A (zh) 模块处理资源

Legal Events

Date Code Title Description
FA93 Acknowledgement of application withdrawn (no request for examination)

Effective date: 20090818