KR20080105055A - 캐스케이드 메모리를 위한 방법 및 장치 - Google Patents

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Abstract

하나의 메모리 셀과 상기 메모리 셀에 동작가능하게 접속된 메모리 콘트롤러를 구비한 메모리 기기가 제공된다. 캐스케이드 회로는 메모리 기기들의 캐스케이드에서 후속 메모리 기기를 순차 인에이블링하도록 제공된다. 상기 캐스케이드 회로는 동작가능하게 메모리 콘트롤러에 접속되어 있다.

Description

캐스케이드 메모리를 위한 방법 및 장치{Method and apparatus for cascade memory}
본 발명은 캐스케이드 메모리를 위한 방법 및 장치에 관한 것으로, 특히 반드시 그러한 것은 아니지만, 다중 메모리 기기를 캐스케이딩하기 위한 방법 및 장치에 관한 것이다.
다중 메모리 모듈을 위해 액세싱하는 공지된 방법 및 장치는 도 1에 도시되어 있으며, 여기서 CS는 "칩 선택" 또는 "칩 인에이블"이다. 전송되는 어떠한 명령 또는 시작된 어떠한 통신에 앞서서, 모든 비휘발성 메모리 기기는 인에이블(활성화) 되어야만 한다. 이러한 활성화는 단지 하나의 메모리 기기가 어느 한 순간에 활성화상태에 있을 것을 요구한다. 도 1에, 마이크로콘트롤러(104)에 동작가능하게 접속된 3개의 비휘발성 메모리 기기(101, 102, 103)가 있다. 그러므로, 마이크로콘트롤러(104)는 3개의 메모리 기기(101, 102, 103)를 제어하기 위해, 3개의 칩 선택 핀 및 접속부(105, 106, 107)를 구비하여 메모리 기기(101, 102, 103)와 접속한다. 그 다음, 마이크로콘트롤러(104)는 관련 메모리 기기에 언제라도 액세스하기 위해, 메모리 기기(101, 102, 103)의 어느 하나를 턴온시키는데 이용될 수 있다. 하나 보다 큰, 즉 2 이상의 메모리 기기(101, 102, 103)들이 턴온되는 경우 는 있을 수 없다.
본 발명의 바람직한 제1 양태에 따라, 본 발명의 메모리 기기는
(a) 메모리 셀;
(b) 상기 메모리 셀에 동작가능하게 접속된 메모리 콘트롤러; 및
(c) 메모리 기기들의 캐스케이드에서 후속 메모리 기기를 후속적으로 인에이블링하기 위한 캐스케이드 회로를 포함하며, 상기 캐스케이드 회로는 동작가능하게 메모리 콘트롤러에 접속되어 있음을 특징으로 하는 메모리 기기를 제공한다.
캐스케이드 회로는 핀-아웃-투-칩(pin-out-to-chip)을 제어할 수 있다. 캐스케이드 회로는 또한 후속 메모리 기기를 인에이블링할 수 있다.
메모리 기기는 메모리 콘트롤러에 동작가능하게 연결된 기기 인에이블 입력부를 더 포함할 수 있다.
메모리 기기는 비휘발성, 고체 상태의 메모리 기기일 수 있다.
본 발명의 바람직한 제2 양태에 따라, 본 발명의 직렬로 접속된 복수의 메모리 기기의 캐스케이드를 동작시키는 방법에 있어서, 본 발명의 방법은
(a) 마이크로콘트롤러가 제1 메모리 기기를 인에이블링하는 단계; 및
(b) 상기 제1 메모리 기기는 상기 제1 메모리 기기에 직렬로 접속된 제2 메모리 기기를 인에이블링하는 단계를 포함한다.
마이크로콘트롤러는 복수의 메모리 기기를 인에이블링하기 위한 단일 칩-선택 핀과 접속부를 구비할 수 있다. 단일 칩 선택 핀과 접속부는 상기 제1 메모리 기기의 기기 인에이블 입력부에 동작가능하게 접속될 수 있으며, 상기 기기 인에이블 입력부는 상기 제1 메모리 기기의 메모리 콘트롤러에 동작가능하게 접속된다. 상기 제1 메모리 기기는 상기 제2 메모리 기기의 기기 인에이블 입력부에서 제2 메모리 기기에 동작가능하게 접속된 단일 핀-아웃-투-칩(pin-out-to-chip)과 접속부일 수 있다. 상기 단일 핀-아웃-투-칩(pin-out-to-chip)은 상기 메모리 콘트롤러와 상기 핀-아웃-투-칩(pin-out-to-chip)에 동작가능하게 연결된 캐스케이드 회로에 의해 제어될 수 있다. 상기 캐스케이드 회로는 상기 메모리 콘트롤러로부터의 데이터에 근거하여 상기 제2 메모리 기기를 인에이블링할 때를 결정할 수 있다. 후속 메모리 기기는 상기 메모리 기기가 상기 메모리 셀로의 데이터를 쓰거나, 또는 상기 메모리 셀로부터 데이터를 읽는 것을 결정하는 경우에만 인에이블될 수 있다.
본 발명이 충분히 이해될 수 있고, 쉽게 실행될 수 있도록 하기 위해서, 본 발명의 바람직한 실시예들만이 첨부된 도식적인 도면을 참조하여 비제한적인 예시로 기술될 것이다.
도면들 중에서,
도 1은 종래 기술의 다중 기기인 비휘발성 메모리 시스템의 개략도이다.
도 2는 본 발명에 의한 다중 비휘발성 메모리 시스템의 바람직한 실시예의 개략도이다.
도 3은 도 2의 메모리 기기 중의 하나의 개략도이다.
도 2 내지 도 4에 도시된 실시예는 마이크로콘트롤러(204) 상에 사용되는 핀의 수를 축소하여, 상기 마이크로콘트롤러(204)가 단지 한 개의 칩 선택 핀과 접속부(205)를 구비하면서, 다중 메모리 기기(201, 202, 203)에 액세스하도록 할 수 있다. 메모리 기기(201, 202, 203)는 바람직하게는 비휘발성 메모리, 예를 들면 플래시 메모리이나, 휘발성 메모리 기기일 수도 있다. 메모리 기기(201, 202, 203)는 도 1의 종래 기술과 같이. 병렬로 접속되기 보다는 오히려 직렬로 접속된다.
본 발명의 메모리 시스템은 3개의 메모리 기기(201, 202, 203)를 제어하기 위하여, 마이크로콘트롤러(204)가 단지 한 개의 칩 선택 종래 기술 접속부(205)를 요구하도록 구성된다. 본 발명의 메모리 시스템은 상기 메모리 기기(201, 202, 203)로 데이터를 쓰거나 프로그래밍하기 위한 시간이 요구되거나, 또는 상기 메모리 기기(201, 202, 203)로부터 데이터를 읽기 위한 시간이 요구되는 비휘발성이고 고체 상태의 메모리 기기에 적합하다. 또한, 본 발명의 메모리 시스템은 각각의 메모리 기기(201, 202, 203)가 메모리 콘트롤러(309)에 동작가능하게 연결된 단지 하나의 기기 인에이블 입력부(205)를 구비할 것을 요구한다. 상기 메모리 콘트롤러(309)는 메모리 셀(308)에 동작가능하게 연결된다. 또한, 각각의 메모리 기기(201, 202, 203)는 하나의 내부 칩 선택 캐스케이드 제어기 회로("CSC")(30)와 하나의 핀-아웃-투-칩(pin-out-to-chip)을 구비하여, 메모리 기기(211)가 후속 메모리 기기(202)를 인에이블링하도록 할 수 있다. 이것은 마이크로콘트롤러(204)가 단지 하나의 칩 선택 핀과 잡속부(205)를 요구하여, 상기 마이크로콘트롤러(204)가 하나 이상의 임의의 수의 메모리 기기와 같이 하는 이점을 가진다. 또한, 모든 메모리 기기(201, 202, 203, ..., 2On)는 동일하다. 이러한 설비는 조립을 용이하게 하고, 인벤토리(재고목록)을 축소한다. 상기 CSS 회로(310)는 메모리 콘트롤러(309)에 동작가능하게 연결된다.
시작하고 난 후(400)에, 상기 마이크로콘트롤러(204)는 우선 메모리 기기(201)를 선택 또는 인에이블링하고(401), 상기 메모리 기기(201)의 버퍼에 쓰기를 시작한다(402). 상기 인에이블링을 완료한 후에, 상기 메모리 기기(201)내의 상기 CSS 회로(310)는 상기 메모리 기기(201)가 메모리 셀(308)로 데이터를 쓰는 것을 끝냈을 때, 상기 메모리 기기(202)를 인에이블링할 것이다(403). 그 다음, 상기 마이크로콘트롤러(204)는 상기 메모리 기기(202)의 버퍼로 쓰기를 시작할 수 있다(404). 상기 메모리 기기(202)가 상기 메모리 기기(202)의 메모리 셀(308)로 데이터를 쓰는 것을 끝냈을 때, 상기 메모리 기기(202)내 상기 CSS 회로(310)는 메모리 기기(203)를 인에이블링하고, 상기 마이크로콘트롤러(204)는 메모리 기기 (205)의 메모리 셀(308)로 데이터를 쓸 것이다 (406). 이는 요구되거거나 또는 원하는 수의 메모리 기기들: 즉 2개, 3개, 개, 5개, 6개 등등 n번째 메모리에 대해서 계속될 수 있다(407).
각각의 메모리 기기(201, 202, 203)는 하나의 CSC 회로(310)를 구비하여, 후속 메모리 기기가 캐스케이드 시퀀스에서 인에이블링되도록 한다. 상기 CSC 회로(310)는 메모리 기기(201, 202, 203)가 메모리 셀(308)로 데이터를 쓰고 있는지 또한 메모리 셀(308)로부터 데이터를 읽고 있는 지를 판단하기 위하여, 플래시 메 모리 콘트롤러(309)에 접속되어, 상기 메모리 기기가 메모리 셀(308)로 데이터를 쓰기를 완료하였거나 또한 메모리 셀(308)로부터 데이터를 읽기를 완료하였을 때 후속 메모리 기기를 인에이블링할 수 있다. 통상, 단지 하나의 메모리 기기(201, 202, 203)가 한번에 인에이블된다.
본 발명의 바람직한 실시예들에 대해서 설명하였지만, 본 기술에 대한 숙련자들은 설계 또는 구조적으로 상세하게 많은 변형예 및 수정예가 본 발명의 요지를 벗어남이 없이 만들어질 수 있음을 이해하여야 한다.
본 발명은 캐스케이드 메모리를 위한 방법 및 장치에 관한 것으로, 특히 반드시 그러한 것은 아니지만, 다중 메모리 기기를 캐스케이딩하기 위한 방법 및 장치에 관한 것이다.

Claims (13)

  1. 메모리 기기에 있어서,
    (a) 메모리 셀;
    (b) 상기 메모리 셀에 동작가능하게 접속된 메모리 콘트롤러; 및
    (c) 메모리 기기들의 캐스케이드에서 후속 메모리 기기를 순차 인에이블링하기 위한 캐스케이드 회로를 포함하며, 상기 캐스케이드 회로는 동작가능하게 메모리 콘트롤러에 접속되어 있음을 특징으로 하는 메모리 기기.
  2. 제1항에 있어서, 상기 캐스케이드 회로는 핀-아웃-투-칩(pin-out-to-chip)을 제어하는 것을 특징으로 하는 메모리 기기.
  3. 제2항에 있어서, 상기 캐스케이드 회로는 또한 후속 메모리 기기를 인에이블링하는 것을 특징으로 하는 메모리 기기.
  4. 제3항에 있어서, 단지 메모리 기기가 상기 메모리 셀로 데이터를 쓰기를 완료하거나 또는 상기 메모리 셀로부터 데이터를 읽기를 완료하였을 때만, 후속 메모리 기기가 인에이블되는 것을 특징으로 하는 메모리 기기.
  5. 제1항 내지 제4항 중의 어느 한 항에 있어서, 상기 메모리 콘트롤러에 동작 가능하게 연결된 기기 인에이블 입력부를 더 포함하는 것을 특징으로 하는 메모리 기기.
  6. 제1항 내지 제5항 중의 어느 한 항에 있어서, 상기 메모리 기기는 비휘발성, 고체 상태의 메모리 기기인 것을 특징으로 하는 메모리 기기.
  7. 직렬로 접속된 복수의 메모리 기기의 캐스케이드를 동작시키는 방법에 있어서,
    (a) 마이크로콘트롤러가 제1 메모리 기기를 인에이블링하는 단계; 및
    (b) 상기 제1 메모리 기기는 상기 제1 메모리 기기에 직렬로 접속된 제2 메모리 기기를 인에이블링하는 단계를 포함하는 방법.
  8. 제7항에 있어서, 상기 마이크로콘트롤러는 복수의 메모리 기기를 인에이블링하기 위한 단일 칩-선택 핀과 접속부를 구비하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기 단일 칩 선택 핀과 접속부는 상기 제1 메모리 기기의 기기 인에이블 입력부에 동작가능하게 접속될 수 있으며, 상기 기기 인에이블 입력부는 상기 제1 메모리 기기의 메모리 콘트롤러에 동작가능하게 접속되는 것을 특징으로 하는 방법.
  10. 제9항에 있어서, 상기 제1 메모리 기기는 상기 제2 메모리 기기의 기기 인에이블 입력부에서 제2 메모리 기기에 동작가능하게 접속된 단일 핀-아웃-투-칩(pin-out-to-chip)과 접속부인 것을 특징으로 하는 방법.
  11. 제10항에 있어서, 상기 단일 핀-아웃-투-칩(pin-out-to-chip)은 상기 메모리 콘트롤러와 상기 핀-아웃-투-칩(pin-out-to-chip)에 동작가능하게 연결된 캐스케이드 회로에 의해 제어되는 것을 특징으로 하는 방법.
  12. 제11항에 있어서, 상기 캐스케이드 회로는 상기 메모리 콘트롤러로부터의 데이터에 근거하여 상기 제2 메모리 기기를 인에이블링할 때를 결정하는 것을 특징으로 하는 방법.
  13. 제12항에 있어서, 상기 후속 메모리 기기는 상기 메모리 기기가 상기 메모리 셀로의 데이터를 쓰거나, 또는 상기 메모리 셀로부터 데이터를 읽는 것을 결정하는 경우에만 인에이블될 수 있는 것을 특징으로 하는 방법.
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