KR102196087B1 - 구동 모듈의 동기화 방법 및 이를 수행하는 표시 장치 - Google Patents

구동 모듈의 동기화 방법 및 이를 수행하는 표시 장치 Download PDF

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Abstract

복수의 타이밍 컨트롤러들을 포함하는 구동 모듈의 동기화 방법은 상기 복수의 타이밍 컨트롤러들 각각에 대응하는 원시 데이터 인에이블 신호를 수신하는 단계, 상기 원시 데이터 인에이블 신호들 중 가장 빠른 신호를 기준으로 동기 데이터 인에이블 신호를 생성하는 단계, 및 상기 동기 데이터 인에이블 신호를 캐스캐이드 방식으로 상기 복수의 타이밍 컨트롤러들에 전송하는 단계를 포함한다. 원시 데이터 인에이블 신호들 중 가장 빠른 신호를 기준으로 설정 주기만큼 지연된 동기 데이터 인에이블 신호에 기초하여 복수의 타이밍 컨트롤러들의 영상 데이터를 제어함으로써 데이터 동기화를 이룰 수 있다. 따라서, 상기 데이터 동기화에 의해 영상의 표시 품질을 향상시킬 수 있다. 또한, 상기 타이밍 컨트롤러는 2개의 입력 핀들과 2개의 출력 핀들로 데이터 인에이블 신호를 동기시킬 수 있다. 이에 따라서, 상기 타이밍 컨트롤러의 핀 수를 줄일 수 있다. 또한, 상기 타이밍 컨트롤러의 핀 수가 줄어듦에 따라서 인접한 인쇄회로기판들을 서로 연결하는 컨넥터의 단자 수를 줄일 수 있다. 따라서, 구동 모듈의 회로 설계를 단순하게 할 수 있다.

Description

구동 모듈의 동기화 방법 및 이를 수행하는 표시 장치{METHOD OF SYNCHRONIZING A DRIVING MODULE AND DISPLAY APPARATUS PERFORMING THE METHOD}
본 발명은 구동 모듈의 동기화 방법 및 이를 수행하는 표시 장치에 관한 것으로, 보다 상세하게는 회로 설계를 단순화하기 위한 구동 모듈의 동기화 방법 및 이를 수행하는 표시 장치를 제공하는 것이다.
최근 액정표시장치는 고해상도의 동영상 및 3차원 입체영상을 이용한 컴퓨터 게임 등과 같은 응용 기술에 채용되고 있다.
일반적으로 고해상도의 동영상을 구현하기 위해 움직임 끌림 현상(Motion blur)을 줄이기 위해 현재 프레임과 이전 프레임 사이에 움직임이 보간된 움직임 보간 프레임을 삽입하는 방식을 사용하고 있다. 이러한 움직임 보간 프레임을 삽입하기 위해서는 기본적으로 고속 프레임 구동 방식이 사용된다.
또한, 3차원 입체영상을 표시하기 위해서는 프레임 영상을 양안시차(Binocular disparity)를 갖는 좌안 영상과 우안 영상으로 나누어 표시하는 방식을 사용한다. 즉, 한 프레임 영상을 좌안용 프레임과 우안용 프레임으로 나누어 표시한다. 따라서, 3차원 입체영상을 표시하기 위해서도 기본적으로 고속 프레임 구동 방식이 사용된다.
상기 고속 프레임 구동 방식은 기존 60 Hz 또는 120 Hz의 구동 주파수를 가지는 타이밍 콘트롤러를 2개 이상 사용하는 멀티-칩 구조의 구동 장치를 사용하게 된다. 상기 멀티-칩 구조의 구동 장치를 사용하는 경우, 칩들 간의 동기가 맞지 않으면, 액정 표시 패널에 표시되는 영상이 비정상적으로 표시되거나, 워터 풀(Waterfall) 불량이 발생하거나 또는 충전율 불량에 따른 시인적인 불량을 야기할 수 있다.
본 발명에서 해결하고자 하는 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 표시 불량 개선 및 회로 설계 단순화를 위한 구동 모듈의 동기화 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 동기화 방법을 수행하는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 일 실시예에 따른 복수의 타이밍 컨트롤러들을 포함하는 구동 모듈의 동기화 방법은 상기 복수의 타이밍 컨트롤러들 각각에 대응하는 원시 데이터 인에이블 신호를 수신하는 단계, 상기 원시 데이터 인에이블 신호들 중 가장 빠른 신호를 기준으로 동기 데이터 인에이블 신호를 생성하는 단계, 및 상기 동기 데이터 인에이블 신호를 캐스캐이드 방식으로 상기 복수의 타이밍 컨트롤러들에 전송하는 단계를 포함한다.
일 실시예에서, 상기 동기 데이터 인에이블 신호를 생성하는 단계는 마스터의 타이밍 컨트롤러는 원시 데이터 인에이블 신호를 제1 데이터 인에이블 신호로 결정하고 상기 제1 데이터 인에이블 신호를 슬래이브의 타이밍 컨트롤러에 전송하는 단계를 포함할 수 있다.
일 실시예에서, 상기 동기 데이터 인에이블 신호를 생성하는 단계는 제1 슬래이브의 타이밍 컨트롤러는 원시 데이터 인에이블 신호와 상기 제1 데이터 인에이블 신호 중 빠른 신호를 제2 데이터 인에이블 신호로 결정하고 상기 제2 데이터 인에이블 신호를 제2 슬래이브의 타이밍 컨트롤러에 전송하는 단계를 더 포함할 수 있다.
일 실시예에서, 상기 동기 데이터 인에이블 신호를 생성하는 단계는 마지막 슬래이브의 타이밍 컨트롤러는 원시 데이터 인에이블 신호와 이전 타이밍 컨트롤러로부터 수신된 데이터 인에이블 신호 중 빠른 신호를 기준으로 설정 주기만큼 지연된 상기 동기 데이터 인에이블 신호를 생성하는 단계를 더 포함할 수 있다.
일 실시예에서, 상기 복수의 타이밍 컨트롤러들에 전송하는 단계는 상기 마지막 슬래이브의 타이밍 컨트롤러는 상기 동기 데이터 인에이블 신호를 이전 타이밍 컨트롤러들에 상기 캐스캐이드 방식으로 차례대로 전송하는 단계를 포함할 수 있다.
일 실시예에서, 각 타이밍 컨트롤러는 원시 데이터 인에이블 신호에 기초하여 영상 데이터를 메모리에 기록하는 단계, 및 상기 동기 데이터 인에이블 신호에 기초하여 상기 메모리에 기록된 상기 영상 데이터를 독출하는 단계를 더 포함할 수 있다.
일 실시예에서, 상기 동기 데이터 인에이블 신호는 프레임 주기로 생성될 수 있다.
상기한 본 발명의 다른 목적을 달성하기 위한 일 실시예에 따른 표시 장치는 복수의 타이밍 컨트롤러들을 포함하고, 상기 타이밍 컨트롤러들의 원시 데이터 인에이블 신호들 중 가장 빠른 신호를 기준으로 동기 데이터 인에이블 신호를 생성하고, 상기 복수의 타이밍 컨트롤러들에 캐스캐이드 방식으로 상기 동기 데이터 인에이블 신호를 전송하는 구동 모듈, 및 상기 동기 데이터 인에이블 신호에 기초하여 동기된 상기 타이밍 컨트롤러들의 제어에 따라서 복수의 표시 블록들에 영상을 표시하는 표시 패널을 포함한다.
일 실시예에서, 마스터의 타이밍 컨트롤러는 원시 데이터 인에이블 신호를 제1 데이터 인에이블 신호로 결정하고, 상기 제1 데이터 인에이블 신호를 슬래이브의 타이밍 컨트롤러에 전송할 수 있다.
일 실시예에서, 제1 슬래이브의 타이밍 컨트롤러는 원시 데이터 인에이블 신호와 이전 타이밍 컨트롤러로부터 전송된 데이터 인에이블 신호 중 빠른 신호를 제2 데이터 인에이블 신호로 결정하고, 상기 제2 데이터 인에이블 신호를 제2 슬래이브의 타이밍 컨트롤러에 전송할 수 있다.
일 실시예에서, 마지막 슬래이브의 타이밍 컨트롤러는 원시 데이터 인에이블 신호와 이전 타이밍 컨트롤러로부터 전송된 데이터 인에이블 신호 중 빠른 신호를 기준으로 설정 주기만큼 지연된 상기 동기 데이터 인에이블 신호를 생성할 수 있다.
일 실시예에서, 상기 마지막 슬래이브의 타이밍 컨트롤러는 상기 동기 데이터 인에이블 신호를 이전 타이밍 컨트롤러들에 캐스캐이드 방식으로 차례대로 전송할 수 있다.
일 실시예에서, 각 타이밍 컨트롤러는 메모리를 포함하고, 상기 메모리는 원시 데이터 인에이블 신호에 기초하여 영상 데이터를 기록하고, 상기 동기 데이터 인에이블 신호에 기초하여 상기 영상 데이터를 출력할 수 있다.
일 실시예에서, 각 타이밍 컨트롤러는 이전 타이밍 컨트롤러로부터 데이터 인에이블 신호를 수신하는 제1 입력 핀과, 다음 타이밍 컨트롤러에 데이터 인에이블 신호를 출력하는 제1 출력 핀과, 다음 타이밍 컨트롤러로부터 상기 동기 데이터 인에이블 신호를 수신하는 제2 입력 핀, 및 상기 이전 타이밍 컨트롤러에 상기 동기 데이터 인에이블 신호를 출력하는 제2 출력 핀을 포함할 수 있다.
일 실시예에서, 상기 구동 모듈은 적어도 하나의 타이밍 컨트롤러가 실장되는 적어도 하나의 인쇄회로기판을 더 포함할 수 있다.
일 실시예에서, 상기 인쇄회로기판은 다음 인쇄회로기판과 연결되는 제1 컨넥터와, 이전 인쇄회로기판과 연결되는 제2 컨넥터를 포함할 수 있다.
일 실시예에서, 상기 제1 컨넥터는 데이터 인에이블 신호를 출력하는 제1 출력 단자와 상기 동기 데이터 인에이블 신호를 수신하는 제1 입력 단자를 포함하고, 상기 제2 컨넥터는 데이터 인에이블 신호를 수신하는 제2 입력 단자와 상기 동기 데이터 인에이블 신호를 출력하는 제2 출력 단자를 포함할 수 있다.
일 실시예에서, 상기 복수의 표시 블록들은 데이터 라인의 연장 방향으로 연장되고 게이트 라인의 연장 방향으로 배열될 수 있다.
일 실시예에서, 상기 복수의 표시 블록들은 매트릭스 형태로 배열될 수 있다.
일 실시예에서, 타이밍 컨트롤러의 개수는 표시 블록의 개수와 같을 수 있다.
본 발명에 따르면, 원시 데이터 인에이블 신호들 중 가장 빠른 신호를 기준으로 설정 주기만큼 지연된 동기 데이터 인에이블 신호에 기초하여 복수의 타이밍 컨트롤러들의 영상 데이터를 제어함으로써 데이터 동기화를 이룰 수 있다. 따라서, 상기 데이터 동기화에 의해 영상의 표시 품질을 향상시킬 수 있다.
또한, 상기 타이밍 컨트롤러는 2개의 입력 핀들과 2개의 출력 핀들로 데이터 인에이블 신호를 동기시킬 수 있다. 이에 따라서, 상기 타이밍 컨트롤러의 핀 수를 줄일 수 있다. 또한, 상기 타이밍 컨트롤러의 핀 수가 줄어듦에 따라서 인접한 인쇄회로기판들을 서로 연결하는 컨넥터의 단자 수를 줄일 수 있다. 따라서, 구동 모듈의 회로 설계를 단순하게 할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 도 1에 도시된 제어 구동 모듈의 블록도이다.
도 3은 도 2에 도시된 제어 구동 모듈의 데이터 동기화를 설명하기 위한 타이밍도이다.
도 4는 도 2에 도시된 제어 구동 모듈의 메모리 제어 방법을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 블록도이다.
도 6은 도 5에 도시된 제어 구동 모듈의 블록도이다.
도 7은 본 발명의 다른 실시예에 따른 제어 구동 모듈의 블록도이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 1을 참조하면, 상기 표시 장치는 표시 패널(100), 소스 구동 모듈(200) 및 제어 구동 모듈(300)을 포함한다.
상기 표시 패널(100)은 복수의 표시 블록들을 포함한다. 상기 표시 블록들의 개수는 상기 제어 구동 모듈(300)에 포함된 타이밍 컨트롤러의 개수에 대응할 수 있다.
본 실시예에 따르면, 상기 표시 블록들(A, B, C, D)은 데이터 라인(DL)의 길이 방향으로 연장되고 게이트 라인(GL)의 길이 방향으로 배열된다. 상기 각 표시 블록의 해상도는 FHD 해상도 이상의 고해상도를 가질 수 있다. 예를 들어, 상기 각 표시 블록이 FHD 해상도를 가질 경우, 상기 표시 패널(100)은 FHD 해상도의 4배의 해상도를 가질 수 있다.
상기 소스 구동 모듈(200)은 상기 표시 블록들(A, B, C, D)을 각각 구동하는 복수의 소스 구동 회로(Source Driver Circuit: SDC)들(211, 212, 213, 214)을 포함한다. 예를 들면, 제1 소스 구동 회로(211)는 제1 표시 블록(A)의 데이터 라인들에 데이터 신호를 제공한다. 제2 소스 구동 회로(212)는 제2 표시 블록(B)의 데이터 라인들에 데이터 신호를 제공한다. 제3 소스 구동 회로(213)는 제3 표시 블록(C)의 데이터 라인들에 데이터 신호를 제공한다. 제4 소스 구동 회로(214)는 제4 표시 블록(D)의 데이터 라인들에 데이터 신호를 제공한다. 상기 소스 구동 회로들(211, 212, 213, 214) 각각은 적어도 하나의 소스 구동 집적 회로를 포함할 수 있다.
상기 제어 구동 모듈(300)은 복수의 타이밍 컨트롤러(Timing Controller : TC)들(321, 322, 323, 324) 및 상기 복수의 타이밍 컨트롤러들(321, 322, 323, 324)이 실장된 인쇄회로기판(310)을 포함한다. 상기 타이밍 컨트롤러들(321, 322, 323, 324) 중 하나는 마스터(321)로 설정되고, 나머지(322, 323, 324)는 슬래이브로 설정될 수 있다.
본 실시예에서, 타이밍 컨트롤러(TC)는 FDH 해상도를 갖는 표시 블록을 구동할 수 있다. 이에 따라서, 상기 타이밍 컨트롤러(TC)의 개수는 상기 표시 블록의 개수와 같다.
상기 타이밍 컨트롤러들(321, 322, 323, 324)은 상기 소스 구동 회로들(211, 212, 213, 214)에 각각 대응한다. 상기 타이밍 컨트롤러들(321, 322, 323, 324)은 영상 데이터 및 원시 제어 신호를 수신한다. 상기 영상 데이터는 해당하는 표시 블록에 표시되는 영상 데이터로서, 레드, 그린 및 블루 데이터를 포함할 수 있다. 상기 원시 제어 신호는 원시 수평 동기 신호, 원시 수직 동기 신호 및 원시 데이터 인에이블 신호를 포함할 수 있다.
예를 들면, 제1 타이밍 컨트롤로(321)는 상기 제1 소스 구동 회로(211)를 구동하기 위한 상기 제1 표시 블록(A)에 대응하는 제1 영상 데이터와 제1 원시 제어 신호를 수신하고, 제2 타이밍 컨트롤로(322)는 상기 제2 소스 구동 회로(212)를 구동하기 위한 상기 제2 표시 블록(B)에 대응하는 제2 영상 데이터와 제2 원시 제어 신호를 수신하고, 제3 타이밍 컨트롤로(323)는 상기 제3 소스 구동 회로(213)를 구동하기 위한 상기 제3 표시 블록(C)에 대응하는 제3 영상 데이터와 제3 원시 제어 신호를 수신하고, 제4 타이밍 컨트롤로(324)는 상기 제4 소스 구동 회로(214)를 구동하기 위한 상기 제4 표시 블록(D)에 대응하는 제4 영상 데이터와 제4 원시 제어 신호를 수신한다.
데이터 동기화를 위해 상기 타이밍 컨트롤러들(321, 322, 323, 324) 중 마스터(321)는 원시 데이터 인에이블 신호를 첫 번째 슬래이브(322)에 출력한다. 복수의 슬래이브들(323, 324) 각각은 이전 슬래이브로부터 입력된 데이터 인에이블 신호와 원시 데이터 인에이블 신호 중 빠른 신호를 다음 슬래이브에 출력한다. 마지막 슬래이브(TC4)는 이전 슬래이브로부터 입력된 데이터 인에이블 신호와 원시 데이터 인에이블 신호 중 빠른 신호를 설정 주기(LD)만큼 지연시킨 동기 데이터 인에이블 신호(SDE)를 생성하고, 상기 동기 데이터 인에이블 신호(SDE)를 캐스캐이드(Cascade) 방식으로 나머지 타이밍 컨트롤러들(323, 322, 321)에 차례대로 전송한다. 상기 타이밍 컨트롤러들(321, 322, 323, 324)은 상기 동기 데이터 인에이블 신호(SDE)에 기초하여 데이터 동기화를 이룰 수 있다.
결과적으로 상기 타이밍 컨트롤러들(321, 322, 323, 324)은 한 프레임동안 원시 데이터 인에이블 신호들 중 가장 빠른 신호를 기준으로 생성된 상기 동기 데이터 인에이블 신호(SDE)에 기초하여 데이터 동기화를 이룰 수 있다.
이에 따라서, 본 실시예에 따르면, 상기 데이터 동기화를 위해 상기 타이밍 컨트롤러(TC)는 이전 타이밍 컨트롤러로부터 데이터 인에이블 신호를 수신하는 제1 입력 핀(DEI) 및 다음 타이밍 컨트롤러에 데이터 인에이블 신호를 출력하는 제1 출력 핀(DEO), 다음 타이밍 컨트롤러로부터 상기 동기 데이터 인에이블 신호를 수신하는 제2 입력 핀(DEBI) 및 이전 타이밍 컨트롤러에 상기 동기 데이터 인에이블 신호를 출력하는 제2 출력 핀(DEBO)을 포함한다.
본 실시예에 따르면, 상기 타이밍 컨트롤러(TC)는 상기 제1 및 제2 입력핀들(DEI, DEBI)과, 상기 제1 및 제2 출력 핀들(DEO, DEBO)만으로 상기 데이터 동기화를 가능하게 할 수 있다. 이에 따라서, 상기 타이밍 컨트롤러(TC)의 핀 수를 줄일 수 있고, 이에 따라서, 상기 제어 구동 모듈(300)의 회로 설계를 단순하게 할 수 있다.
도 2는 도 1에 도시된 제어 구동 모듈의 블록도이다.
도 1 및 도 2를 참조하면, 상기 제어 구동 모듈(300)은 하나의 인쇄회로기판(310)에 실장된 제1 타이밍 컨트롤러(321), 제2 타이밍 컨트롤러(322), 제3 타이밍 컨트롤러(323) 및 제4 타이밍 컨트롤러(324)를 포함한다. 본 실시예에 따르면, 상기 제1 타이밍 컨트롤러(321)가 마스터(Master)이고, 상기 제2 타이밍 컨트롤러(322)는 제1 슬래이브(Slave)(S1), 상기 제3 타이밍 컨트롤러(323)는 제2 슬래이브(S2), 상기 제4 타이밍 컨트롤러(324)는 제3 슬래이브(S3), 즉 마지막 슬래이브로 설정될 수 있다.
상기 제1 타이밍 컨트롤러(321)는 제1 제어부(321a), 제1 메모리(321b) 및 제1 동기 신호 생성부(321c)를 포함한다.
상기 제1 제어부(321a)는 외부 시스템으로부터 제1 원시 제어 신호(OSS1) 및 제1 영상 데이터(DATA_A)를 수신한다. 상기 제1 제어부(321a)는 상기 제1 원시 제어 신호(OSS1) 중 제1 원시 데이터 인에이블 신호(ODE1)에 기초하여 상기 제1 영상 데이터(DATA_A)를 상기 제1 메모리(321b)에 저장한다.
상기 제1 제어부(321a)는 상기 제1 타이밍 컨트롤러(321)의 다음 타이밍 컨트롤러인 제2 타이밍 컨트롤러(322)로부터 동기 데이터 인에이블 신호(SDE)를 수신한다. 상기 제1 제어부(321a)는 상기 동기 데이터 인에이블 신호(SDE)에 기초하여 상기 제1 메모리(321b)에 저장된 상기 제1 영상 데이터(DATA_A)를 독출한다.
상기 제1 동기 신호 생성부(321c)는 상기 제1 원시 데이터 인에이블 신호(ODE1)에 기초하여 제1 데이터 인에이블 신호(DE1)를 생성한다. 상기 제1 타이밍 컨트롤러(321)가 마스터(MS)인 경우, 상기 제1 동기 신호 생성부(321c)는 상기 제1 원시 데이터 인에이블 신호(ODE1)를 상기 제1 데이터 인에이블 신호(DE1)로 결정한다.
상기 제1 동기 신호 생성부(321c)는 상기 제1 데이터 인에이블 신호(DE1)를 다음 타이밍 컨트롤러인 제2 타이밍 컨트롤러(322)에 출력한다.
상기 제2 타이밍 컨트롤러(322)는 제2 제어부(322a), 제2 메모리(322b) 및 제2 동기 신호 생성부(322c)를 포함한다.
상기 제2 제어부(322a)는 외부 시스템으로부터 제2 원시 제어 신호(OSS2) 및 제2 영상 데이터(DATA_B)를 수신한다. 상기 제2 제어부(322a)는 상기 제2 원시 제어 신호(OSS2) 중 제2 원시 데이터 인에이블 신호(ODE2)에 기초하여 상기 제2 영상 데이터(DATA_B)를 상기 제2 메모리(322b)에 저장한다.
상기 제2 제어부(322a)는 다음 타이밍 컨트롤러인 제3 타이밍 컨트롤러(323)로부터 상기 동기 데이터 인에이블 신호(SDE)를 수신한다. 상기 제2 제어부(322a)는 상기 동기 데이터 인에이블 신호(SDE)에 기초하여 상기 제2 메모리(322b)에 저장된 상기 제2 영상 데이터(DATA_B)를 독출한다.
상기 제2 동기 신호 생성부(322c)는 상기 제2 원시 데이터 인에이블 신호(ODE2)에 기초하여 제2 데이터 인에이블 신호(DE2)를 생성한다. 상기 제2 타이밍 컨트롤러(322)가 제1 슬래이브(S1)인 경우, 상기 제2 동기 신호 생성부(322c)는 상기 제2 원시 데이터 인에이블 신호(ODE2)와 상기 제1 타이밍 컨트롤러(321)로부터 수신된 상기 제1 데이터 인에이블 신호(DE1)를 비교한다. 상기 제2 동기 신호 생성부(322c)는 상기 제2 원시 데이터 인에이블 신호(ODE2)와 상기 제1 데이터 인에이블 신호(DE1) 중 빠른 신호를 제2 데이터 인에이블 신호(DE2)로 결정한다.
이어, 상기 제2 동기 신호 생성부(322c)는 상기 제2 데이터 인에이블 신호(DE2)를 다음 타이밍 컨트롤러인 제3 타이밍 컨트롤러(323)에 출력한다.
상기 제3 타이밍 컨트롤러(323)는 제3 제어부(323a), 제3 메모리(323b) 및 제3 동기 신호 생성부(323c)를 포함한다.
상기 제3 제어부(323a)는 외부 시스템으로부터 제3 원시 제어 신호(OSS3) 및 제3 영상 데이터(DATA_C)를 수신한다. 상기 제3 제어부(323a)는 상기 제3 원시 제어 신호(OSS3) 중 제3 원시 데이터 인에이블 신호(ODE3)에 기초하여 상기 제3 영상 데이터(DATA_C)를 상기 제3 메모리(323b)에 저장한다.
상기 제3 제어부(323a)는 다음 타이밍 컨트롤러인 제4 타이밍 컨트롤러(324)로부터 상기 동기 데이터 인에이블 신호(SDE)를 수신한다. 상기 제3 제어부(323a)는 상기 동기 데이터 인에이블 신호(SDE)에 기초하여 상기 제3 메모리(323b)에 저장된 상기 제3 영상 데이터(DATA_C)를 독출한다.
상기 제3 동기 신호 생성부(323c)는 상기 제3 원시 데이터 인에이블 신호(ODE3)에 기초하여 제3 데이터 인에이블 신호(DE3)를 생성한다. 상기 제3 타이밍 컨트롤러(323)가 제2 슬래이브(S2)인 경우, 상기 제3 동기 신호 생성부(323c)는 상기 제3 원시 데이터 인에이블 신호(ODE3)와 상기 제2 타이밍 컨트롤러(322)로부터 수신된 상기 제2 데이터 인에이블 신호(DE2)를 비교한다. 상기 제3 동기 신호 생성부(323c)는 상기 제3 원시 데이터 인에이블 신호(ODE3)와 상기 제2 데이터 인에이블 신호(DE2) 중 빠른 신호를 제3 데이터 인에이블 신호(DE3)로 결정한다.
이어, 상기 제3 동기 신호 생성부(323c)는 상기 제3 데이터 인에이블 신호(DE3)를 다음 타이밍 컨트롤러인 제4 타이밍 컨트롤러(324)에 출력한다.
상기 제4 타이밍 컨트롤러(324)는 제4 제어부(324a), 제4 메모리(324b) 및 제4 동기 신호 생성부(324c)를 포함한다.
상기 제4 제어부(324a)는 외부 시스템으로부터 제4 원시 제어 신호(OSS4) 및 제4 영상 데이터(DATA_D)를 수신한다. 상기 제4 제어부(324a)는 상기 제4 원시 제어 신호(OSS4) 중 제4 원시 데이터 인에이블 신호(ODE4)에 기초하여 상기 제4 영상 데이터(DATA_D)를 상기 제4 메모리(324b)에 저장한다.
상기 제4 제어부(324a)는 상기 제4 타이밍 컨트롤러(324)가 마지막 슬래이브인 경우, 상기 제4 동기 신호 생성부(324c)로부터 상기 동기 데이터 인에이블 신호(SDE)를 수신한다. 상기 제4 제어부(324a)는 상기 동기 데이터 인에이블 신호(SDE)에 기초하여 상기 제4 메모리(324b)에 저장된 상기 제4 영상 데이터(DATA_D)를 독출한다.
상기 제4 동기 신호 생성부(324c)는 상기 제4 원시 데이터 인에이블 신호(ODE4)에 기초하여 상기 동기 데이터 인에이블 신호(SDE)를 생성한다. 상기 제4 동기 신호 생성부(324c)는 상기 제4 원시 데이터 인에이블 신호(ODE4)와 상기 제3 타이밍 컨트롤러(323)로부터 수신된 상기 제3 데이터 인에이블 신호(DE3)를 비교한다. 상기 제4 동기 신호 생성부(324c)는 상기 제4 원시 데이터 인에이블 신호(ODE4)와 상기 제3 데이터 인에이블 신호(DE3) 중 빠른 신호를 설정 주기(LD)만큼 지연시켜 상기 동기 데이터 인에이블 신호(SDE)를 생성한다.
이어, 상기 제4 동기 신호 생성부(324c)는 상기 동기 데이터 인에이블 신호(SDE)를 이전 타이밍 컨트롤러인 상기 제3 타이밍 컨트롤러(323)에 출력한다.
이와 같이, 상기 동기 데이터 인에이블 신호(SDE)는 마지막 슬래이브인 상기 제4 타이밍 컨트롤러(324)에서 생성되고, 상기 동기 데이터 인에이블 신호(SDE)는 이전 타이밍 컨트롤러들, 즉, 제3, 제2 및 제1 타이밍 컨트롤러들(323, 322, 321)에 캐스캐이드 방식으로 차례대로 전송된다.
따라서, 상기 제1, 제2, 제3 및 제4 타이밍 컨트롤러들(321, 322, 323, 324)은 상기 동기 데이터 인에이블 신호(SDE)에 기초하여 데이터 동기화를 이룰 수 있다.
도 3은 도 2에 도시된 제어 구동 모듈의 데이터 동기화를 설명하기 위한 타이밍도이다.
도 2 및 도 3을 참조하면, 이하에서는 상기 동기 데이터 인에이블 신호의 생성 과정을 설명한다.
먼저, 마스터(MS)인 상기 제1 타이밍 컨트롤러(321)의 상기 제1 제어부(321a)는 외부 시스템으로부터 수신된 상기 제1 원시 제어 신호(OSS1) 중 제1 원시 데이터 인에이블 신호(ODE1)를 상기 제1 동기 신호 생성부(321)에 제공한다.
상기 제1 타이밍 컨트롤러(321)가 상기 마스터이므로, 상기 제1 동기 신호 생성부(321)는 상기 제1 원시 데이터 인에이블 신호(ODE1)를 상기 제1 데이터 인에이블 신호(DE1)로 결정하고, 상기 제1 데이터 인에이블 신호(DE1)를 제1 슬래이브(S1)인 상기 제2 타이밍 컨트롤러(322)에 출력한다.
상기 제1 슬래이브인 상기 제2 타이밍 컨트롤러(322)의 상기 제2 제어부(322a)는 상기 제2 원시 데이터 인에이블 신호(ODE2)를 상기 제2 동기 신호 생성부(322c)에 제공한다. 상기 제2 동기 신호 생성부(322c)는 상기 제2 원시 데이터 인에이블 신호(ODE2)와 상기 제1 데이터 인에이블 신호(DE1)를 비교하고, 이들 중에서 빠른 신호인 상기 제1 데이터 인에이블 신호(DE1)를 상기 제2 데이터 인에이블 신호(DE2)로 결정한다. 상기 제2 동기 신호 생성부(322c)는 상기 제2 데이터 인에이블 신호(DE2)를 제2 슬래이브(S2)인, 상기 제2 타이밍 컨트롤러(323)에 출력한다.
상기 제2 슬래이브인 상기 제3 타이밍 컨트롤러(323)의 상기 제3 제어부(323a)는 상기 제3 원시 데이터 인에이블 신호(ODE3)를 상기 제3 동기 신호 생성부(323c)에 제공한다. 상기 제3 동기 신호 생성부(323c)는 상기 제3 원시 데이터 인에이블 신호(ODE3)와 상기 제2 데이터 인에이블 신호(DE2)를 비교하고, 이들 중 빠른 신호인 상기 제3 원시 데이터 인에이블 신호(ODE3)를 상기 제3 데이터 인에이블 신호(DE3)로 결정한다. 상기 제3 동기 신호 생성부(323c)는 상기 제3 데이터 인에이블 신호(DE3)를 제3 슬래이브(S3)인, 상기 제3 타이밍 컨트롤러(324)에 출력한다.
마지막의 제3 슬래이브(S3)인 상기 제4 타이밍 컨트롤러(324)의 상기 제4 제어부(324a)는 상기 제4 원시 데이터 인에이블 신호(ODE4)를 상기 제4 동기 신호 생성부(324c)에 제공한다. 상기 제4 동기 신호 생성부(324c)는 상기 제4 원시 데이터 인에이블 신호(ODE4)와 상기 제3 데이터 인에이블 신호(DE3)를 비교하고, 이들 중 빠른 신호인 상기 제3 데이터 인에이블 신호(DE3)를 기준으로 설정 주기(LD)만큼 지연된 동기 데이터 인에이블 신호(SDE)를 생성한다.
상기 마지막의 제3 슬래이브(S3)인 상기 제4 타이밍 컨트롤러(324)는 상기 동기 데이터 인에이블 신호(SDE)를 피드백 하여 캐스캐이드 방식으로 상기 제3, 제2 및 제1 타이밍 컨트롤러들(323, 322, 321)에 차례대로 전송한다.
이에 따라서, 상기 제1, 제2, 제3 및 제4 타이밍 컨트롤러들(321, 322, 323, 324)의 원시 데이터 인에이블 신호들은 상기 동기 데이터 인에이블 신호(SDE)로 동기화 될 수 있다.
도 4는 도 2에 도시된 제어 구동 모듈의 메모리 제어 방법을 설명하기 위한 타이밍도이다.
도 1 내지 도 4를 참조하면, 상기 마스터(MS)인 상기 제1 타이밍 컨트롤러(321)의 제1 제어부(321a)는 상기 제1 원시 데이터 인에이블 신호(ODE1)에 동기를 맞추어 상기 제1 영상 데이터(DATA_A)를 상기 제1 메모리(321b)에 라인 단위로 기록한다(M_WR1).
상기 제1 슬래이브(S1)인 상기 제2 타이밍 컨트롤러(322)의 제2 제어부(322a)는 상기 제2 원시 데이터 인에이블 신호(ODE2)에 동기를 맞추어 상기 제2 영상 데이터(DATA_B)를 상기 제2 메모리(322b)에 라인 단위로 기록한다(M_WR2).
상기 제2 슬래이브(S2)인 상기 제3 타이밍 컨트롤러(323)의 제3 제어부(323a)는 상기 제3 원시 데이터 인에이블 신호(ODE3)에 동기를 맞추어 상기 제3 영상 데이터(DATA_C)를 상기 제3 메모리(323b)에 라인 단위로 기록한다(M_WR3).
마지막의 상기 제3 슬래이브(S3)인 상기 제4 타이밍 컨트롤러(324)의 제4 제어부(324a)는 상기 제4 원시 데이터 인에이블 신호(ODE4)에 동기를 맞추어 상기 제4 영상 데이터(DATA_D)를 상기 제4 메모리(324b)에 라인 단위로 기록한다(M_WR4).
이후, 마지막의 상기 제3 슬래이브(S3)인 상기 제4 타이밍 컨트롤러(324)에서 생성된 상기 동기 데이터 인에이블 신호(SDE)가 피드백 되어 캐스캐이드 방식으로 상기 제3, 제2 및 제1 타이밍 컨트롤러들(323, 322, 321)에 차례대로 전송된다.
이에 따라서, 상기 제1 타이밍 컨트롤로(321)의 상기 제1 제어부(321a)는 상기 동기 데이터 인에이블 신호(SDE)에 동기를 맞춰 상기 제1 메모리(321b)에 저장된 상기 제1 영상 데이터(DATA_A)를 라인 단위로 독출한다(M_RD1).
또한, 상기 제2 타이밍 컨트롤로(322)의 상기 제2 제어부(322a)는 상기 동기 데이터 인에이블 신호(SDE)에 동기를 맞춰 상기 제2 메모리(322b)에 저장된 상기 제2 영상 데이터(DATA_B)를 라인 단위로 독출한다(M_RD2).
또한, 상기 제3 타이밍 컨트롤로(323)의 상기 제3 제어부(323a)는 상기 동기 데이터 인에이블 신호(SDE)에 동기를 맞춰 상기 제3 메모리(323b)에 저장된 상기 제3 영상 데이터(DATA_C)를 라인 단위로 독출한다(M_RD3).
또한, 상기 제4 타이밍 컨트롤로(324)의 상기 제4 제어부(324a)는 상기 동기 데이터 인에이블 신호(SDE)에 동기를 맞춰 상기 제4 메모리(324b)에 저장된 상기 제4 영상 데이터(DATA_D)를 라인 단위로 독출한다(M_RD4).
이와 같이, 상기 제1, 제2, 제3 및 제4 타이밍 컨트롤러들(321, 322, 323, 324)은 상기 동기 데이터 인에이블 신호(SDE)에 기초하여 상기 제1, 제2, 제3 및 제4 영상 데이터(DATA_A, DATA_B, DATA_C, DATA_D)를 라인 단위로 동기시켜 상기 제1, 제2, 제3 및 제4 소스 구동 회로들(211, 212, 213, 214)에 출력한다.
상기 제1, 제2, 제3 및 제4 소스 구동 회로들(211, 212, 213, 214)은 제1, 제2, 제3 및 제4 영상 데이터(DATA_A, DATA_B, DATA_C, DATA_D)를 이용하여 상기 표시 패널(100)에 영상을 표시한다.
이와 같이, 상기 타이밍 컨트롤러들 간의 데이터 인에이블 신호를 동기시킴으로써 고해상도 영상의 표시 품질을 향상시킬 수 있다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 블록도이다.
이하에서는 이전 실시예와 동일한 구성 요소는 동일한 도면 부호를 부여하고 반복되는 설명은 간략하게 하거나 생략한다.
도 5를 참조하면, 상기 표시 장치는 표시 패널(100), 소스 구동 모듈(200) 및 제어 구동 모듈(300)을 포함한다.
상기 표시 패널(100)은 복수의 표시 블록들(AA, BB, CC, DD)을 포함한다. 상기 표시 블록들(AA, BB, CC, DD)은 매트릭스 형태로 배열된다.
예를 들면, 도시된 바와 같이, 상기 표시 블록들(AA, BB, CC, DD)은 2ㅧ2 구조로 배열될 수 있다. 상기 각 표시 블록의 해상도는 FHD 해상도 이상의 고해상도를 가질 수 있다. 상기 표시 블록이 FHD 해상도를 가질 경우, 상기 표시 패널(100)은 FHD 해상도의 4배의 해상도를 가질 수 있다.
상기 소스 구동 모듈(200)은 상기 표시 블록들(AA, BB, CC, DD)을 각각 구동하는 복수의 소스 구동 회로(Source Driver Circuit: SDC)들(211, 212, 213, 214)을 포함한다. 예를 들면, 제1 소스 구동 회로(211)는 제1 표시 블록(AA)의 데이터 라인들에 데이터 신호를 제공한다. 제2 소스 구동 회로(212)는 제2 표시 블록(BB)의 데이터 라인들에 데이터 신호를 제공한다. 제3 소스 구동 회로(213)는 제3 표시 블록(CC)의 데이터 라인들에 데이터 신호를 제공한다. 제4 소스 구동 회로(214)는 제4 표시 블록(DD)의 데이터 라인들에 데이터 신호를 제공한다. 상기 소스 구동 회로들(211, 212, 213, 214) 각각은 적어도 하나의 소스 구동 집적 회로를 포함할 수 있다.
상기 제어 구동 모듈(300)은 복수의 타이밍 컨트롤러(Timing Controller : TC)들(321, 322, 323, 324) 및 상기 복수의 타이밍 컨트롤러들(321, 322, 323, 324)을 각각 실장하는 복수의 인쇄회로기판들(311, 312, 313, 314)을 포함한다.
예를 들면, 도시된 바와 같이, 제1 타이밍 컨트롤러(321)는 제1 인쇄회로기판(311)에 실장되어 제1 표시 블록(AA)에 영상을 표시하기 위해 제1 소스 구동 회로(211)를 구동한다. 상기 제1 타이밍 컨트롤러(321)는 상기 제1 표시 블록(AA)에 대응하는 제1 영상 데이터와 제1 원시 제어 신호를 수신한다.
제2 타이밍 컨트롤러(322)는 제2 인쇄회로기판(312)에 실장되어 제2 표시 블록(BB)에 영상을 표시하기 위해 제2 소스 구동 회로(212)를 구동한다. 상기 제2 타이밍 컨트롤러(322)는 상기 제2 표시 블록(BB)에 대응하는 제2 영상 데이터와 제2 원시 제어 신호를 수신한다.
제3 타이밍 컨트롤러(323)는 제3 인쇄회로기판(313)에 실장되어 제3 표시 블록(CC)에 영상을 표시하기 위해 제3 소스 구동 회로(213)를 구동한다. 상기 제3 타이밍 컨트롤러(323)는 상기 제3 표시 블록(CC)에 대응하는 제3 영상 데이터와 제3 원시 제어 신호를 수신한다.
제4 타이밍 컨트롤러(324)는 제4 인쇄회로기판(314)에 실장되어 제4 표시 블록(DD)에 영상을 표시하기 위해 제4 소스 구동 회로(214)를 구동한다. 상기 제4 타이밍 컨트롤러(324)는 상기 제4 표시 블록(DD)에 대응하는 제4 영상 데이터와 제4 원시 제어 신호를 수신한다.
데이터 동기화를 위해 상기 타이밍 컨트롤러들(321, 322, 323, 324) 중 마스터(321)는 원시 데이터 인에이블 신호를 첫 번째 슬래이브(322)에 출력한다. 복수의 슬래이브들(323, 324) 각각은 이전 슬래이브로부터 입력된 데이터 인에이블 신호와 원시 데이터 인에이블 신호 중 빠른 신호를 다음 슬래이브에 출력한다. 마지막 슬래이브(TC4)는 이전 슬래이브로부터 입력된 데이터 인에이블 신호와 원시 데이터 인에이블 신호 중 빠른 신호를 설정 주기(LD)만큼 지연시킨 동기 데이터 인에이블 신호(SDE)를 생성하고, 상기 동기 데이터 인에이블 신호(SDE)를 캐스캐이드(Cascade) 방식으로 나머지 타이밍 컨트롤러들(323, 322, 321)에 차례대로 전송한다. 상기 타이밍 컨트롤러들(321, 322, 323, 324)은 상기 동기 데이터 인에이블 신호(SDE)에 기초하여 데이터 동기화를 이룰 수 있다.
상기 타이밍 컨트롤러들(321, 322, 323, 324)은 한 프레임동안 원시 데이터 인에이블 신호들 중 가장 빠른 신호를 기준으로 생성된 상기 동기 데이터 인에이블 신호(SDE)에 기초하여 데이터 동기화를 이룰 수 있다.
본 실시예에 따르면, 상기 데이터 동기화를 위해 상기 타이밍 컨트롤러(TC)는 이전 타이밍 컨트롤러로부터 데이터 인에이블 신호를 수신하는 제1 입력 핀(DEI) 및 다음 타이밍 컨트롤러에 데이터 인에이블 신호를 출력하는 제1 출력핀(DEO), 다음 타이밍 컨트롤러로부터 동기 데이터 인에이블 신호를 수신하는 제2 입력 핀(DEBI) 및 이전 타이밍 컨트롤러에 동기 데이터 인에이블 신호를 출력하는 제2 출력 핀(DEBO)을 포함한다.
본 실시예에 따르면, 상기 타이밍 컨트롤러(TC)는 상기 제1 및 제2 입력핀들(DEI, DEBI)과, 상기 제1 및 제2 출력 핀들(DEO, DEBO)만으로 상기 데이터 동기화가 가능할 수 있으므로 상기 타이밍 컨트롤로(TC)의 핀 수를 줄일 수 있다. 또한, 상기 타이밍 컨트롤러(TC)의 핀 수가 줄어듦에 따라서 인접한 인쇄회로기판들을 서로 연결하는 컨넥터의 단자 수 역시 감소할 수 있다. 이에 따라서, 상기 제어 구동 모듈(300)의 회로 설계를 단순하게 할 수 있다.
도 6은 도 5에 도시된 제어 구동 모듈의 블록도이다.
도 5 및 도 6을 참조하면, 상기 제어 구동 모듈(300)은 복수의 타이밍 컨트롤러들(321, 322, 323, 324) 및 상기 복수의 타이밍 컨트롤러들(321, 322, 323, 324)을 각각 실장하는 복수의 인쇄회로기판들(311, 312, 313, 314)을 포함한다.
본 실시예에 따르면, 상기 인쇄회로기판들(311, 312, 313, 314) 각각은 제1 컨넥터(CN1)와 제2 컨넥터(CN2)를 포함한다.
상기 제1 컨넥터(CN1)는 다음 인쇄회로기판과 연결되고, 상기 다음 인쇄회로기판에 데이터 인에이블 신호를 출력하는 제1 출력 단자(T1)와 상기 다음 인쇄회로기판으로부터 동기 데이터 인에이블 신호(SDE)를 수신하는 제1 입력 단자(T2)를 포함한다.
상기 제2 컨넥터(CN2)는 이전 인쇄회로기판과 연결되고, 상기 이전 인쇄회로기판으로부터 상기 데이터 인에이블 신호를 수신하는 제2 입력 단자(T3)와 상기 이전 인쇄회로기판에 상기 동기 데이터 인에이블 신호(SDE)를 출력하는 제2 출력 단자(T4)를 포함한다.
예를 들면, 제1 인쇄회로기판(311)은 실장된 제1 타이밍 컨트롤러(321)를 포함한다.
상기 제1 타이밍 컨트롤러(321)는 제1 제어부(321a), 제1 메모리(321b) 및 제1 동기 신호 생성부(321c)를 포함한다.
상기 제1 제어부(321a)는 제1 원시 데이터 인에이블 신호(ODE1)에 기초하여 상기 제1 영상 데이터(DATA_A)를 상기 제1 메모리(321b)에 저장한다. 상기 제1 제어부(321a)는 상기 제1 타이밍 컨트롤러(321)의 다음 타이밍 컨트롤러인 제2 타이밍 컨트롤러(322)로부터 동기 데이터 인에이블 신호(SDE)를 수신한다. 상기 제1 제어부(321a)는 상기 동기 데이터 인에이블 신호(SDE)에 기초하여 상기 제1 메모리(321b)에 저장된 상기 제1 영상 데이터(DATA_A)를 독출한다.
상기 제1 타이밍 컨트롤러(321)가 마스터(MS)인 경우, 상기 제1 동기 신호 생성부(321c)는 상기 제1 원시 데이터 인에이블 신호(ODE1)를 제1 데이터 인에이블 신호(DE1)로 결정하고, 상기 제1 데이터 인에이블 신호(DE1)를 상기 제2 타이밍 컨트롤러(322)에 출력한다.
상기 제1 인쇄회로기판(321)의 제1 컨넥터(CN1)는 상기 제2 인쇄회로기판(322)의 제2 컨넥터(CN2)와 연결된다.
상기 제1 데이터 인에이블 신호(DE1)는 상기 제1 인쇄회로기판(321)과 연결된 상기 제1 컨넥터(CN1)의 제1 출력 단자(T1)와 상기 제2 인쇄회로기판(322)과 연결된 상기 제2 컨넥터(CN2)의 제2 입력 단자(T3)를 통해 전송된다. 상기 동기 데이터 인에이블 신호(SDE)는 상기 제2 인쇄회로기판(322)과 연결된 상기 제2 컨넥터(CN2)의 제2 출력 단자(T4)와 상기 제1 인쇄회로기판(321)과 연결된 상기 제1 컨넥터(CN1)의 제1 입력 단자(T2)를 통해 전송된다.
제2 인쇄회로기판(312)은 실장된 제2 타이밍 컨트롤러(322)를 포함한다.
상기 제2 타이밍 컨트롤러(322)는 제2 제어부(322a), 제2 메모리(322b) 및 제2 동기 신호 생성부(322c)를 포함한다.
상기 제2 제어부(322a)는 제2 원시 데이터 인에이블 신호(ODE2)에 기초하여 제2 영상 데이터(DATA_B)를 상기 제2 메모리(322b)에 저장한다.
상기 제2 제어부(322a)는 상기 제2 타이밍 컨트롤러(322)의 다음 타이밍 컨트롤러인 제3 타이밍 컨트롤러(323)로부터 상기 동기 데이터 인에이블 신호(SDE)를 수신한다. 상기 제2 제어부(322a)는 상기 동기 데이터 인에이블 신호(SDE)에 기초하여 상기 제2 메모리(322b)에 저장된 상기 제2 영상 데이터(DATA_B)를 독출한다.
상기 제2 타이밍 컨트롤러(322)가 제1 슬래이브(S1)인 경우, 상기 제2 동기 신호 생성부(322c)는 상기 제2 원시 데이터 인에이블 신호(ODE2)와 상기 제1 데이터 인에이블 신호(DE1) 중 빠른 신호를 제2 데이터 인에이블 신호(DE2)로 결정한다. 상기 제2 동기 신호 생성부(322c)는 상기 제2 데이터 인에이블 신호(DE2)를 다음 타이밍 컨트롤러인 제3 타이밍 컨트롤러(323)에 출력한다.
상기 제2 인쇄회로기판(322)의 제1 컨넥터(CN1)는 상기 제3 인쇄회로기판(323)의 제2 컨넥터(CN2)와 연결되고, 상기 제2 인쇄회로기판(322)의 제2 컨넥터(CN2)는 상기 제1 인쇄회로기판(321)의 제1 컨넥터(CN1)와 연결된다.
상기 제2 데이터 인에이블 신호(DE2)는 상기 제2 인쇄회로기판(322)과 연결된 상기 제1 컨넥터(CN1)의 제1 출력 단자(T1)와 상기 제3 인쇄회로기판(323)과 연결된 상기 제2 컨넥터(CN2)의 제2 입력 단자(T3)를 통해 전송된다. 상기 동기 데이터 인에이블 신호(SDE)는 상기 제3 인쇄회로기판(323)과 연결된 상기 제2 컨넥터(CN2)의 제2 출력 단자(T4)와 상기 제2 인쇄회로기판(322)과 연결된 상기 제1 컨넥터(CN1)의 제1 입력 단자(T2)를 통해 전송된다.
제3 인쇄회로기판(313)은 실장된 제3 타이밍 컨트롤러(323)를 포함한다.
상기 제3 타이밍 컨트롤러(323)는 제3 제어부(323a), 제3 메모리(323b) 및 제3 동기 신호 생성부(323c)를 포함한다.
상기 제3 제어부(323a)는 제3 원시 데이터 인에이블 신호(ODE3)에 기초하여 제3 영상 데이터(DATA_C)를 상기 제3 메모리(323b)에 저장한다. 상기 제3 제어부(323a)는 상기 제3 타이밍 컨트롤러(323)의 다음 타이밍 컨트롤러인 제4 타이밍 컨트롤러(324)로부터 상기 동기 데이터 인에이블 신호(SDE)를 수신한다. 상기 제3 제어부(323a)는 상기 동기 데이터 인에이블 신호(SDE)에 기초하여 상기 제3 메모리(323b)에 저장된 상기 제3 영상 데이터(DATA_C)를 독출한다.
상기 제3 타이밍 컨트롤러(323)가 제2 슬래이브(S2)인 경우, 상기 제3 동기 신호 생성부(323c)는 상기 제3 원시 데이터 인에이블 신호(ODE3)와 상기 제2 데이터 인에이블 신호(DE2) 중 빠른 신호를 제3 데이터 인에이블 신호(DE3)로 결정한다. 상기 제3 동기 신호 생성부(323c)는 상기 제3 데이터 인에이블 신호(DE3)를 다음 타이밍 컨트롤러인 제4 타이밍 컨트롤러(324)에 출력한다.
상기 제3 인쇄회로기판(323)의 제1 컨넥터(CN1)는 상기 제4 인쇄회로기판(324)의 제2 컨넥터(CN2)와 연결되고, 상기 제3 인쇄회로기판(323)의 제2 컨넥터(CN2)는 상기 제2 인쇄회로기판(322)의 제1 컨넥터(CN1)와 연결된다.
상기 제3 데이터 인에이블 신호(DE3)는 상기 제3 인쇄회로기판(323)과 연결된 상기 제1 컨넥터(CN1)의 제1 출력 단자(T1)와 상기 제4 인쇄회로기판(324)과 연결된 상기 제2 컨넥터(CN2)의 제2 입력 단자(T3)를 통해 전송된다. 상기 동기 데이터 인에이블 신호(SDE)는 상기 제4 인쇄회로기판(324)과 연결된 상기 제2 컨넥터(CN2)의 제2 출력 단자(T4)와 상기 제3 인쇄회로기판(323)과 연결된 상기 제1 컨넥터(CN1)의 제1 입력 단자(T2)를 통해 전송된다.
제4 인쇄회로기판(314)은 실장된 제4 타이밍 컨트롤러(324)를 포함한다.
상기 제4 타이밍 컨트롤러(324)는 제4 제어부(324a), 제4 메모리(324b) 및 제4 동기 신호 생성부(324c)를 포함한다.
상기 제4 제어부(324a)는 제4 원시 데이터 인에이블 신호(ODE4)에 기초하여 제4 영상 데이터(DATA_D)를 상기 제4 메모리(324b)에 저장한다.
상기 제4 타이밍 컨트롤러(324)가 마지막 슬래이브인 경우, 상기 제4 제어부(324a)는 상기 제4 동기 신호 생성부(324c)로부터 상기 동기 데이터 인에이블 신호(SDE)를 수신한다. 상기 제4 제어부(324a)는 상기 동기 데이터 인에이블 신호(SDE)에 기초하여 상기 제4 메모리(324b)에 저장된 상기 제4 영상 데이터(DATA_D)를 독출한다.
상기 제4 동기 신호 생성부(324c)는 상기 제4 원시 데이터 인에이블 신호(ODE4)와 상기 제3 데이터 인에이블 신호(DE3) 중 빠른 신호를 설정 주기(LD)만큼 지연시켜 상기 동기 데이터 인에이블 신호(SDE)를 생성한다. 상기 제4 동기 신호 생성부(324c)는 상기 동기 데이터 인에이블 신호(SDE)를 상기 제3 타이밍 컨트롤러(323)에 출력한다.
상기 제4 인쇄회로기판(324)의 제2 컨넥터(CN2)는 상기 제3 인쇄회로기판(323)의 제1 컨넥터(CN1)와 연결된다.
상기 동기 데이터 인에이블 신호(SDE)는 상기 제4 인쇄회로기판(324)과 연결된 상기 제2 컨넥터(CN2)의 제2 출력 단자(T4)와 상기 제3 인쇄회로기판(323)과 연결된 상기 제1 컨넥터(CN1)의 제1 입력 단자(T2)를 통해 전송된다.
이와 같이, 상기 동기 데이터 인에이블 신호(SDE)는 마지막 슬래이브인 상기 제4 타이밍 컨트롤러(324)에서 생성되고, 상기 동기 데이터 인에이블 신호(SDE)는 피드백 방식으로 이전 타이밍 컨트롤러들, 즉, 제3, 제2 및 제1 타이밍 컨트롤러들(323, 322, 321)에 캐스캐이드 방식으로 차례대로 전송된다.
결과적으로, 상기 제1, 제2, 제3 및 제4 타이밍 컨트롤러들(321, 322, 323, 324)은 상기 동기 데이터 인에이블 신호(SDE)에 기초하여 데이터 동기화를 이룰 수 있다.
본 실시예에 따르면, 상기 타이밍 컨트롤러(TC)는 상기 제1 및 제2 입력 핀들(DEI, DEBI)과, 상기 제1 및 제2 출력 핀들(DEO, DEBO)만으로 상기 데이터 동기화가 가능할 수 있으므로 상기 타이밍 컨트롤로(TC)의 핀 수를 줄일 수 있다.
본 실시예에 따르면, 상기 제1, 제2, 제3 및 제4 타이밍 컨트롤러들(321, 322, 323, 324)이 상기 복수의 인쇄회로기판들(311, 312, 313, 314)에 각각 실장되는 경우, 상기 타이밍 컨트롤로(TC)의 핀 수를 줄어듦에 따라서 상기 인쇄회로기판에 연결된 컨넥터의 단자 수를 줄일 수 있다. 이에 따라서, 상기 제어 구동 모듈(300)의 회로 설계를 단순하게 할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 제어 구동 모듈의 블록도이다.
이하에서는 이전 실시예와 동일한 구성 요소는 동일한 도면 부호를 부여하고 반복되는 설명은 간략하게 하거나 생략한다.
도 5, 도 6 및 도 7을 참조하면, 본 실시예에 따른 제어 구동 모듈은 복수의 타이밍 컨트롤러(Timing Controller : TC)들(321, 322, 323, 324, 325, 326, 327, 328) 및 상기 복수의 타이밍 컨트롤러들(321, 322, 323, 324, 325, 326, 327, 328)을 실장하는 복수의 인쇄회로기판들(315, 316, 317, 318)을 포함한다.
본 실시예에 따르면, 제1 인쇄회로기판(315) 상에는 제1 및 제2 타이밍 컨트롤러들(321, 322)이 실장되고, 제2 인쇄회로기판(316) 상에는 제3 및 제4 타이밍 컨트롤러들(323, 324)이 실장되고, 제3 인쇄회로기판(317) 상에는 제5 및 제6 타이밍 컨트롤러들(325, 326)이 실장되고, 제4 인쇄회로기판(318) 상에는 제7 및 제8 타이밍 컨트롤러들(327, 328)이 실장된다.
본 실시예에 따르면, 상기 제1 인쇄회로기판(315) 상에 실장된 상기 제1 및 제2 타이밍 컨트롤러들(321, 322)은 제1 표시 블록(AA)에 영상을 표시하기 위해 제1 소스 구동 회로(211)를 구동한다. 상기 제2 인쇄회로기판(316)상에 실장된 제3 및 제4 타이밍 컨트롤러들(323, 324)은 제2 표시 블록(BB)에 영상을 표시하기 위해 제2 소스 구동 회로(212)를 구동한다. 상기 제3 인쇄회로기판(317)상에 실장된 제5 및 제6 타이밍 컨트롤러들(325, 326)은 제3 표시 블록(CC)에 영상을 표시하기 위해 제3 소스 구동 회로(213)를 구동한다. 상기 제4 인쇄회로기판(318)상에 실장된 제7 및 제8 타이밍 컨트롤러들(327, 328)은 제4 표시 블록(DD)에 영상을 표시하기 위해 제4 소스 구동 회로(214)를 구동한다.
따라서, 각 타이밍 컨트롤러가 FHD 해상도의 표시 블록을 구동하는 경우, 본 실시예에 따르면, 상기 제어 구동 모듈은 FHD 해상도의 8배 해상도를 갖는 표시 패널(100)을 구동할 수 있다.
도시되지 않았으나, 상기 표시 패널(100)이 FHD 해상도의 16배 해상도를 가질 경우, 상기 인쇄회로기판은 4개의 타이밍 컨트롤러들이 실장될 수 있다. 이에 한정하지 않고, 상기 표시 패널(100)의 고해상도에 따라서 상기 인쇄회로기판의 개수 및 각 인쇄회로기판에 실장되는 타이밍 컨트롤러의 개수를 다양하게 설정할 수 있다.
본 실시예에 따른 타이밍 컨트롤러(TC)는 이전 실시예에서 설명된 바와 실질적으로 동일한 구성 요소 및 동작을 수행한다.
상기 제1 내지 제4 인쇄회로기판들(315, 316, 317, 318) 각각은 제1 컨넥터(CN1) 및 제2 컨넥터(CN2)를 포함한다.
본 실시예에 따른 상기 제1 및 제2 컨넥터들(CN1, CN2)은 이전 실시예에서 설명된 바와 실질적으로 동일한 구성 요소 및 동작을 수행한다.
예를 들면, 상기 제1 타이밍 컨트롤러(321)가 마스터이고, 나머지 제2 내지 제8 타이밍 컨트롤러들(322, 323, 324, 325, 326, 327, 328)이 차례대로 제1 내지 제7 슬래이브들이다. 따라서, 상기 제8 타이밍 컨트롤러(328)가 마지막 슬래이브로서, 동기 데이터 인에이블 신호를 생성한다.
데이터 동기화를 위해서, 제1 타이밍 컨트롤러(321)는 제1 원시 데이터 인에이블 신호에 기초하여 제1 영상 데이터를 제1 메모리에 기록한다. 상기 제1 타이밍 컨트롤러(321)는 상기 제1 원시 데이터 인에이블 신호를 제1 데이터 인에이블 신호(DE1)로 결정한다. 상기 제1 타이밍 컨트롤러(321)는 제1 출력 핀(DEO)을 통해 상기 제1 데이터 인에이블 신호(DE1)를 출력한다.
상기 제2 타이밍 컨트롤러(322)는 제1 입력 핀(DEI)을 통해 상기 제1 데이터 인에이블 신호(DE1)를 수신한다. 상기 제2 타이밍 컨트롤러(322)는 제2 원시 데이터 인에이블 신호에 기초하여 제2 영상 데이터를 제2 메모리에 기록한다. 상기 제2 타이밍 컨트롤러(322)는 상기 제2 원시 데이터 인에이블 신호와 상기 제1 데이터 인에이블 신호(DE1) 중 빠른 신호를 제2 데이터 인에이블 신호(DE2)로 결정한다. 상기 제2 타이밍 컨트롤러(322)는 제1 출력 핀(DEO)을 통해 상기 제2 데이터 인에이블 신호(DE2)를 출력한다.
상기 제2 데이터 인에이블 신호(DE2)는 상기 제1 인쇄회로기판(311)에 실장된 제1 컨넥터(CN1)의 제1 출력 단자(T1) 및 상기 제2 인쇄회로기판(312)에 실장된 제2 컨넥터(CN2)의 제2 입력 단자(T3)를 통해 전송된다.
상기 제3 타이밍 컨트롤러(323)는 제1 입력 핀(DEI)을 통해 상기 제2 데이터 인에이블 신호(DE2)를 수신한다. 상기 제3 타이밍 컨트롤러(323)는 제3 원시 데이터 인에이블 신호에 기초하여 제3 영상 데이터를 제3 메모리에 기록한다. 상기 제3 타이밍 컨트롤러(323)는 상기 제3 원시 데이터 인에이블 신호와 상기 제2 데이터 인에이블 신호(DE2) 중 빠른 신호를 제3 데이터 인에이블 신호(DE3)로 결정한다. 상기 제3 타이밍 컨트롤러(323)는 제1 출력 핀(DEO)을 통해 상기 제3 데이터 인에이블 신호(DE3)를 출력한다.
상기 제4 타이밍 컨트롤러(324)는 제1 입력 핀(DEI)을 통해 상기 제3 데이터 인에이블 신호(DE3)를 수신한다. 상기 제4 타이밍 컨트롤러(324)는 제4 원시 데이터 인에이블 신호에 기초하여 제4 영상 데이터를 제4 메모리에 기록한다. 상기 제4 타이밍 컨트롤러(324)는 상기 제4 원시 데이터 인에이블 신호와 상기 제3 데이터 인에이블 신호(DE3) 중 빠른 신호를 제4 데이터 인에이블 신호(DE4)로 결정한다. 상기 제4 타이밍 컨트롤러(324)는 제1 출력 핀(DEO)을 통해 상기 제4 데이터 인에이블 신호(DE4)를 출력한다.
상기 제4 데이터 인에이블 신호(DE4)는 상기 제2 인쇄회로기판(312)에 실장된 제1 컨넥터(CN1)의 제1 출력 단자(T1) 및 상기 제3 인쇄회로기판(313)에 실장된 제2 컨넥터(CN2)의 제2 입력 단자(T3)를 통해 전송된다.
상기 제5 타이밍 컨트롤러(325)는 제1 입력 핀(DEI)을 통해 상기 제4 데이터 인에이블 신호(DE4)를 수신한다. 상기 제5 타이밍 컨트롤러(325)는 제5 원시 데이터 인에이블 신호에 기초하여 제5 영상 데이터를 제5 메모리에 기록한다. 상기 제5 타이밍 컨트롤러(325)는 상기 제5 원시 데이터 인에이블 신호와 상기 제4 데이터 인에이블 신호(DE4) 중 빠른 신호를 제5 데이터 인에이블 신호(DE5)로 결정한다. 상기 제5 타이밍 컨트롤러(325)는 제1 출력 핀(DEO)을 통해 상기 제5 데이터 인에이블 신호(DE5)를 출력한다.
상기 제6 타이밍 컨트롤러(326)는 제1 입력 핀(DEI)을 통해 상기 제5 데이터 인에이블 신호(DE5)를 수신한다. 상기 제6 타이밍 컨트롤러(326)는 제6 원시 데이터 인에이블 신호에 기초하여 제6 영상 데이터를 제6 메모리에 기록한다. 상기 제6 타이밍 컨트롤러(326)는 상기 제6 원시 데이터 인에이블 신호와 상기 제5 데이터 인에이블 신호(DE5) 중 빠른 신호를 제6 데이터 인에이블 신호(DE6)로 결정한다. 상기 제6 타이밍 컨트롤러(326)는 제1 출력 핀(DEO)을 통해 상기 제6 데이터 인에이블 신호(DE6)를 출력한다.
상기 제6 데이터 인에이블 신호(DE6)는 상기 제3 인쇄회로기판(313)에 실장된 제1 컨넥터(CN1)의 제1 출력 단자(T1) 및 상기 제4 인쇄회로기판(314)에 실장된 제2 컨넥터(CN2)의 제2 입력 단자(T3)를 통해 전송된다.
상기 제7 타이밍 컨트롤러(327)는 제1 입력 핀(DEI)을 통해 상기 제6 데이터 인에이블 신호(DE6)를 수신한다. 상기 제7 타이밍 컨트롤러(327)는 제7 원시 데이터 인에이블 신호에 기초하여 제7 영상 데이터를 제7 메모리에 기록한다. 상기 제7 타이밍 컨트롤러(327)는 상기 제7 원시 데이터 인에이블 신호와 상기 제6 데이터 인에이블 신호(DE6) 중 빠른 신호를 제7 데이터 인에이블 신호(DE7)로 결정한다. 상기 제7 타이밍 컨트롤러(327)는 제1 출력 핀(DEO)을 통해 상기 제7 데이터 인에이블 신호(DE7)를 출력한다.
상기 제8 타이밍 컨트롤러(328)는 제1 입력 핀(DEI)을 통해 상기 제7 데이터 인에이블 신호(DE7)를 수신한다. 상기 제8 타이밍 컨트롤러(328)는 제8 원시 데이터 인에이블 신호에 기초하여 제8 영상 데이터를 제7 메모리에 기록한다. 상기 제8 타이밍 컨트롤러(328)는 상기 제8 원시 데이터 인에이블 신호와 상기 제7 데이터 인에이블 신호(DE7) 중 빠른 신호를 기준으로 설정 주기만큼 지연된 동기 데이터 인에이블 신호(SDE)를 생성한다. 상기 제8 타이밍 컨트롤러(328)는 상기 동기 데이터 인에이블 신호(SDE)에 기초하여 상기 제8 메모리에 저장된 상기 제8 영상 데이터를 독출한다. 이어, 상기 제8 타이밍 컨트롤러(328)는 상기 동기 데이터 인에이블 신호(SDE)를 제2 출력 핀(DEBO)을 통해 출력한다.
상기 동기 데이터 인에이블 신호(SDE)는 피드백 되고 캐스캐이드 방식으로 상기 제7, 제6, 제5, 제4, 제3, 제2 및 제1 타이밍 컨트롤러들(327, 326, 325, 324, 323, 322, 321)에 차례대로 전송된다.
도시된 바와 같이, 상기 제7 타이밍 컨트롤러(327)는 제2 입력 핀(DEBI)을 통해 상기 동기 데이터 인에이블 신호(SDE)를 수신하고, 제2 출력 핀(DEBO)을 통해 출력한다. 상기 제7 타이밍 컨트롤러(327)는 상기 동기 데이터 인에이블 신호(SDE)에 기초하여 상기 제7 메모리에 저장된 상기 제7 영상 데이터를 독출한다.
상기 제6 타이밍 컨트롤러(326)는 제2 입력 핀(DEBI)을 통해 상기 동기 데이터 인에이블 신호(SDE)를 수신하고, 제2 출력 핀(DEBO)을 통해 출력한다. 상기 제6 타이밍 컨트롤러(326)는 상기 동기 데이터 인에이블 신호(SDE)에 기초하여 상기 제6 메모리에 저장된 상기 제6 영상 데이터를 독출한다.
상기 제5 타이밍 컨트롤러(325)는 제2 입력 핀(DEBI)을 통해 상기 동기 데이터 인에이블 신호(SDE)를 수신하고, 제2 출력 핀(DEBO)을 통해 출력한다. 상기 제5 타이밍 컨트롤러(325)는 상기 동기 데이터 인에이블 신호(SDE)에 기초하여 상기 제5 메모리에 저장된 상기 제5 영상 데이터를 독출한다.
상기 제4 타이밍 컨트롤러(324)는 제2 입력 핀(DEBI)을 통해 상기 동기 데이터 인에이블 신호(SDE)를 수신하고, 제2 출력 핀(DEBO)을 통해 출력한다. 상기 제4 타이밍 컨트롤러(324)는 상기 동기 데이터 인에이블 신호(SDE)에 기초하여 상기 제4 메모리에 저장된 상기 제4 영상 데이터를 독출한다.
상기 제3 타이밍 컨트롤러(323)는 제2 입력 핀(DEBI)을 통해 상기 동기 데이터 인에이블 신호(SDE)를 수신하고, 제2 출력 핀(DEBO)을 통해 출력한다. 상기 제3 타이밍 컨트롤러(323)는 상기 동기 데이터 인에이블 신호(SDE)에 기초하여 상기 제3 메모리에 저장된 상기 제3 영상 데이터를 독출한다.
상기 제2 타이밍 컨트롤러(322)는 제2 입력 핀(DEBI)을 통해 상기 동기 데이터 인에이블 신호(SDE)를 수신하고, 제2 출력 핀(DEBO)을 통해 출력한다. 상기 제2 타이밍 컨트롤러(322)는 상기 동기 데이터 인에이블 신호(SDE)에 기초하여 상기 제2 메모리에 저장된 상기 제2 영상 데이터를 독출한다.
상기 제1 타이밍 컨트롤러(321)는 제2 입력 핀(DEBI)을 통해 상기 동기 데이터 인에이블 신호(SDE)를 수신하고, 제2 출력 핀(DEBO)을 통해 출력한다. 상기 제1 타이밍 컨트롤러(321)는 상기 동기 데이터 인에이블 신호(SDE)에 기초하여 상기 제1 메모리에 저장된 상기 제1 영상 데이터를 독출한다.
이상과 같이, 상기 제1 내지 제8 타이밍 컨트롤러들(321, 322, 323, 324, 325, 326, 327, 328)의 제1 내지 제8 원시 데이터 인에이블 신호들 중 가장 빠른 신호를 기준으로 설정 주기만큼 지연된 동기 데이터 인에이블 신호(SDE)를 생성하고, 상기 제1 내지 제8 타이밍 컨트롤러들(321, 322, 323, 324, 325, 326, 327, 328)은 상기 동기 데이터 인에이블 신호에 기초하여 영상 데이터를 제어함으로써 데이터 동기화를 이룰 수 있다. 따라서, 상기 데이터 동기화에 의해 상기 표시 패널에 표시되는 영상의 표시 품질을 향상시킬 수 있다.
또한, 본 실시예에 따르면, 상기 타이밍 컨트롤러(TC)는 상기 제1 및 제2 입력 핀들(DEI, DEBI)과, 상기 제1 및 제2 출력 핀들(DEO, DEBO)만으로 상기 데이터 동기화를 가능하게 할 수 있다. 이에 따라서, 상기 타이밍 컨트롤러(TC)의 핀 수를 줄일 수 있고, 이에 따라서, 상기 제어 구동 모듈(300)의 회로 설계를 단순하게 할 수 있다.
또한, 본 실시예에 따르면, 상기 타이밍 컨트롤러(TC)의 핀 수가 줄어듦에 따라서 인접한 인쇄회로기판들을 서로 연결하는 컨넥터의 단자 수 역시 감소할 수 있다. 이에 따라서, 상기 제어 구동 모듈(300)의 회로 설계를 단순하게 할 수 있다.
이상의 본 발명의 실시예들에 따르면, 원시 데이터 인에이블 신호들 중 가장 빠른 신호를 기준으로 설정 주기만큼 지연된 동기 데이터 인에이블 신호에 기초하여 복수의 타이밍 컨트롤러들의 영상 데이터를 제어함으로써 데이터 동기화를 이룰 수 있다. 따라서, 상기 데이터 동기화에 의해 영상의 표시 품질을 향상시킬 수 있다. 또한, 상기 타이밍 컨트롤러는 2개의 입력 핀들과 2개의 출력 핀들로 데이터 인에이블 신호를 동기시킬 수 있다. 이에 따라서, 상기 타이밍 컨트롤러의 핀 수를 줄일 수 있다. 또한, 상기 타이밍 컨트롤러의 핀 수가 줄어듦에 따라서 인접한 인쇄회로기판들을 서로 연결하는 컨넥터의 단자 수를 줄일 수 있다. 따라서, 구동 모듈의 회로 설계를 단순하게 할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 표시 패널 200 : 소스 구동 모듈
300 : 제어 구동 모듈 310 : 인쇄회로기판
311, 312, 313, 314 : 제1, 제2, 제3 및 제4 인쇄회로기판
321, 322, 323, 324, 325, 326, 327, 328 : 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 타이밍 컨트롤러

Claims (20)

  1. 복수의 타이밍 컨트롤러들을 포함하는 구동 모듈의 동기화 방법에서,
    상기 복수의 타이밍 컨트롤러들 각각에 대응하는 원시 데이터 인에이블 신호를 수신하는 단계;
    상기 원시 데이터 인에이블 신호들 중 가장 빠른 신호를 기준으로 동기 데이터 인에이블 신호를 생성하는 단계; 및
    상기 동기 데이터 인에이블 신호를 캐스캐이드 방식으로 상기 복수의 타이밍 컨트롤러들에 전송하는 단계를 포함하고,
    상기 동기 데이터 인에이블 신호를 생성하는 단계는
    마스터의 타이밍 컨트롤러는 원시 데이터 인에이블 신호를 제1 데이터 인에이블 신호로 결정하고 상기 제1 데이터 인에이블 신호를 슬래이브의 타이밍 컨트롤러에 전송하는 단계를 포함하는 것을 특징으로 하는 구동 모듈의 동기화 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 동기 데이터 인에이블 신호를 생성하는 단계는
    제1 슬래이브의 타이밍 컨트롤러는 원시 데이터 인에이블 신호와 상기 제1 데이터 인에이블 신호 중 빠른 신호를 제2 데이터 인에이블 신호로 결정하고 상기 제2 데이터 인에이블 신호를 제2 슬래이브의 타이밍 컨트롤러에 전송하는 단계를 더 포함하는 구동 모듈의 동기화 방법.
  4. 제3항에 있어서, 상기 동기 데이터 인에이블 신호를 생성하는 단계는
    마지막 슬래이브의 타이밍 컨트롤러는 원시 데이터 인에이블 신호와 이전 타이밍 컨트롤러로부터 수신된 데이터 인에이블 신호 중 빠른 신호를 기준으로 설정 주기만큼 지연된 상기 동기 데이터 인에이블 신호를 생성하는 단계를 더 포함하는 구동 모듈의 동기화 방법.
  5. 제4항에 있어서, 상기 복수의 타이밍 컨트롤러들에 전송하는 단계는
    상기 마지막 슬래이브의 타이밍 컨트롤러는 상기 동기 데이터 인에이블 신호를 이전 타이밍 컨트롤러들에 상기 캐스캐이드 방식으로 차례대로 전송하는 단계를 포함하는 구동 모듈의 동기화 방법.
  6. 제1항에 있어서, 각 타이밍 컨트롤러는 원시 데이터 인에이블 신호에 기초하여 영상 데이터를 메모리에 기록하는 단계; 및
    상기 동기 데이터 인에이블 신호에 기초하여 상기 메모리에 기록된 상기 영상 데이터를 독출하는 단계를 더 포함하는 구동 모듈의 동기화 방법.
  7. 제1항에 있어서, 상기 동기 데이터 인에이블 신호는 프레임 주기로 생성되는 것을 특징으로 하는 구동 모듈의 동기화 방법.
  8. 복수의 타이밍 컨트롤러들을 포함하고, 상기 타이밍 컨트롤러들의 원시 데이터 인에이블 신호들 중 가장 빠른 신호를 기준으로 동기 데이터 인에이블 신호를 생성하고, 상기 복수의 타이밍 컨트롤러들에 캐스캐이드 방식으로 상기 동기 데이터 인에이블 신호를 전송하는 구동 모듈; 및
    상기 동기 데이터 인에이블 신호에 기초하여 동기된 상기 타이밍 컨트롤러들의 제어에 따라서 복수의 표시 블록들에 영상을 표시하는 표시 패널을 포함하고,
    마스터의 타이밍 컨트롤러는 원시 데이터 인에이블 신호를 제1 데이터 인에이블 신호로 결정하고, 상기 제1 데이터 인에이블 신호를 슬래이브의 타이밍 컨트롤러에 전송하는 것을 특징으로 하는 표시 장치.
  9. 삭제
  10. 제8항에 있어서, 제1 슬래이브의 타이밍 컨트롤러는 원시 데이터 인에이블 신호와 이전 타이밍 컨트롤러로부터 전송된 데이터 인에이블 신호 중 빠른 신호를 제2 데이터 인에이블 신호로 결정하고, 상기 제2 데이터 인에이블 신호를 제2 슬래이브의 타이밍 컨트롤러에 전송하는 것을 특징으로 하는 표시 장치.
  11. 제8항에 있어서, 마지막 슬래이브의 타이밍 컨트롤러는 원시 데이터 인에이블 신호와 이전 타이밍 컨트롤러로부터 전송된 데이터 인에이블 신호 중 빠른 신호를 기준으로 설정 주기만큼 지연된 상기 동기 데이터 인에이블 신호를 생성하는 것을 특징으로 하는 표시 장치.
  12. 제11항에 있어서, 상기 마지막 슬래이브의 타이밍 컨트롤러는 상기 동기 데이터 인에이블 신호를 이전 타이밍 컨트롤러들에 캐스캐이드 방식으로 차례대로 전송하는 것을 특징으로 하는 표시 장치.
  13. 제8항에 있어서, 각 타이밍 컨트롤러는 메모리를 포함하고,
    상기 메모리는 원시 데이터 인에이블 신호에 기초하여 영상 데이터를 기록하고, 상기 동기 데이터 인에이블 신호에 기초하여 상기 영상 데이터를 출력하는 것을 특징으로 하는 표시 장치.
  14. 제8항에 있어서, 각 타이밍 컨트롤러는
    이전 타이밍 컨트롤러로부터 데이터 인에이블 신호를 수신하는 제1 입력 핀과,
    다음 타이밍 컨트롤러에 데이터 인에이블 신호를 출력하는 제1 출력 핀과,
    다음 타이밍 컨트롤러로부터 상기 동기 데이터 인에이블 신호를 수신하는 제2 입력 핀, 및
    상기 이전 타이밍 컨트롤러에 상기 동기 데이터 인에이블 신호를 출력하는 제2 출력 핀을 포함하는 것을 특징으로 하는 표시 장치.
  15. 제8항에 있어서, 상기 구동 모듈은 적어도 하나의 타이밍 컨트롤러가 실장되는 적어도 하나의 인쇄회로기판을 더 포함하는 표시 장치.
  16. 제15항에 있어서, 상기 인쇄회로기판은 다음 인쇄회로기판과 연결되는 제1 컨넥터와,
    이전 인쇄회로기판과 연결되는 제2 컨넥터를 포함하는 것을 특징으로 하는 표시 장치.
  17. 제16항에 있어서, 상기 제1 컨넥터는 데이터 인에이블 신호를 출력하는 제1 출력 단자와 상기 동기 데이터 인에이블 신호를 수신하는 제1 입력 단자를 포함하고,
    상기 제2 컨넥터는 데이터 인에이블 신호를 수신하는 제2 입력 단자와 상기 동기 데이터 인에이블 신호를 출력하는 제2 출력 단자를 포함하는 표시 장치.
  18. 제8항에 있어서, 상기 복수의 표시 블록들은 데이터 라인의 연장 방향으로 연장되고 게이트 라인의 연장 방향으로 배열된 것을 특징으로 하는 표시 장치.
  19. 제8항에 있어서, 상기 복수의 표시 블록들은 매트릭스 형태로 배열된 것을 특징으로 하는 표시 장치.
  20. 제8항에 있어서, 타이밍 컨트롤러의 개수는 표시 블록의 개수와 같은 것을 특징으로 하는 표시 장치.
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