KR101742182B1 - 영상 데이터 처리 방법, 및 이를 수행하는 표시 장치 - Google Patents

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Abstract

데이터 처리 방법은 영상 프레임 데이터를 제1 메모리에 저장한다. 상기 제1 메모리를 제어하여 상기 영상 프레임 데이터가 반복된 고주파수의 영상 프레임 데이터를 출력한다. 상기 고주파수의 영상 프레임 데이터를 이전 프레임의 데이터에 기초하여 보정한다. 이에 따라서, 영상 프레임을 메모리를 이용하여 반복하여 고주파의 영상 프레임을 생성할 수 있다. 또한, 상기 메모리는 데이터 보정을 위해 이전 프레임의 데이터를 저장하는 메모리를 사용할 수 있다. 따라서 고주파의 영상 프레임을 생성하기 위해 사용되는 고가의 FRC(frame rate controller)를 생략함으로써 제조 원가를 절감할 수 있다.

Description

영상 데이터 처리 방법, 및 이를 수행하는 표시 장치{METHOD OF PROCESSING IMAGE DATA, AND DISPLAY APPARATUS PERFORMING THE METHOD OF DISPLAYING IMAGE}
본 발명은 영상 데이터 처리 방법, 및 이를 수행하는 표시 장치에 관한 것으로, 보다 상세하게는 고주파수의 영상 데이터 처리 방법, 및 이를 수행하는 표시 장치에 관한 것이다.
일반적으로 액정 표시 장치는 2차원 평면 영상을 표시한다. 최근 게임, 영화 등과 같은 분야에서 3차원 입체 영상에 대한 수요가 증가함에 따라, 상기 액정표시장치를 이용하여 3차원 입체 영상을 표시하고 있다.
일반적으로, 입체 영상은 사람의 두 눈을 통한 양안시차(binocular parallax)의 원리를 이용하여 입체 영상을 표시한다. 예를 들어, 사람의 두 눈은 일정 정도 떨어져 존재하기 때문에 각각의 눈으로 다른 각도에서 관찰한 영상은 뇌에 입력된다. 상기 입체 영상 표시 장치는 사람의 상기 양안시차를 이용한다.
상기 양안시차를 이용하는 방식으로는, 안경 방식(stereoscopic)과 비안경 방식(autostereoscopic)이 있다. 상기 안경 방식은 양안에 각각 청색과 적색의 색안경을 쓰는 애너그러프(anaglyph) 방식과, 시간 분할되어 좌안 영상과 우안 영상을 주기적으로 표시하고, 이 주기에 동기된 좌안 셔터와 우안 셔터를 개폐하는 안경을 쓰는 셔터 안경(Shutter Glass) 방식 등이 있다.
일반적으로 상기 셔터 안경 방식이 적용된 액정표시장치는 240 Hz 구동을 한다. 즉, 상기 액정표시장치는 좌안 영상 프레임, 좌안 영상 프레임, 우안 영상 프레임 및 우안 영상 프레임을 표시한다. 이와 같이, 240 Hz의 영상 프레임을 처리하기 위해 고가의 프레임 레이트 제어기(Frame Rate Controller : FRC)를 사용해야 한다. 이는 일반적인 120 Hz의 평면 영상을 표시하는 액정표시장치와 비교할 때 비용 상승이 발생하는 원인이 된다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 원가 절감을 위한 데이터 처리 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 데이터 처리 방법을 이용한 영상 표시 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 영상 표시 방법을 수행하는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 데이터 처리 방법은 영상 프레임 데이터를 제1 메모리에 저장한다. 상기 제1 메모리를 제어하여 상기 영상 프레임 데이터가 반복된 고주파수의 영상 프레임 데이터를 출력한다. 상기 고주파수의 영상 프레임 데이터를 이전 프레임의 데이터에 기초하여 보정한다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 데이터 처리 방법은 이전 프레임의 영상 프레임 데이터에 기초하여 영상 프레임 데이터를 보정한다. 보정된 영상 프레임 데이터를 제1 메모리에 저장한다. 상기 제1 메모리를 제어하여 상기 보정된 영상 프레임 데이터가 반복된 고주파수의 영상 프레임 데이터를 출력한다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 영상 표시 방법은 좌안 영상 데이터 또는 우안 영상 데이터를 메모리에 저장한다. 상기 메모리를 제어하여 상기 좌안 영상 데이터 또는 우안 영상 데이터를 더블링 및 보정하여 고주파수의 제1 좌안 영상 프레임 및 제2 좌안 영상 프레임, 또는 제1 우안 영상 프레임 및 제2 우안 영상 프레임을 생성한다. 표시 패널에 상기 고주파수의 영상 프레임들을 표시한다.
상기한 본 발명의 또 다른 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 패널, 데이터 처리부 및 패널 구동부를 포함한다. 상기 표시 패널은 영상을 표시한다. 상기 데이터 처리부는 메모리에 저장된 영상 프레임 데이터를 더블링 및 보정하여 고주파수의 영상 프레임 데이터를 생성한다. 상기 패널 구동부는 상기 고주파수의 영상 프레임 데이터에 기초하여 상기 표시 패널에 상기 고주파수의 영상 프레임들을 표시한다.
본 실시예에 따른 표시 장치는 좌안 영상 프레임과 우안 영상 프레임 사이에 블랙 영상 프레임을 삽입하는 블랙 삽입부를 더 포함하고, 상기 패널 구동부는 상기 표시 패널에 좌안 영상 프레임, 블랙 영상 프레임, 우안 영상 프레임 및 블랙 영상 프레임을 표시한다.
본 실시예에 따른 데이터 처리부는 영상 프레임 데이터를 저장하는 제1 메모리와, 상기 제1 메모리를 제어하여 상기 영상 프레임 데이터가 반복된 고주파수의 영상 프레임 데이터를 출력하는 프레임 반복부 및 상기 고주파수의 영상 프레임 데이터를 이전 프레임의 데이터에 기초하여 보정하는 데이터 보정부를 포함한다.
본 실시예에 따른 데이터 처리부는 이전 프레임의 영상 프레임 데이터에 기초하여 영상 프레임 데이터를 보정하는 데이터 보정부와, 보정된 영상 프레임 데이터를 저장하는 제1 메모리 및 상기 제1 메모리를 제어하여 상기 보정된 영상 프레임 데이터가 반복된 고주파수의 영상 프레임 데이터를 출력하는 프레임 반복부를 포함한다.
본 발명에 따르면, 수신된 저주파수의 영상 프레임을 보정용 메모리 또는 별도의 메모리를 이용하여 각각 반복함으로써 고주파수의 영상 프레임을 생성할 수 있다.
도 1은 본 발명의 실시예 1에 따른 표시 장치의 블록도이다.
도 2는 도 1에 도시된 데이터 처리부의 블록도이다.
도 3은 도 2의 데이터 처리부의 구동 방법을 설명하기 위한 흐름도이다.
도 4a 및 도 4b는 도 2에 도시된 데이터 처리부의 입출력 데이터의 타이밍도이다.
도 5는 본 발명의 실시예 2에 따른 데이터 처리부의 블록도이다.
도 6은 도 5에 도시된 데이터 처리부의 구동 방법을 설명하기 위한 흐름도이다.
도 7a 및 도 7b는 도 5에 도시된 데이터 처리부의 입출력 데이터의 타이밍도이다.
도 8은 본 발명의 실시예 3에 따른 데이터 처리부의 블록도이다.
도 9는 도 8에 도시된 데이터 처리부의 구동 방법을 설명하기 위한 흐름도이다.
도 10a 및 도 10b는 도 8에 도시된 데이터 처리부의 입출력 데이터의 타이밍도이다.
도 11은 본 발명의 실시예 4에 따른 데이터 처리부의 블록도이다.
도 12는 도 11에 도시된 데이터 처리부의 구동 방법을 설명하기 위한 흐름도이다.
도 13a 및 도 13b는 도 11에 도시된 데이터 처리부의 입출력 데이터의 타이밍도이다.
도 14는 본 발명의 실시예 5에 따른 데이터 처리부의 블록도이다.
도 15는 도 14에 도시된 데이터 처리부의 구동 방법을 설명하기 위한 흐름도이다.
도 16a 및 도 16b는 도 14에 도시된 데이터 처리부의 입출력 데이터의 타이밍도이다.
도 17은 본 발명의 실시예 6에 따른 데이터 처리부의 블록도이다.
도 18은 도 17에 도시된 데이터 처리부에 따른 표시 패널의 구동 방법을 설명하기 위한 흐름도이다.
도 19a 및 도 19b는 도 17에 도시된 데이터 처리부의 입출력 데이터의 타이밍도이다.
도 20은 본 발명의 실시예 7에 따른 영상 표시 방법을 설명하기 위한 흐름도이다.
도 21은 본 발명의 실시예 8에 따른 영상 표시 방법을 설명하기 위한 흐림도이다.
도 22는 본 발명의 실시예 9에 따른 표시 장치의 블록도이다.
도 23은 도 22에 도시된 표시 장치의 영상 표시 방법을 설명하기 위한 흐름도이다.
도 24는 본 발명의 실시예 10에 따른 영상 표시 방법을 설명하기 위한 흐름도이다.
이하, 도면들을 참조하여 본 발명의 표시 장치의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 표시 장치의 블록도이다.
도 1을 참조하면, 상기 표시 장치는 데이터 처리부(100), 패널 제어부(400), 패널 구동부(500) 및 표시 패널(700)을 포함한다.
상기 데이터 처리부(100)는 제1 주파수의 영상 프레임을 수신하고, 상기 영상 프레임을 더블링 및 보정하여 상기 제1 주파수보다 고주파수인 제2 주파수의 영상 프레임을 출력한다.
상기 영상 프레임의 데이터의 보정 방식은 현재 프레임에서 수신된 영상 프레임의 데이터를 이전 프레임에 수신된 영상 프레임을 이용하여 오버드라이빙(overdriving) 또는 언더드라이빙(underdriving)을 위한 데이터로 보정한다. 상기 보정 방식은 상기 표시 패널(400)의 온도에 대한 이미지 왜곡을 최소화하기 위해 DCC(Dynamic Capacitance Compensation: 이하, DCC라 칭함.) 기술을 사용하고 있다. 상기 DCC 기술은 액정의 응답 속도를 개선할 수 있다.
상기 제1 주파수의 영상 프레임은 프레임 화면을 상기 제1 주파수로 표시하기 위한 데이터이고, 고주파수인 제2 주파수의 영상 프레임은 프레임 화면을 상기 제2 주파수로 표시하기 위한 데이터이다. 이하 본 발명의 실시예들에서는 제1 주파수는 120Hz이고, 고주파수인 제2 주파수는 240Hz인 것을 예로 하여 설명한다.
상기 패널 제어부(400)는 상기 패널 구동부(500)에 타이밍 신호 및 영상 데이터를 제공한다.
상기 패널 구동부(500)는 데이터 구동부(510) 및 게이트 구동부(520)를 포함한다. 상기 데이터 구동부(510)는 상기 패널 제어부(400)로부터 제공된 디지털 형태의 영상 데이터를 아날로그 형태의 데이터 전압으로 변환하고, 상기 패널 제어부(400)로부터 제공된 데이터 타이밍 신호에 기초하여 상기 표시 패널(700)에 제공한다. 상기 게이트 구동부(520)는 상기 패널 제어부(400)로부터 제공된 게이트 타이밍 신호에 기초하여 상기 표시 패널(700)에 제공한다.
상기 표시 패널(700)은 복수의 데이트 배선들과 상기 데이터 배선들과 교차하는 복수의 게이트 배선들 및 화소 전극과 전기적으로 연결된 스위칭 소자를 포함하는 복수의 화소들을 포함한다. 상기 데이터 배선들 각각에는 상기 데이터 구동부(510)로부터 제공된 데이터 전압이 인가되고, 상기 게이트 배선들 각각에는 상기 게이트 구동부(520)로부터 제공된 게이트 신호가 인가되고, 상기 화소들 각각은 상기 데이터 전압에 대응하는 영상을 표시한다.
도 2는 도 1에 도시된 데이터 처리부의 블록도이다. 도 3은 도 2의 데이터 처리부의 구동 방법을 설명하기 위한 흐름도이다.
도 2 및 도 3을 참조하면, 상기 데이터 처리부(100)는 메모리(110), 메모리 제어부(120), 프레임 반복부(130) 및 데이터 보정부(170)를 포함한다.
상기 메모리(110)는 수신된 120Hz의 영상 프레임을 저장한다(단계 S121). 상기 메모리(110)는 외장형 메모리일 수 있다. 예를 들면, 에스디램(SDRAM) 일 수 있다.
상기 메모리 제어부(120)는 상기 프레임 반복부(130) 및 상기 데이터 보정부(170)의 데이터 처리를 위해 상기 메모리(110)의 데이터 쓰기를 제어하고, 상기 메모리(110)의 데이터 읽기를 제어한다.
상기 프레임 반복부(130)는 상기 메모리(110)에 저장된 데이터를 이용하여 수신된 120Hz의 영상 프레임을 반복하여 240Hz의 영상 프레임을 출력한다(단계 S122).
예를 들면, 상기 프레임 반복부(130)는 3 차원 영상 모드에서는 120Hz의 좌안 영상 프레임 및 우안 영상 프레임을 240Hz의 제1 좌안 영상 프레임, 제2 좌안 영상 프레임, 제1 우안 영상 프레임 및 제2 우안 영상 프레임을 출력한다. 상기 프레임 반복부(130)는 2차원 영상 모드에서는 120Hz의 원본 영상 프레임 및 보간 영상 프레임을 각각 반복하여 제1 원본 영상 프레임, 제2 원본 영상 프레임, 제1 보간 영상 프레임 및 제2 보간 영상 프레임을 출력한다. 즉, 상기 프레임 반복부(130)는 120Hz의 영상 프레임들을 반복하여 240Hz의 영상 프레임들을 출력한다.
상기 데이터 보정부(170)는 오버드라이빙 보정 데이터 및 언더드라이빙 보정 데이터가 테이블 형태로 저장된 룩업테이블을 포함한다. 상기 데이터 보정부(170)는 상기 프레임 반복부(130)로부터 수신된 현재 프레임의 데이터를 상기 메모리(110)에 저장된 이전 프레임의 데이터를 기준으로 상기 룩업테이블에 저장된 보정 데이터를 출력한다(단계 S123).
예를 들면, 상기 데이터 보정부(170)는 3 차원 모드에서는 240Hz의 제1 좌안 영상 프레임, 제2 좌안 영상 프레임, 제1 우안 영상 프레임 및 제2 우안 영상 프레임들 각각을 상기 메모리(110)에 저장된 이전 프레임의 데이터를 기준 데이터로 하여 현재 프레임의 데이터를 보정한다. 상기 데이터 보정부(170)는 2 차원 영상 모드에서는 240Hz의 제1 원본 영상 프레임, 제2 원본 영상 프레임, 제1 보간 영상 프레임 및 제2 보간 영상 프레임들 각각을 상기 메모리(110)에 저장된 이전 프레임의 데이터를 기준 데이터로 하여 현재 프레임의 데이터를 보정한다.
도 4a 및 도 4b는 도 2에 도시된 데이터 처리부의 입출력 데이터의 타이밍도이다. 도 4a 및 도 4b의 가로 축(x 축)은 시간이고, 세로 축(y 축)은 입출력 데이터를 나타낸다. 도 4b의 가로 축은 도 4a의 가로 축에 연속되는 시간을 나타낸다.
도 2 및 도 4a를 참조하면, 영상 프레임이 1120 수평 라인의 데이터를 가지는 n 번째 영상 프레임(n FRAME)이 수신되는 경우를 예로 하여 상기 데이터 처리부의 동작을 설명한다.
상기 메모리 제어부(120)는 상기 메모리(110)의 읽기 및 쓰기를 제어하여 상기 프레임 반복부(130) 및 데이터 보정부(170)에 데이터를 제공한다.
예를 들면, n 번째 영상 프레임(n FRAME)의 첫 번째 라인 데이터가 입력되는 제1 수평 구간(H1) 동안, 상기 메모리 제어부(120)는 상기 제1 수평 구간(H1)을 5개의 서브 구간들(T1, T2, T3, T4, T5)로 나누어 상기 메모리(110)의 읽기 및 쓰기를 제어한다.
상기 메모리 제어부(120)는 제1 서브 구간(T1)에는 (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터(LD1)를 읽어내 상기 프레임 반복부(130) 및 상기 데이터 보정부(170)에 제공한다.
상기 메모리 제어부(120)는 제2 서브 구간(T2)에는 (n-2)번째 영상 프레임(n-2 FRAME)의 첫 번째 라인 데이터(LD1) 읽어내 상기 데이터 보정부(170)에 제공한다.
상기 메모리 제어부(120)는 제3 서브 구간(T3)에는 (n-1)번째 영상 프레임(n-1 FRAME)의 두 번째 라인 데이터(LD2)를 읽어내 상기 프레임 반복부(130) 및 상기 데이터 보정부(170)에 제공한다.
상기 메모리 제어부(120)는 제4 서브 구간(T4)에는 (n-2)번째 영상 프레임(n-2 FRAME)의 두 번째 라인 데이터(LD2)를 읽어내 상기 데이터 보정부(170)에 제공한다.
상기 메모리 제어부(120)는 제5 서브 구간(T5)에는 상기 제1 내지 제4 서브 구간(T1 ~ T4) 동안 버퍼링된 상기 n 번째 영상 프레임(n FRAME)의 첫 번째 라인 데이터(LD1)를 상기 메모리(110)에 기록한다.
상기 프레임 반복부(130)는 상기 제1 서브 구간(T1) 및 제3 서브 구간(T3)에 읽어낸 (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터(LD1)와 두 번째 라인 데이터(LD2)를 수신한다. 상기 프레임 반복부(130)는 제1 수평 구간(H1) 동안, (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터(LD1) 및 두 번째 라인 데이터(LD2)를 출력한다.
상기 데이터 보정부(170)는 상기 제2 서브 구간(T2)에 읽어낸 (n-2)번째 영상 프레임(n-2 FRAME)의 첫 번째 라인 데이터(LD1)를 기준 데이터로 하여 상기 제1 서브 구간(T1)에 읽어낸 (n-1)번째 프레임의 첫 번째 라인 데이터(LD1)를 보정한다. 상기 데이터 보정부(170)는 상기 제4 서브 구간(T4)에 읽어낸 (n-2)번째 영상 프레임(n-2 FRAME)의 두 번째 라인 데이터(LD2)를 기준 데이터로 하여 상기 제3 서브 구간(T3)에 읽어낸 (n-1)번째 영상 프레임의 두 번째 라인 데이터(LD2)를 보정한다. 상기 데이터 보정부(170)는 제1 수평 구간(H1) 동안, (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터(LD1) 및 두 번째 라인 데이터(LD2)를 보정하여 출력한다.
이와 같은 방식으로, n 번째 영상 프레임(n FRAME)의 두 번째 라인 데이터(LD2)가 입력되는 제2 수평 구간(H2)에, 상기 데이터 보정부(170)는 (n-1)번째 영상 프레임(n-1 FRAME)의 세 번째 라인 데이터 및 네 번째 라인 데이터를 보정하여 출력한다.
따라서 n 번째 영상 프레임(n FRAME)의 가운데에 해당하는 560 번째 라인 데이터가 입력되는 제560 수평 구간에, 상기 데이터 보정부(170)는 (n-1)번째 영상 프레임(n-1 FRAME)의 1119 번째 라인 데이터 및 1120 번째 라인 데이터를 보정하여 출력한다. 즉, n 번째 영상 프레임(n FRAME)이 입력되는 제n 프레임 구간(n FP)의 초기 1/2 구간 동안, 상기 데이터 처리부(100)는 보정된 (n-1)번째 영상 프레임(n-1 FRAME)을 출력한다.
도 4b를 참조하면, 상기 제n 프레임 구간(n FP)의 후기 1/2 구간 동안, 상기 데이터 처리부(100)는 보정된 (n-1)번째 영상 프레임(n-1 FRAME)을 한번 더 출력한다.
이에 따라서, 상기 데이터 처리부(100)는 상기 제n 프레임 구간(n FP) 동안 두 개의 보정된 (n-1)번째 영상 프레임(n-1 FRAME)을 출력할 수 있다. 결과적으로 상기 데이터 처리부(100)는 120Hz의 영상 프레임을 240Hz의 영상 프레임으로 출력한다.
이하에서는 실시예 1과 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하고 반복되는 상세한 설명은 간략하게 또는 생략한다.
실시예 2
도 5는 본 발명의 실시예 2에 따른 데이터 처리부의 블록도이다. 도 6은 도 2에 도시된 데이터 처리부의 구동 방법을 설명하기 위한 흐름도이다.
도 5 및 도 6을 참조하면, 상기 데이터 처리부(101)는 메모리(110), 메모리 제어부(120), 프레임 반복부(130), 압축부(140) 및 데이터 보정부(171)를 포함한다.
상기 메모리(110)는 수신된 120Hz의 영상 프레임을 저장한다(단계 S131). 상기 메모리(110)는 외장형 메모리일 수 있다. 예를 들면, 에스디램(SDRAM) 일 수 있다.
상기 메모리 제어부(120)는 상기 프레임 반복부(130) 및 상기 데이터 보정부(170)의 데이터 처리를 위해 상기 메모리(110)의 데이터 쓰기를 제어하고, 상기 메모리(110)의 데이터 읽기를 제어한다.
상기 프레임 반복부(130)는 상기 메모리(110)에 저장된 데이터를 이용하여 수신된 120Hz의 영상 프레임을 반복하여 240Hz의 영상 프레임을 출력한다(단계 S132).
상기 압축부(140)는 상기 240Hz의 영상 프레임을 압축하여 상기 메모리(110)에 저장한다(단계 S133). 상기 압축부(140)에 의해 압축된 데이터는 상기 데이터 보정부(170)에서 기준 데이터로 사용될 수 있다. 이에 따라서 압축에 의한 미세한 데이터의 손실은 상기 데이터 보정부(170)의 데이터 처리 결과에 큰 영향을 미치지 않는다. 반면, 상기 데이터의 압축으로 인해 상기 메모리(110)의 데이터 레이트를 감소시킬 수 있다. 예를 들면, 상기 압축부(140)가 상기 영상 프레임의 데이터의 비트수를 1/3 로 압축하는 경우 비압축된 실시예 1의 데이터 레이트 보다 4/5 감소될 수 있다.
상기 데이터 보정부(171)는 보정 데이터가 테이블 형태로 저장된 룩업테이블을 포함한다. 상기 데이터 보정부(171)는 상기 프레임 반복부(130)로부터 수신된 현재 영상 프레임의 데이터를 보정하기 위해 상기 메모리(110)에 저장된 이전 영상 프레임의 압축 데이터를 수신한다. 상기 데이터 보정부(171)는 상기 압축 데이터를 원래 비트수의 데이터로 복원한 후, 현재 프레임에 수신된 데이터의 기준 데이터로 사용한다. 상기 데이터 보정부(171)는 현재 수신된 영상 프레임의 데이터를 상기 복원된 데이터를 기준으로 하여 상기 룩업테이블에 저장된 오버드리이빙된 데이터 또는 언더드리이빙된 데이터로 보정한다(단계 S134).
도 7a 및 도 7b는 도 5에 도시된 데이터 처리부의 입출력 데이터의 타이밍도이다. 도 7a 및 도 7b의 가로 축(x 축)은 시간이고, 세로 축(y 축)은 입출력 데이터를 나타낸다. 도 7b의 가로 축은 도 7a의 가로 축에 연속되는 시간을 나타낸다.
도 5 및 도 7a를 참조하면, 영상 프레임이 1120 수평 라인의 데이터를 가지는 n 번째 영상 프레임(n FRAME)이 수신되는 경우를 예로 하여 상기 데이터 처리부의 동작을 설명한다.
상기 메모리 제어부(120)는 상기 메모리(110)의 읽기 및 쓰기를 제어하여 상기 프레임 반복부(130) 및 데이터 보정부(170)에 데이터를 제공한다.
예를 들면, n 번째 영상 프레임(n FRAME)의 첫 번째 라인 데이터가 입력되는 제1 수평 구간(H1) 동안, 상기 메모리 제어부(120)는 상기 제1 수평 구간(H1)을 6개의 서브 구간들(T1, T2, T3, T4, T5, T6)로 나누어 상기 메모리(110)의 읽기 및 쓰기를 제어한다.
상기 메모리 제어부(120)는 제1 서브 구간(T1)에는 (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터(LD1)를 읽어내 상기 프레임 반복부(130) 및 상기 데이터 보정부(171)에 제공한다.
상기 메모리 제어부(120)는 제2 서브 구간(T2)에는 압축된 (n-2)번째 영상 프레임(n-2 FRAME)의 첫 번째 라인 데이터(Ldd1)를 읽어내 상기 데이터 보정부(171)에 제공한다.
상기 메모리 제어부(120)는 제3 서브 구간(T3)에는 (n-1)번째 영상 프레임(n-1 FRAME)의 두 번째 라인 데이터(LD2)를 읽어내 상기 프레임 반복부(130) 및 상기 데이터 보정부(171)에 제공한다.
상기 메모리 제어부(120)는 제4 서브 구간(T4)에는 압축된 (n-2)번째 영상 프레임(n-2 FRAME)의 두 번째 라인 데이터(Ldd2)를 읽어내 상기 데이터 보정부(171)에 제공한다.
상기 메모리 제어부(120)는 제5 서브 구간(T5)에는 상기 제1 내지 제4 서브 구간(T1 ~ T4) 동안 버퍼링된 상기 n 번째 영상 프레임(n FRAME)의 첫 번째 라인 데이터(LD1)를 상기 메모리(110)에 기록한다.
상기 메모리 제어부(120)는 제6 서브 구간(T6)에는 압축된 상기 n 번째 영상 프레임(n FRAME)의 첫 번째 라인 데이터(Ldd1)를 기록한다.
상기 프레임 반복부(130)는 상기 제1 서브 구간(T1) 및 제3 서브 구간(T3)에 읽어낸 (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터(LD1)와 두 번째 라인 데이터(LD2)를 수신한다. 상기 프레임 반복부(130)는 제1 수평 구간(H1) 동안, (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터(LD1) 및 두 번째 라인 데이터(LD2)를 출력한다.
상기 데이터 보정부(171)는 상기 제2 서브 구간(T2)에 읽어낸 압축된 (n-2)번째 영상 프레임(n-2 FRAME)의 첫 번째 라인 데이터(Ldd1)를 원래 데이터로 복원한다. 상기 데이터 보정부(171)는 복원된 (n-2)번째 영상 프레임(n-2 FRAME)의 첫 번째 라인 데이터를 기준 데이터로 하여 상기 제1 서브 구간(T1)에 읽어낸 (n-1)번째 프레임의 첫 번째 라인 데이터(LD1)를 보정한다.
상기 데이터 보정부(171)는 상기 제4 서브 구간(T4)에 읽어낸 압축된 (n-2)번째 영상 프레임(n-2 FRAME)의 두 번째 라인 데이터(Ldd2)를 원래 데이터로 복원한다. 상기 데이터 보정부(171)는 복원된 (n-2)번째 영상 프레임(n-2 FRAME)의 두 번째 라인 데이터를 기준 데이터로 하여 상기 제3 서브 구간(T3)에 읽어낸 (n-1)번째 영상 프레임의 두 번째 라인 데이터(LD2)를 보정한다.
상기 제1, 제3 및 제5 서브 구간의 밴드 폭과 상기 제2, 제4 및 제6의 밴드 폭은 상기 압축부(140)의 압축 비율에 따라서 다르게 적용될 수 있다.
이와 같은 방식으로, n 번째 영상 프레임(n FRAME)의 두 번째 라인 데이터(LD2)가 입력되는 제2 수평 구간(H2)에, 상기 데이터 보정부(171)는 (n-1)번째 영상 프레임(n-1 FRAME)의 세 번째 라인 데이터 및 네 번째 라인 데이터를 보정하여 출력한다.
따라서 n 번째 영상 프레임(n FRAME)의 가운데에 해당하는 560 번째 라인 데이터가 입력되는 제560 수평 구간에, 상기 데이터 보정부(171)는 (n-1)번째 영상 프레임(n-1 FRAME)의 1119 번째 라인 데이터 및 1120 번째 라인 데이터를 보정하여 출력한다. 즉, n 번째 영상 프레임(n FRAME)이 입력되는 제n 프레임 구간(n FP)의 초기 1/2 구간 동안, 상기 데이터 처리부(101)는 보정된 (n-1)번째 영상 프레임(n-1 FRAME)을 출력한다.
도 7b를 참조하면, 상기 제n 프레임 구간(n FP)의 후기 1/2 구간 동안, 상기 데이터 처리부(101)는 보정된 (n-1)번째 영상 프레임(n-1 FRAME)을 한번 더 출력한다.
이에 따라서, 상기 데이터 처리부(101)는 상기 제n 프레임 구간(n FP) 동안 두 개의 보정된 (n-1)번째 영상 프레임(n-1 FRAME)을 출력할 수 있다. 결과적으로 상기 데이터 처리부(101)는 120Hz의 영상 프레임을 240Hz의 영상 프레임으로 출력한다.
실시예 3
도 8은 본 발명의 실시예 3에 따른 데이터 처리부의 블록도이다. 도 9는 도 8에 도시된 데이터 처리부의 구동 방법을 설명하기 위한 흐름도이다.
도 8 및 도 9를 참조하면, 상기 데이터 처리부(102)는 제1 메모리(111), 메모리 제어부(121), 프레임 반복부(130), 제2 메모리(150), 압축/제어부(160) 및 데이터 보정부(171)를 포함한다.
상기 제1 메모리(111)는 수신된 120Hz의 영상 프레임을 저장한다(단계 S141). 상기 제1 메모리(110)는 외장형 메모리일 수 있다. 예를 들면, 에스디램(SDRAM) 일 수 있다.
상기 메모리 제어부(120)는 상기 프레임 반복부(130)의 데이터 처리를 위해 상기 제1 메모리(110)의 데이터 쓰기를 제어하고, 상기 제1 메모리(110)의 데이터 읽기를 제어한다.
상기 프레임 반복부(130)는 상기 제1 메모리(110)에 저장된 데이터를 이용하여 120Hz의 영상 프레임을 반복하여 240Hz의 영상 프레임을 출력한다(단계 S142).
상기 제2 메모리(150)는 상기 데이터 보정부(170)의 데이터 처리를 위해 압축된 240Hz의 영상 프레임을 저장한다. 상기 제2 메모리(150)는 eDRAM 일 수 있다.
상기 압축/제어부(160)는 상기 프레임 반복부(130)로부터 제공된 상기 240Hz의 영상 프레임을 압축하여 상기 제2 메모리(150)에 저장한다(단계 S143). 상기 압축/제어부(160)는 상기 데이터 보정부(170)의 데이터 처리를 위해 상기 제2 메모리(150)의 데이터 쓰기를 제어하고, 상기 제2 메모리(150)의 데이터 읽기를 제어한다.
상기 데이터 보정부(171)는 보정 데이터가 테이블 형태로 저장된 룩업테이블을 포함한다. 상기 데이터 보정부(171)는 상기 프레임 반복부(130)로부터 수신된 현재 영상 프레임의 데이터를 보정하기 위해 상기 제2 메모리(150)에 저장된 이전 영상 프레임의 압축 데이터를 수신한다. 상기 데이터 보정부(171)는 상기 압축 데이터를 원래 비트수의 데이터로 복원한 후, 상기 현재 영상 프레임의 데이터의 기준 데이터로 사용한다. 상기 데이터 보정부(171)는 현재 프레임에 수신된 데이터를 상기 복원된 데이터를 기준으로 하여 상기 룩업테이블에 저장된 오버드리이빙된 데이터 또는 언더드리이빙된 데이터로 보정한다(단계 S144).
본 실시예에 따르면, 상기 데이터 보정부(171)의 데이터 처리를 위해 별도의 제2 메모리(150)를 사용함으로써 상기 제1 메모리(111)는 상기 프레임 반복부(130)의 데이터 처리를 위해서만 사용할 수 있다. 이에 따라서, 상기 제1 메모리(111)의 데이터 레이트를 감소시킬 수 있다. 또한, 상기 제2 메모리(150)에 압축된 데이터를 저장함으로써 상기 제2 메모리(150)의 사이즈를 줄일 수 있다.
도 10a 및 도 10b는 도 8에 도시된 데이터 처리부의 입출력 데이터의 타이밍도이다. 도 10a 및 도 10b의 가로 축(x 축)은 시간이고, 세로 축(y 축)은 입출력 데이터를 나타낸다. 도 10b의 가로 축은 도 10a의 가로 축에 연속되는 시간을 나타낸다.
도 8 및 도 10a를 참조하면, 영상 프레임이 1120 수평 라인의 데이터를 가지는 n 번째 영상 프레임(n FRAME)이 수신되는 경우를 예로 하여 상기 데이터 처리부의 동작을 설명한다.
상기 메모리 제어부(121)는 상기 제1 메모리(111)의 읽기 및 쓰기를 제어하여 상기 프레임 반복부(130)에 데이터를 제공한다.
예를 들면, n 번째 영상 프레임(n FRAME)의 첫 번째 라인 데이터가 입력되는 제1 수평 구간(H1) 동안, 상기 메모리 제어부(121)는 상기 제1 수평 구간(H1)을 3개의 서브 구간들(T11, T12, T13)로 나누어 상기 제1 메모리(111)의 읽기 및 쓰기를 제어한다.
상기 메모리 제어부(121)는 제1 서브 구간(T11)에는 (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터(LD1)를 읽어내 상기 프레임 반복부(130)에 제공한다.
상기 메모리 제어부(121)는 제2 서브 구간(T12)에는 (n-1)번째 영상 프레임(n-1 FRAME)의 두 번째 라인 데이터(LD2)를 읽어내 상기 프레임 반복부(130)에 제공한다.
상기 메모리 제어부(121)는 제3 서브 구간(T13)에는 제1 및 제2 서브 구간(T11, T12) 동안 버퍼링된 n번째 영상 프레임(n FRAME)의 첫 번째 라인 데이터(LD1)를 상기 제1 메모리(111)에 기록한다.
상기 프레임 반복부(130)는 상기 제1 서브 구간(T11) 및 제2 서브 구간(T12)에 읽어낸 (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터(LD1)와 두 번째 라인 데이터(LD2)를 수신한다. 상기 프레임 반복부(130)는 제1 수평 구간(H1) 동안, (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터(LD1) 및 두 번째 라인 데이터(LD2)를 출력한다.
한편, 상기 압축/제어부(160)는 상기 프레임 반복부(130)로부터 제공된 영상 프레임을 압축한다. 이후, 상기 압축/제어부(160)는 상기 제2 메모리(150)에 압축된 데이터의 쓰기 및 상기 제2 메모리(150)에 저장된 압축된 데이터의 읽기를 제어한다.
예를 들면, n 번째 영상 프레임(n FRAME)의 첫 번째 라인 데이터가 입력되는 제1 수평 구간(H1) 동안, 상기 압축/제어부(160)는 상기 제1 수평 구간(H1)을 4개의 서브 구간들(T21, T22, T23, T24)로 나누어 상기 제2 메모리(150)의 읽기 및 쓰기를 제어한다.
상기 압축/제어부(160)는 제1 서브 구간(T21)에는 압축된 (n-2)번째 영상 프레임(n-2 FRAME)의 첫 번째 라인 데이터(Ldd1)를 읽어내 상기 데이터 보정부(171)에 제공한다.
상기 압축/제어부(160)는 제2 서브 구간(T21)에는 압축된 (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터(Ldd1)를 상기 제2 메모리(150)에 기록한다.
상기 압축/제어부(160)는 제3 서브 구간(T23)에는 압축된 (n-2)번째 영상 프레임(n-2 FRAME)의 두 번째 라인 데이터(Ldd2)를 읽어내 상기 데이터 보정부(171)에 제공한다.
상기 압축/제어부(160)는 제4 서브 구간(T24)에는 압축된 (n-1)번째 영상 프레임(n-1 FRAME)의 두 번째 라인 데이터(Ldd2)를 상기 제2 메모리(150)에 기록한다.
상기 데이터 보정부(171)는 상기 제1 서브 구간(T21)에 읽어낸 압축된 (n-2)번째 영상 프레임(n-2 FRAME)의 첫 번째 라인 데이터(Ldd1)를 원래 데이터로 복원한다. 상기 데이터 보정부(171)는 복원된 (n-2)번째 영상 프레임(n-2 FRAME)의 첫 번째 라인 데이터를 기준 데이터로 하여 현재 수신된 (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터(LD1)를 보정한다.
상기 데이터 보정부(171)는 상기 제3 서브 구간(T23)에 읽어낸 압축된 (n-2)번째 영상 프레임(n-2 FRAME)의 두 번째 라인 데이터(Ldd2)를 원래 데이터로 복원한다. 상기 데이터 보정부(171)는 복원된 (n-2)번째 영상 프레임(n-2 FRAME)의 두 번째 라인 데이터를 기준 데이터로 하여 현재 수신된 (n-1)번째 영상 프레임(n-2 FRAME)의 두 번째 라인 데이터(LD2)를 보정한다.
이와 같은 방식으로, n 번째 영상 프레임(n FRAME)의 두 번째 라인 데이터(LD2)가 입력되는 제2 수평 구간(H2)에, 상기 데이터 보정부(171)는 (n-1)번째 영상 프레임(n-1 FRAME)의 세 번째 라인 데이터 및 네 번째 라인 데이터를 보정하여 출력한다.
따라서 n 번째 영상 프레임(n FRAME)의 가운데에 해당하는 560 번째 라인 데이터가 입력되는 제560 수평 구간에, 상기 데이터 보정부(171)는 (n-1)번째 영상 프레임(n-1 FRAME)의 1119 번째 라인 데이터 및 1120 번째 라인 데이터를 보정하여 출력한다. 즉, n 번째 영상 프레임(n FRAME)이 입력되는 제n 프레임 구간(n FP)의 초기 1/2 구간 동안, 상기 데이터 처리부(102)는 보정된 (n-1)번째 영상 프레임(n-1 FRAME)을 출력한다.
도 10b를 참조하면, 상기 제n 프레임 구간(n FP)의 후기 1/2 구간 동안, 상기 데이터 처리부(102)는 보정된 (n-1)번째 영상 프레임(n-1 FRAME)을 한번 더 출력한다.
이에 따라서, 상기 데이터 처리부(102)는 상기 제n 프레임 구간(n FP) 동안 두 개의 보정된 (n-1)번째 영상 프레임(n-1 FRAME)을 출력할 수 있다. 결과적으로 상기 데이터 처리부(102)는 120Hz의 영상 프레임을 240Hz의 영상 프레임으로 출력한다.
실시예 4
도 11은 본 발명의 실시예 4에 따른 데이터 처리부의 블록도이다. 도 12는 도 11에 도시된 데이터 처리부의 구동 방법을 설명하기 위한 흐름도이다.
도 11 및 도 12를 참조하면, 상기 데이터 처리부(200)는 메모리(210), 메모리 제어부(220), 데이터 보정부(230) 및 프레임 반복부(270)를 포함한다.
상기 데이터 처리부(200)는 120Hz의 영상 프레임을 수신한다.
상기 메모리(210)는 수신된 영상 프레임 및 상기 데이터 보정부(230)에서 보정된 영상 프레임을 저장한다. 상기 메모리(210)는 외장형 메모리일 수 있다. 예를 들면, 에스디램(SDRAM) 일 수 있다.
상기 메모리 제어부(220)는 상기 데이터 보정부(230) 및 상기 프레임 반복부(270)의 데이터 처리를 위해 상기 메모리(210)의 데이터 쓰기를 제어하고, 상기 메모리(210)의 데이터 읽기를 제어한다.
상기 데이터 보정부(230)는 보정 데이터가 테이블 형태로 저장된 룩업테이블을 포함한다. 상기 데이터 보정부(230)는 현재 프레임에 수신된 영상 프레임의 데이터를 상기 메모리(210)에 저장된 이전 프레임의 데이터를 기준으로 하여 상기 룩업테이블에 저장된 오버드리이빙된 데이터 또는 언더드리이빙된 데이터로 보정한다(단계 S151). 상기 데이터 보정부(230)는 보정된 영상 프레임의 데이터를 상기 메모리(210)에 저장한다(단계 S152).
상기 프레임 반복부(270)는 상기 데이터 보정부(230)에서 보정된 영상 프레임 데이터를 상기 메모리(210)를 이용하여 반복하여 240Hz의 영상 프레임으로 출력한다(단계 S153).
예를 들면, 3 차원 영상 모드에서 상기 데이터 보정부(230)는 120Hz의 좌안 영상 프레임(또는 우안 영상 프레임)을 상기 메모리(210)에 저장된 이전 프레임의 우안 영상 프레임(또는 좌안 영상 프레임)을 이용하여 보정한다. 상기 데이터 보정부(230)는 보정된 120Hz의 좌안 영상 프레임 및 우안 영상 프레임을 출력한다. 상기 프레임 반복부(270)는 보정된 120Hz의 좌안 영상 프레임(또는 우안 영상 프레임)을 상기 메모리(210)를 이용하여 더블링한다. 상기 프레임 반복부(270)는 보정된 240Hz의 제1 좌안 영상 프레임, 제2 좌안 영상 프레임, 제1 우안 영상 프레임 및 제2 우안 영상 프레임을 출력한다.
한편, 2차원 영상 모드에서 상기 데이터 보정부(230)는 120Hz의 원본 영상 프레임(또는 보간 영상 프레임)을 상기 메모리(210)에 저장된 이전 프레임의 보간 영상 프레임(또는 원본 영상 프레임)을 이용하여 보정한다. 상기 데이터 보정부(230)는 보정된 120Hz의 원본 영상 프레임 및 보간 영상 프레임을 출력한다. 상기 프레임 반복부(270)는 보정된 120Hz의 원본 영상 프레임(또는 보간 영상 프레임)을 상기 메모리(210)를 이용하여 더블링한다. 상기 프레임 반복부(270)는 보정된 240Hz의 제1 원본 영상 프레임, 제2 원본 영상 프레임, 제1 보간 영상 프레임 및 제2 보간 영상 프레임을 출력한다.
도 13a 및 도 13b는 도 11에 도시된 데이터 처리부의 입출력 데이터의 타이밍도이다. 도 13a 및 도 13b의 가로 축(x 축)은 시간이고, 세로 축(y 축)은 입출력 데이터를 나타낸다. 도 13b의 가로 축은 도 13a의 가로 축에 연속되는 시간을 나타낸다.
도 11 및 도 13a를 참조하면, 영상 프레임이 1120 수평 라인의 데이터를 가지는 n 번째 영상 프레임(n FRAME)이 수신되는 경우를 예로 하여 상기 데이터 처리부의 동작을 설명한다.
상기 메모리 제어부(220)는 상기 메모리(210)의 읽기 및 쓰기를 제어하여 상기 데이터 보정부(230) 및 프레임 반복부(270)에 데이터를 제공한다.
예를 들면, n 번째 영상 프레임(n FRAME)의 첫 번째 라인 데이터(LD1)가 입력되는 제1 수평 구간(H1) 동안, 상기 메모리 제어부(220)는 상기 제1 수평 구간(H1)을 5개의 서브 구간들(T1, T2, T3, T4, T5)로 나누어 상기 메모리(210)의 읽기 및 쓰기를 제어한다.
상기 메모리 제어부(220)는 제1 서브 구간(T1)에는 (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터(LD1)를 읽어내 상기 데이터 보정부(230)에 제공한다.
상기 메모리 제어부(220)는 제2 서브 구간(T2)에는 보정된 (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터(cLD1) 읽어내 상기 프레임 반복부(270)에 제공한다.
상기 메모리 제어부(220)는 제3 서브 구간(T3)에는 보정된 (n-1)번째 영상 프레임(n-1 FRAME)의 두 번째 라인 데이터(cLD2)를 읽어내 상기 프레임 반복부(270)에 제공한다.
상기 메모리 제어부(220)는 제4 서브 구간(T3)에는 제1 내지 제3 서브 구간(T1 ~ T3) 동안 버퍼링된 n번째 영상 프레임(n FRAME)의 첫 번째 라인 데이터(LD1)를 상기 메모리(210)에 기록한다.
상기 메모리 제어부(220)는 제5 서브 구간(T5)에는 보정된 n번째 영상 프레임(n FRAME)의 첫 번째 라인 데이터(cLD1)를 상기 메모리(210)에 기록한다.
상기 데이터 보정부(230)는 상기 제1 서브 구간(T1)에 읽어낸 (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터(LD1)를 기준 데이터로 하여 n번째 영상 프레임(n FRAME)의 첫 번째 라인 데이터(LD1)를 보정한다. 상기 데이터 보정부(230)는 보정된 n번째 영상 프레임(n FRAME)의 첫 번째 라인 데이터(cLD1)를 상기 제5 서브 구간(T5)에 상기 메모리(210)에 기록한다.
상기 프레임 반복부(270)는 상기 제2 서브 구간(T2) 및 제3 서브 구간(T3)에 읽어내 보정된 (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터(cLD1) 및 두 번째 라인 데이터(cLD2)를 수신한다. 상기 프레임 반복부(270)는 제1 수평 구간(H1) 동안, 보정된 (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터(cLD1) 및 두 번째 라인 데이터(cLD2)를 출력한다.
이와 같은 방식으로, n 번째 영상 프레임(n FRAME)의 두 번째 라인 데이터(LD2)가 입력되는 제2 수평 구간(H2)에, 상기 프레임 반복부(270)는 보정된 (n-1)번째 영상 프레임(n-1 FRAME)의 세 번째 라인 데이터(cLD3) 및 네 번째 라인 데이터(cLD4)를 출력한다.
따라서 n 번째 영상 프레임(n FRAME)의 가운데에 해당하는 560 번째 라인 데이터가 입력되는 제560 수평 구간에, 상기 프레임 반복부(270)는 보정된 (n-1)번째 영상 프레임(n-1 FRAME)의 1119 번째 라인 데이터(cLD1119) 및 1120 번째 라인 데이터(cLD1120)를 출력한다. 즉, n 번째 영상 프레임(n FRAME)이 입력되는 제n 프레임 구간(n FP)의 초기 1/2 구간 동안, 상기 데이터 처리부(200)는 보정된 (n-1)번째 영상 프레임(n-1 FRAME)을 출력한다.
도 13b를 참조하면, 상기 제n 프레임 구간(n FP)의 후기 1/2 구간 동안, 상기 데이터 처리부(200)는 보정된 (n-1)번째 영상 프레임(n-1 FRAME)을 한번 더 출력한다.
이에 따라서, 상기 제n 프레임 구간(n FP) 동안 두 개의 보정된 (n-1)번째 영상 프레임(n-1 FRAME)을 출력할 수 있다. 결과적으로 상기 데이터 처리부(200)는 120Hz의 영상 프레임을 240Hz의 영상 프레임으로 출력한다.
실시예 5
도 14는 본 발명의 실시예 5에 따른 데이터 처리부의 블록도이다. 도 15는 도 14에 도시된 데이터 처리부의 구동 방법을 설명하기 위한 흐름도이다.
도 14 및 도 15를 참조하면, 상기 데이터 처리부(201)는 메모리(210), 메모리 제어부(220), 압축부(240), 데이터 보정부(231) 및 프레임 반복부(270)를 포함한다.
상기 데이터 처리부(201)는 120Hz의 영상 프레임을 수신한다.
상기 메모리(210)는 상기 압축부(240)에서 압축된 영상 프레임 및 상기 데이터 보정부(231)에서 보정된 영상 프레임을 저장한다. 상기 메모리(210)는 외장형 메모리일 수 있다. 예를 들면, 에스디램(SDRAM) 일 수 있다.
상기 메모리 제어부(220)는 상기 데이터 보정부(231) 및 상기 프레임 반복부(270)의 데이터 처리를 위해 상기 메모리(210)의 데이터 쓰기를 제어하고, 상기 메모리(210)의 데이터 읽기를 제어한다.
상기 압축부(240)는 상기 데이터 보정부(231)의 데이터 처리를 위해 사용되는 기준 데이터인, 영상 프레임의 데이터를 압축하고, 압축된 데이터를 상기 메모리(210)에 저장한다(단계 S161). 상기 압축부(240)에 의해 압축된 데이터는 상기 데이터 보정부(231)에서 기준 데이터로 사용될 수 있다. 이에 따라서 압축에 의한 미세한 데이터의 손실은 상기 데이터 보정부(231)의 데이터 처리 결과에 큰 영향을 미치지 않는다. 반면, 상기 데이터의 압축으로 인해 상기 메모리(210)의 데이터 레이트를 감소시킬 수 있다.
상기 데이터 보정부(231)는 보정 데이터가 테이블 형태로 저장된 룩업테이블을 포함하고, 압축된 데이터를 원래 비트수의 데이터로 복원한다. 상기 데이터 보정부(231)는 수신된 현재 영상 프레임의 데이터를 보정하기 위해 상기 메모리(210)에 저장된 이전 영상 프레임의 압축 데이터를 수신한다. 상기 데이터 보정부(231)는 상기 압축 데이터를 원래 비트수의 데이터로 복원한 후, 상기 현재 영상 프레임의 데이터의 기준 데이터로 사용한다. 상기 데이터 보정부(231)는 현재 영상 프레임의 데이터를 상기 복원된 이전 영상 프레임의 데이터를 기준 데이터로 하여 상기 룩업테이블에 저장된 오버드리이빙된 데이터 또는 언더드리이빙된 데이터로 보정한다(단계 S162).
상기 프레임 반복부(270)는 상기 데이터 보정부(231)에서 보정된 120Hz의 영상 프레임을 상기 메모리(210)를 이용하여 240Hz의 영상 프레임으로 반복하여 출력한다(단계 S163).
도 16a 및 도 16b는 도 14에 도시된 데이터 처리부의 입출력 데이터의 타이밍도이다. 도 16a 및 도 16b의 가로 축(x 축)은 시간이고, 세로 축(y 축)은 입출력 데이터를 나타낸다. 도 16b의 가로 축은 도 16a의 가로 축에 연속되는 시간을 나타낸다.
도 14 및 도 16a를 참조하면, 영상 프레임이 1120 수평 라인의 데이터를 가지는 n 번째 영상 프레임(n FRAME)이 수신되는 경우를 예로 하여 상기 데이터 처리부의 동작을 설명한다.
상기 메모리 제어부(220)는 상기 메모리(210)의 읽기 및 쓰기를 제어하여 상기 데이터 보정부(231) 및 프레임 반복부(270)에 데이터를 제공한다.
예를 들면, n 번째 영상 프레임(n FRAME)의 첫 번째 라인 데이터(LD1)가 입력되는 제1 수평 구간(H1) 동안, 상기 메모리 제어부(220)는 상기 제1 수평 구간(H1)을 5개의 서브 구간들(T1, T2, T3, T4, T5)로 나누어 상기 메모리(210)의 읽기 및 쓰기를 제어한다.
상기 메모리 제어부(220)는 제1 서브 구간(T1)에는 압축된 (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터(Ldd1)를 읽어내 상기 데이터 보정부(231)에 제공한다.
상기 메모리 제어부(220)는 제2 서브 구간(T2)에는 보정된 (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터(cLD1) 읽어내 상기 프레임 반복부(270)에 제공한다.
상기 메모리 제어부(220)는 제3 서브 구간(T3)에는 보정된 (n-1)번째 영상 프레임(n-1 FRAME)의 두 번째 라인 데이터(cLD2)를 읽어내 상기 프레임 반복부(270)에 제공한다.
상기 메모리 제어부(220)는 제4 서브 구간(T3)에는 압축된 n번째 영상 프레임(n FRAME)의 첫 번째 라인 데이터(Ldd1)를 상기 메모리(210)에 기록한다.
상기 메모리 제어부(220)는 제5 서브 구간(T5)에는 보정된 n번째 영상 프레임(n FRAME)의 첫 번째 라인 데이터(cLD1)를 상기 메모리(210)에 기록한다.
상기 데이터 보정부(231)는 상기 제1 서브 구간(T1)에 읽어낸 압축된 (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터(Ldd1)를 원래의 데이터로 복원한다. 상기 데이터 보정부(231)는 복원된 (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터를 기준 데이터로 하여 n번째 영상 프레임(n FRAME)의 첫 번째 라인 데이터(LD1)를 보정한다. 상기 데이터 보정부(231)는 보정된 n번째 영상 프레임(n FRAME)의 첫 번째 라인 데이터(cLD1)를 상기 제5 서브 구간(T5)에 상기 메모리(210)에 기록한다.
상기 프레임 반복부(270)는 상기 제2 서브 구간(T2) 및 제3 서브 구간(T3)에 읽어내 보정된 (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터(cLD1) 및 두 번째 라인 데이터(cLD2)를 수신한다. 상기 프레임 반복부(270)는 제1 수평 구간(H1)에, 보정된 (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터(cLD1) 및 두 번째 라인 데이터(cLD2)를 출력한다.
이와 같은 방식으로, n 번째 영상 프레임(n FRAME)의 두 번째 라인 데이터(LD2)가 입력되는 제2 수평 구간(H2)에, 상기 프레임 반복부(270)는 보정된 (n-1)번째 영상 프레임(n-1 FRAME)의 세 번째 라인 데이터(cLD3) 및 네 번째 라인 데이터(cLD4)를 출력한다.
따라서 n 번째 영상 프레임(n FRAME)의 가운데에 해당하는 560 번째 라인 데이터가 입력되는 제560 수평 구간에, 상기 프레임 반복부(270)는 보정된 (n-1)번째 영상 프레임(n-1 FRAME)의 1119 번째 라인 데이터(cLD1119) 및 1120 번째 라인 데이터(cLD1120)를 출력한다. 즉, n 번째 영상 프레임(n FRAME)이 입력되는 제n 프레임 구간(n FP)의 초기 1/2 구간 동안, 데이터 처리부(201)는 보정된 (n-1)번째 영상 프레임(n-1 FRAME)을 출력한다.
도 16b를 참조하면, 상기 제n 프레임 구간(n FP)의 후기 1/2 구간 동안, 상기 데이터 처리부(201)는 보정된 (n-1)번째 영상 프레임(n-1 FRAME)을 한번 더 출력한다.
이에 따라서, 상기 제n 프레임 구간(n FP) 동안 두 개의 보정된 (n-1)번째 영상 프레임(n-1 FRAME)을 출력할 수 있다. 결과적으로 상기 데이터 처리부(201)는 120Hz의 영상 프레임을 240Hz의 영상 프레임으로 출력한다.
실시예 6
도 17은 본 발명의 실시예 6에 따른 데이터 처리부의 블록도이다. 도 18은 도 17에 도시된 데이터 처리부의 구동 방법을 설명하기 위한 흐름도이다.
도 17 및 도 18을 참조하면, 상기 데이터 처리부(202)는 제1 메모리(211), 압축/제어부(221), 데이터 보정부(231), 제2 메모리(250), 메모리 제어부(260) 및 프레임 반복부(270)를 포함한다.
상기 데이터 처리부(202)는 120Hz의 영상 프레임을 수신한다.
상기 제1 메모리(211)는 압축된 영상 프레임을 저장한다(단계 S171). 상기 제1 메모리(211)는 eDRAM 일 수 있다.
상기 압축/제어부(221)는 수신된 영상 프레임을 압축하여 상기 제1 메모리(211)에 저장한다. 상기 압축/제어부(221)는 상기 데이터 보정부(231)의 데이터 처리를 위해 상기 제1 메모리(211)의 데이터 쓰기를 제어하고, 상기 제1 메모리(211)의 데이터 읽기를 제어한다.
상기 데이터 보정부(231)는 보정 데이터가 테이블 형태로 저장된 룩업테이블을 포함하고, 압축된 데이터를 원래 비트수의 데이터로 복원한다. 상기 데이터 보정부(231)는 수신된 현재 영상 프레임의 데이터를 보정하기 위해 상기 제1 메모리(211)에 저장된 이전 영상 프레임의 압축 데이터를 수신한다. 상기 데이터 보정부(231)는 상기 압축 데이터를 원래 비트수의 데이터로 복원한 후, 상기 현재 영상 프레임의 데이터의 기준 데이터로 사용한다. 상기 데이터 보정부(231)는 현재 영상 프레임의 데이터를 상기 복원된 이전 영상 프레임의 데이터를 기준 데이터로 하여 상기 룩업테이블에 저장된 오버드리이빙된 데이터 또는 언더드리이빙된 데이터로 보정한다(단계 S172).
상기 제2 메모리(250)는 보정된 영상 프레임을 저장한다(단계 S173).
상기 메모리 제어부(260)는 상기 프레임 반복부(270)의 데이터 처리를 위해 상기 제2 메모리(250)의 데이터 쓰기를 제어하고, 상기 제1 메모리(110)의 데이터 읽기를 제어한다.
상기 프레임 반복부(270)는 상기 제2 메모리(250)에 저장된 보정된 120Hz의 영상 프레임을 이용하여 240Hz의 영상 프레임으로 반복하여 출력한다(단계 S174).
도 19a 및 도 19b는 도 17에 도시된 데이터 처리부의 입출력 데이터의 타이밍도이다. 도 19a 및 도 19b의 가로 축(x 축)은 시간이고, 세로 축(y 축)은 입출력 데이터를 나타낸다. 도 19b의 가로 축은 도 19a의 가로 축에 연속되는 시간을 나타낸다.
도 17 및 도 19a를 참조하면, 영상 프레임이 1120 수평 라인의 데이터를 가지는 n 번째 영상 프레임(n FRAME)이 수신되는 경우를 예로 하여 상기 데이터 처리부의 동작을 설명한다.
상기 압축/제어부(221)는 상기 제1 메모리(211)의 읽기 및 쓰기를 제어하여 상기 데이터 보정부(231)에 데이터를 제공한다.
예를 들면, n 번째 영상 프레임(n FRAME)의 첫 번째 라인 데이터가 입력되는 제1 수평 구간(H1) 동안, 상기 압축/제어부(221)는 상기 제1 수평 구간(H1)을 2개의 서브 구간들(T11, T12)로 나누어 상기 제1 메모리(211)의 읽기 및 쓰기를 제어한다.
상기 압축/제어부(221)는 제1 서브 구간(T11)에는 압축된 (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터(Ldd1)를 읽어내 상기 데이터 보정부(231)에 제공한다.
상기 압축/제어부(221)는 제2 서브 구간(T12)에는 압축된 n번째 영상 프레임(n FRAME)의 첫 번째 라인 데이터(Ldd1)를 상기 제1 메모리(211)에 기록한다.
상기 데이터 보정부(231)는 상기 압축된 (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터(Ldd1)를 원래의 데이터로 복원한다. 상기 데이터 보정부(231)는 복원된 (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터를 기준 데이터로 하여 현재 수신된 n번째 영상 프레임(n FRAME)의 첫 번째 라인 데이터(LD1)를 보정한다. 상기 데이터 보정부(231)는 보정된 n번째 영상 프레임(n FRAME)의 첫 번째 라인 데이터(cLD1)를 출력한다.
한편, 상기 메모리 제어부(260)는 상기 제2 메모리(250)에 보정된 영상 프레임의 데이터의 쓰기 및 상기 제2 메모리(250)에 저장된 보정된 데이터의 읽기를 제어한다.
예를 들면, n 번째 영상 프레임(n FRAME)의 첫 번째 라인 데이터가 입력되는 제1 수평 구간(H1) 동안, 상기 메모리 제어부(260)는 상기 제1 수평 구간(H1)을 3개의 서브 구간들(T21, T22, T23)로 나누어 상기 제2 메모리(250)의 읽기 및 쓰기를 제어한다.
상기 메모리 제어부(260)는 제1 서브 구간(T21)에는 보정된 (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터(cLD1)를 읽어내 상기 프레임 반복부(270)에 제공한다.
상기 메모리 제어부(260)는 제2 서브 구간(T21)에는 보정된 (n-1)번째 영상 프레임(n-1 FRAME)의 두 번째 라인 데이터(cLD2)를 읽어내 상기 프레임 반복부(270)에 제공한다.
상기 메모리 제어부(260)는 제3 서브 구간(T23)에는 보정된 n번째 영상 프레임(n FRAME)의 첫 번째 라인 데이터(cLD1)를 상기 제2 메모리(250)에 기록한다.
상기 프레임 반복부(270)는 상기 제1 서브 구간(T21) 및 제2 서브 구간(T22)에 읽어내 보정된 (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터(cLD1) 및 두 번째 라인 데이터(cLD2)를 수신한다. 상기 프레임 반복부(270)는 제1 수평 구간(H1)에, 보정된 (n-1)번째 영상 프레임(n-1 FRAME)의 첫 번째 라인 데이터(cLD1) 및 두 번째 라인 데이터(cLD2)를 출력한다.
이와 같은 방식으로, n 번째 영상 프레임(n FRAME)의 두 번째 라인 데이터(LD2)가 입력되는 제2 수평 구간(H2)에, 상기 프레임 반복부(270)는 보정된 (n-1)번째 영상 프레임(n-1 FRAME)의 세 번째 라인 데이터(cLD3) 및 네 번째 라인 데이터(cLD4)를 출력한다.
따라서 n 번째 영상 프레임(n FRAME)의 가운데에 해당하는 560 번째 라인 데이터가 입력되는 제560 수평 구간에, 상기 프레임 반복부(270)는 보정된 (n-1)번째 영상 프레임(n-1 FRAME)의 1119 번째 라인 데이터(cLD1119) 및 1120 번째 라인 데이터(cLD1120)를 출력한다. 즉, n 번째 영상 프레임(n FRAME)이 입력되는 제n 프레임 구간(n FP)의 초기 1/2 구간 동안, 상기 데이터 처리부(202)는 보정된 (n-1)번째 영상 프레임(n-1 FRAME)을 출력한다.
도 19b를 참조하면, 상기 제n 프레임 구간(n FP)의 후기 1/2 구간 동안, 상기 데이터 처리부(202)는 보정된 (n-1)번째 영상 프레임(n-1 FRAME)을 한번 더 출력한다.
이에 따라서, 상기 제n 프레임 구간(n FP) 동안 두 개의 보정된 (n-1)번째 영상 프레임(n-1 FRAME)을 출력할 수 있다. 결과적으로 상기 데이터 처리부(202)는 120Hz의 영상 프레임을 240Hz의 영상 프레임으로 출력한다.
실시예 7
도 20은 본 발명의 실시예 7에 따른 영상 표시 방법을 설명하기 위한 흐름도이다.
도 1 및 도 20을 참조하면, 상기 데이터 처리부(100)는 120Hz의 영상 프레임들을 수신한다(단계 S211). 상기 데이터 처리부(100)는 상기 120Hz의 영상 프레임들을 더블링 및 보정하여 240Hz의 영상 프레임들로 출력한다(단계 S213). 상기 데이터 처리부(100)는 앞서 설명된 실시예 1 내지 실시예 6에 따라 다양하게 구현도리 수 있다.
예를 들면, 3차원 영상 모드에서는 상기 데이터 처리부(100)는 상기 120Hz의 좌안 영상 프레임 및 우안 영상 프레임를 더블링 및 보정하여 240Hz의 제1 좌안 영상 프레임, 제2 좌안 영상 프레임, 제1 우안 영상 프레임 및 제2 우안 영상 프레임으로 출력한다. 2차원 영상 모드에서는 상기 데이터 처리부(100)는 움직임 추정 및 보간으로 처리된 120Hz의 원본 영상 프레임 및 보간 영상 프레임을 수신하고, 상기 120Hz의 원본 영상 프레임 및 보간 영상 프레임을 더블링 및 보정하여 240Hz의 제1 원본 영상 프레임, 제2 원본 영상 프레임, 제1 보간 영상 프레임 및 제2 보간 영상 프레임을 생성한다.
상기 패널 제어부(400) 및 상기 패널 구동부(500)는 상기 데이터 처리부(100)로부터 제공된 240Hz의 영상 프레임들을 상기 표시 패널(700)에 표시한다(단계 S103). 상기 표시 패널(700)은 240Hz의 프레임 주파수로 상기 영상 프레임들을 표시한다.
실시예 8
도 21은 본 발명의 실시예 8에 따른 영상 표시 방법을 설명하기 위한 흐름도이다.
도 1 및 도 21을 참조하면, 상기 데이터 처리부(100)는 120Hz의 영상 프레임들을 수신한다(단계 S221). 3차원 영상 모드인 경우, 상기 데이터 처리부(100)는 상기 120Hz의 좌안 영상 프레임 및 우안 영상 프레임을 더블링 및 보정하여 240Hz의 제1 좌안 영상 프레임, 제2 좌안 영상 프레임, 제1 우안 영상 프레임 및 제2 우안 영상 프레임으로 출력한다(단계 S223). 상기 패널 제어부(400) 및 상기 패널 구동부(500)는 상기 데이터 처리부(100)로부터 제공된 240Hz의 제1 좌안 영상 프레임, 제2 좌안 영상 프레임, 제1 우안 영상 프레임 및 제2 우안 영상 프레임을 상기 표시 패널(700)에 표시한다(단계 S225). 상기 표시 패널(700)은 240Hz의 프레임 주파수로 상기 영상 프레임들을 표시한다. 상기 데이터 처리부(100)는 앞서 설명된 실시예 1 내지 실시예 6에 따라 다양하게 구현될 수 있다.
한편, 2차원 영상 모드인 경우, 상기 데이터 처리부(100)는 상기 120Hz의 원본 영상 프레임 및 보간 영상 프레임을 더블링하지 않는다. 즉, 상기 데이터 처리부(100)는 상기 120Hz의 원본 영상 프레임 및 보간 영상 프레임을 오버드라이빙 또는 언더드라이빙을 위한 데이터로 보정하여 출력한다(단계 S227). 상기 패널 제어부(400) 및 상기 패널 구동부(500)는 상기 데이터 처리부(100)로부터 제공된 120Hz의 보정된 원본 영상 프레임 및 보간 영상 프레임을 상기 표시 패널(700)에 표시한다(단계 S229). 상기 표시 패널(700)은 120Hz의 프레임 주파수로 상기 영상 프레임들을 표시한다.
실시예 9
도 22는 본 발명의 실시예 9에 따른 표시 장치의 블록도이다.
도 22를 참조하면, 상기 표시 장치는 상기 표시 장치는 데이터 처리부(100), 블랙 삽입부(300), 패널 제어부(400), 패널 구동부(500) 및 표시 패널(700)을 포함한다.
상기 데이터 처리부(100)는 수신된 영상 프레임을 더블링 및 보정하여 복수의 영상 프레임들로 출력한다. 상기 데이터 처리부(100)는 앞서 설명된 실시예 1 내지 실시예 6에 따라 다양하게 구현될 수 있다.
상기 블랙 삽입부(300)는 3차원 영상 모드에서, 좌안 영상 프레임과 우안 영상 프레임 사이에 블랙 영상 프레임을 삽입한다. 예를 들면, 상기 블랙 삽입부(300)는 240Hz의 제1 좌안 영상 프레임, 제2 좌안 영상 프레임, 제1 우안 영상 프레임 및 제2 우안 영상 프레임에 블랙 영상 프레임을 삽입하여, 240Hz의 제1 좌안 영상 프레임, 제1 블랙 영상 프레임, 제1 우안 영상 프레임 및 제2 블랙 영상 프레임을 출력한다.
상기 패널 제어부(400)는 상기 패널 구동부(500)에 타이밍 신호 및 영상 데이터를 제공한다.
상기 패널 구동부(500)는 데이터 구동부(510) 및 게이트 구동부(520)를 포함한다. 상기 데이터 구동부(510)는 상기 패널 제어부(400)로부터 제공된 디지털 형태의 영상 데이터를 아날로그 형태의 데이터 전압으로 변환하고, 상기 패널 제어부(400)로부터 제공된 데이터 타이밍 신호에 기초하여 상기 표시 패널(700)에 제공한다. 상기 게이트 구동부(520)는 상기 패널 제어부(400)로부터 제공된 게이트 타이밍 신호에 기초하여 상기 표시 패널(700)에 제공한다.
상기 표시 패널(700)은 복수의 데이트 배선들과 상기 데이터 배선들과 교차하는 복수의 게이트 배선들 및 화소 전극과 전기적으로 연결된 스위칭 소자를 포함하는 복수의 화소들을 포함한다. 상기 데이터 배선들 각각에는 상기 데이터 구동부(510)로부터 제공된 데이터 전압이 인가되고, 상기 게이트 배선들 각각에는 상기 게이트 구동부(520)로부터 제공된 게이트 신호가 인가되고, 상기 화소들 각각은 상기 데이터 전압에 대응하는 영상을 표시한다.
도 23은 도 22에 도시된 표시 장치의 영상 표시 방법을 설명하기 위한 흐름도이다.
도 22 및 도 23을 참조하면, 상기 데이터 처리부(100)는 120Hz의 영상 프레임들을 수신한다(단계 S231). 상기 데이터 처리부(100)는 상기 120Hz의 영상 프레임들을 더블링 및 보정하여 240Hz의 영상 프레임들로 출력한다(단계 S233). 상기 데이터 처리부(100)는 앞서 설명된 실시예 1 내지 실시예 6에 따라 다양하게 구현될 수 있다.
예를 들면, 3차원 영상 모드에서는 상기 데이터 처리부(100)는 상기 120Hz의 좌안 영상 프레임 및 우안 영상 프레임를 더블링 및 보정하여 240Hz의 제1 좌안 영상 프레임, 제2 좌안 영상 프레임, 제1 우안 영상 프레임 및 제2 우안 영상 프레임으로 출력한다. 2차원 영상 모드에서는 상기 데이터 처리부(100)는 움직임 추정 및 보간으로 처리된 120Hz의 원본 영상 프레임 및 보간 영상 프레임을 수신하고, 상기 120Hz의 원본 영상 프레임 및 보간 영상 프레임을 더블링 및 보정하여 240Hz의 제1 원본 영상 프레임, 제2 원본 영상 프레임, 제1 보간 영상 프레임 및 제2 보간 영상 프레임을 생성한다.
3차원 영상 모드시, 상기 블랙 삽입부(300)는 좌안 영상 프레임과 우안 영상 프레임 사이에 블랙 영상 프레임을 삽입하여, 제1 좌안 영상 프레임, 제1 블랙 영상 프레임, 제1 우안 영상 프레임 및 제2 블랙 영상 프레임을 출력한다(단계 S234).
상기 패널 제어부(400) 및 상기 패널 구동부(500)는 상기 데이터 처리부(100)로부터 제공된 240Hz의 영상 프레임들을 상기 표시 패널(700)에 표시한다(단계 S235). 상기 표시 패널(700)은 240Hz의 프레임 주파수로 상기 영상 프레임들을 표시한다.
실시예 10
도 24는 본 발명의 실시예 10에 따른 영상 표시 방법을 설명하기 위한 흐름도이다.
도 22 및 도 24를 참조하면, 상기 데이터 처리부(100)는 120Hz의 영상 프레임들을 수신한다(단계 S241).
3차원 영상 모드인 경우, 상기 데이터 처리부(100)는 상기 120Hz의 좌안 영상 프레임 및 우안 영상 프레임를 더블링 및 보정하여 240Hz의 제1 좌안 영상 프레임, 제2 좌안 영상 프레임, 제1 우안 영상 프레임 및 제2 우안 영상 프레임으로 출력한다(단계 S243). 상기 블랙 삽입부(300)는 좌안 영상 프레임과 우안 영상 프레임 사이에 블랙 영상 프레임을 삽입하여, 제1 좌안 영상 프레임, 제1 블랙 영상 프레임, 제1 우안 영상 프레임 및 제2 블랙 영상 프레임을 출력한다(단계 S244). 상기 패널 제어부(400) 및 상기 패널 구동부(500)는 상기 데이터 처리부(100)로부터 제공된 240Hz의 제1 좌안 영상 프레임, 제2 좌안 영상 프레임, 제1 우안 영상 프레임 및 제2 우안 영상 프레임을 상기 표시 패널(700)에 표시한다(단계 S245). 상기 표시 패널(700)은 240Hz의 프레임 주파수로 상기 영상 프레임들을 표시한다.
한편, 2차원 영상 모드인 경우, 상기 데이터 처리부(100)는 상기 120Hz의 원본 영상 프레임 및 보간 영상 프레임을 더블링하지 않는다. 즉, 상기 데이터 처리부(100)는 상기 120Hz의 원본 영상 프레임 및 보간 영상 프레임을 오버드라이빙 또는 언더드라이빙을 위한 데이터로 보정하여 출력한다(단계 S247). 상기 패널 제어부(400) 및 상기 패널 구동부(500)는 상기 데이터 처리부(100)로부터 제공된 120Hz의 보정된 원본 영상 프레임 및 보간 영상 프레임을 상기 표시 패널(700)에 표시한다(단계 S249). 상기 표시 패널(700)은 120Hz의 프레임 주파수로 상기 영상 프레임들을 표시한다.
본 발명의 실시예들에 따르면, 영상 프레임을 메모리를 이용하여 반복하여 고주파의 영상 프레임을 생성할 수 있다. 또한, 상기 메모리는 데이터 보정을 위해 이전 프레임의 데이터를 저장하는 메모리를 사용할 수 있다. 따라서 고주파의 영상 프레임을 생성하기 위해 사용되는 고가의 FRC(frame rate controller)를 생략함으로써 제조 원가를 절감할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 101, 102, 200, 201, 202 : 데이터 처리부
110, 210 : 메모리 120 : 메모리 제어부
130, 270 : 프레임 반복부 170, 171, 230, 231 : 데이터 보정부
140 , 240 : 압축부 160, 221: 압축 제어부
150, 211 : 제2 메모리 300 : 블랙 삽입부
400 : 패널 제어부 500 : 패널 구동부
700 : 표시 패널

Claims (28)

  1. n번째 프레임의 제1 라인 데이터가 입력되는 수평 구간의 제1 서브 구간 동안 메모리에서 (n-1)번째 프레임의 제1 라인 데이터를 출력하는 단계;
    상기 수평 구간의 제2 서브 구간 동안 상기 메모리에서 (n-2)번째 프레임의 제1 라인 데이터를 출력하는 단계;
    상기 수평 구간의 제3 서브 구간 동안 상기 메모리에서 (n-1)번째 프레임의 제2 라인 데이터를 출력하는 단계;
    상기 수평 구간의 제4 서브 구간 동안 상기 메모리에서 (n-2)번째 프레임의 제2 라인 데이터를 출력하는 단계;
    상기 수평 구간의 제5 서브 구간 동안 상기 메모리에 n번째 프레임의 제1 라인 데이터를 기록하는 단계;
    상기 (n-2)번째 프레임의 제1 라인 데이터에 기초하여 상기 (n-1)번째 프레임의 제1 라인 데이터를 보정하는 단계; 및
    상기 (n-2)번째 프레임의 제2 라인 데이터에 기초하여 상기 (n-1)번째 프레임의 제2 라인 데이터를 보정하는 단계를 포함하고,
    상기 보정된 (n-1)번째 프레임의 제1 및 제2 라인 데이터를 상기 수평 구간 동안 출력하는 것을 특징으로 하는 영상 데이터 처리 방법.
  2. 제1항에 있어서, 프레임의 라인 데이터를 압축하는 단계를 더 포함하는 영상 데이터 처리 방법.
  3. 제2항에 있어서, 수평 구간의 제1 서브 구간 동안 메모리에서 (n-1)번째 프레임의 제1 라인 데이터를 출력하는 단계;
    상기 수평 구간의 제2 서브 구간 동안 상기 메모리에서 압축된 (n-2)번째 프레임의 제1 라인 데이터를 출력하는 단계;
    상기 수평 구간의 제3 서브 구간 동안 상기 메모리에서 (n-1)번째 프레임의 제2 라인 데이터를 출력하는 단계;
    상기 수평 구간의 제4 서브 구간 동안 상기 메모리에서 압축된 (n-2)번째 프레임의 제2 라인 데이터를 출력하는 단계;
    상기 수평 구간의 제5 서브 구간 동안 상기 메모리에 n번째 프레임의 제1 라인 데이터를 기록하는 단계;
    상기 수평 구간의 제6 서브 구간 동안 상기 메모리에 압축된 n번째 프레임의 제1 라인 데이터를 기록하는 단계;
    복원된 (n-2)번째 프레임의 제1 라인 데이터에 기초하여 (n-1)번째 프레임의 제1 라인 데이터를 보정하는 단계; 및
    복원된 (n-2)번째 프레임의 제2 라인 데이터에 기초하여 (n-1)번째 프레임의 제2 라인 데이터를 보정하는 단계를 포함하는 영상 데이터 처리 방법.
  4. 삭제
  5. 삭제
  6. n번째 프레임의 제1 라인 데이터가 입력되는 수평 구간의 제1 서브 구간 동안 메모리에서 (n-1)번째 프레임의 제1 라인 데이터를 출력하는 단계;
    상기 수평 구간의 제2 서브 구간 동안 상기 메모리에서 보정된 (n-1)번째 프레임의 제1 라인 데이터를 출력하는 단계;
    상기 수평 구간의 제3 서브 구간 동안 상기 메모리에서 보정된 (n-1)번째 프레임의 제2 라인 데이터를 출력하는 단계;
    상기 수평 구간의 제4 서브 구간 동안 상기 메모리에 n번째 프레임의 제1 라인 데이터를 기록하는 단계;
    상기 (n-1)번째 프레임의 제1 라인 데이터에 기초하여 n번째 프레임의 제1 라인 데이터를 보정하는 단계; 및
    상기 수평 구간의 제5 서브 구간 동안 메모리에 보정된 n번째 프레임의 제1 라인 데이터를 기록하는 단계를 포함하고,
    보정된 (n-1)번째 프레임의 제1 및 제2 라인 데이터를 상기 수평 구간 동안 출력하는 것을 특징으로 하는 영상 데이터 처리 방법.
  7. 제6항에 있어서, 프레임의 라인 데이터를 압축하는 단계를 더 포함하는 영상 데이터 처리 방법.
  8. 제7항에 있어서, n번째 프레임의 제1 라인 데이터가 입력되는 수평 구간의 제1 서브 구간 동안 메모리에서 압축된 (n-1)번째 프레임의 제1 라인 데이터를 출력하는 단계;
    상기 수평 구간의 제2 서브 구간 동안 상기 메모리에서 보정된 (n-1)번째 프레임의 제1 라인 데이터를 출력하는 단계;
    상기 수평 구간의 제3 서브 구간 동안 상기 메모리에서 보정된 (n-1)번째 프레임의 제2 라인 데이터를 출력하는 단계;
    상기 수평 구간의 제4 서브 구간 동안 상기 메모리에 압축된 n번째 프레임의 제1 라인 데이터를 기록하는 단계;
    상기 수평 구간의 제5 서브 구간 동안 메모리에 보정된 n번째 프레임의 제1 라인 데이터를 기록하는 단계; 및
    복원된 (n-1)번째 프레임의 제1 라인 데이터에 기초하여 n번째 프레임의 제1 라인 데이터를 보정하는 단계를 더 포함하는 영상 데이터 처리 방법.
  9. 삭제
  10. 삭제
  11. 제1항에 있어서, 프레임은 좌안 영상 데이터를 포함하는 좌안 영상 프레임과 우안 영상 데이터를 포함하는 우안 영상 프레임을 포함하는 것을 특징으로 하는 영상 데이터 처리 방법.
  12. 제11항에 있어서, 표시 패널에 제1 좌안 영상 프레임, 제2 좌안 영상 프레임, 제1 우안 영상 프레임 및 제2 우안 영상 프레임을 표시하는 단계를 더 포함하는 영상 데이터 처리 방법.
  13. 제11항에 있어서, 표시 패널에 좌안 영상 프레임, 블랙 영상 프레임, 우안 영상 프레임 및 블랙 영상 프레임을 표시하는 단계를 더 포함하는 영상 데이터 처리 방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 제6항에 있어서, 프레임은 좌안 영상 데이터를 포함하는 좌안 영상 프레임과 우안 영상 데이터를 포함하는 우안 영상 프레임을 포함하는 것을 특징으로 하는 영상 데이터 처리 방법.
  18. 삭제
  19. 삭제
  20. 영상을 표시하는 표시 패널;
    저주파수 프레임의 라인 데이터를 저장하는 메모리;
    상기 메모리를 제어하는 메모리 제어부;
    상기 프레임의 라인 데이터를 반복하여 고주파수 프레임의 라인 데이터를 출력하는 프레임 반복부;
    프레임의 라인 데이터를 보정하는 데이터 보정부; 및
    고주파수 프레임의 라인 데이터에 기초하여 상기 표시 패널에 영상을 표시하는 패널 구동부를 포함하고,
    상기 메모리 제어부는 n번째 프레임의 제1 라인 데이터가 입력되는 수평 구간의 제1 서브 구간 동안 메모리에서 (n-1)번째 프레임의 제1 라인 데이터를 출력하고, 상기 수평 구간의 제2 서브 구간 동안 상기 메모리에서 (n-2)번째 프레임의 제1 라인 데이터를 출력하고, 상기 수평 구간의 제3 서브 구간 동안 상기 메모리에서 (n-1)번째 프레임의 제2 라인 데이터를 출력하고, 상기 수평 구간의 제4 서브 구간 동안 상기 메모리에서 (n-2)번째 프레임의 제2 라인 데이터를 출력하고, 상기 수평 구간의 제5 서브 구간 동안 상기 메모리에 n번째 프레임의 제1 라인 데이터를 기록하고,
    상기 데이터 보정부는 상기 (n-2)번째 프레임의 제1 라인 데이터에 기초하여 상기 (n-1)번째 프레임의 제1 라인 데이터를 보정하고, 상기 (n-2)번째 프레임의 제2 라인 데이터에 기초하여 상기 (n-1)번째 프레임의 제2 라인 데이터를 보정하는 것을 특징으로 하는 표시 장치.
  21. 제20항에 있어서, 프레임은 좌안 영상 데이터를 포함하는 좌안 영상 프레임과 우안 영상 데이터를 포함하는 우안 영상 프레임을 포함하고,
    상기 패널 구동부는 상기 표시 패널에 제1 좌안 영상 프레임, 제2 좌안 영상 프레임, 제1 우안 영상 프레임 및 제2 우안 영상 프레임을 표시하는 것을 특징으로 하는 표시 장치.
  22. 제20항에 있어서, 좌안 영상 프레임과 우안 영상 프레임 사이에 블랙 영상 프레임을 삽입하는 블랙 삽입부를 더 포함하고,
    상기 표시 패널은 좌안 영상 프레임, 블랙 영상 프레임, 우안 영상 프레임 및 블랙 영상 프레임을 표시하는 것을 특징으로 하는 표시 장치.
  23. 삭제
  24. 제20항에 있어서, 상기 고주파수 프레임의 라인 데이터를 압축하여 상기 메모리에 저장하는 압축부를 더 포함하고,
    상기 메모리 제어부는 수평 구간의 제1 서브 구간 동안 상기 메모리에서 (n-1)번째 프레임의 제1 라인 데이터를 출력하고, 상기 수평 구간의 제2 서브 구간 동안 상기 메모리에서 압축된 (n-2)번째 프레임의 제1 라인 데이터를 출력하고, 상기 수평 구간의 제3 서브 구간 동안 상기 메모리에서 (n-1)번째 프레임의 제2 라인 데이터를 출력하고, 상기 수평 구간의 제4 서브 구간 동안 상기 메모리에서 압축된 (n-2)번째 프레임의 제2 라인 데이터를 출력하고, 상기 수평 구간의 제5 서브 구간에 상기 메모리에 n번째 프레임의 제1 라인 데이터를 기록하고, 상기 수평 구간의제6 서브 구간 동안 상기 메모리에 압축된 n번째 프레임의 제1 라인 데이터를 기록하고,
    상기 데이터 보정부는 복원된 (n-2)번째 프레임의 제1 라인 데이터에 기초하여 (n-1)번째 프레임의 제1 라인 데이터를 보정하고, 복원된 (n-2)번째 프레임의 제2 라인 데이터에 기초하여 (n-1)번째 프레임의 제2 라인 데이터를 보정하는 것을 특징으로 하는 표시 장치.
  25. 삭제
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JP2011173313A JP2012063757A (ja) 2010-09-17 2011-08-08 映像データ処理方法、これを用いる映像表示方法、及びこれを実行する表示装置
CN201110255724.7A CN102413341B (zh) 2010-09-17 2011-08-31 图像数据处理方法以及显示装置
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101796813A (zh) * 2007-09-10 2010-08-04 Nxp股份有限公司 用于视频图像数据中的运动估计的方法和装置
KR101860083B1 (ko) 2011-06-29 2018-05-23 삼성디스플레이 주식회사 입체 영상 표시 장치 및 그 구동 방법
KR101921079B1 (ko) * 2012-02-14 2018-11-23 삼성디스플레이 주식회사 표시 장치
KR101939796B1 (ko) * 2012-09-12 2019-01-17 엘지디스플레이 주식회사 크로스토크 보상을 위한 입체영상 표시장치의 메모리 저감장치
KR102504592B1 (ko) * 2015-07-23 2023-03-02 삼성디스플레이 주식회사 표시 패널 구동 장치, 이를 이용한 표시 패널 구동 방법 및 이를 포함하는 표시 장치
KR102192488B1 (ko) * 2015-11-25 2020-12-17 삼성전자주식회사 프레임 레이트 변환 장치 및 그 프레임 레이트 변환 방법
CN114501096A (zh) * 2020-10-27 2022-05-13 西安钛铂锶电子科技有限公司 图像显示方法、图像显示装置和图像显示系统
CN116110326A (zh) * 2021-11-09 2023-05-12 深圳市奥拓电子股份有限公司 一种时分复用的led显示驱动方法及其芯片

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010061105A (ja) * 2008-08-07 2010-03-18 Mitsubishi Electric Corp 画像表示装置および方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3470095B2 (ja) 2000-09-13 2003-11-25 株式会社アドバンスト・ディスプレイ 液晶表示装置及びその駆動用回路装置
US7106380B2 (en) 2001-03-12 2006-09-12 Thomson Licensing Frame rate multiplier for liquid crystal display
JP2004240410A (ja) 2003-01-15 2004-08-26 Sharp Corp 液晶表示装置
JP3852934B2 (ja) * 2003-05-20 2006-12-06 株式会社バンダイナムコゲームス 画像処理システム、プログラム及び情報記憶媒体
US20050146495A1 (en) 2003-12-05 2005-07-07 Genesis Microchip Inc. LCD overdrive table triangular interpolation
JP4620974B2 (ja) * 2004-06-30 2011-01-26 富士通株式会社 表示パネル用制御装置及びそれを有する表示装置
CN100406963C (zh) 2004-08-17 2008-07-30 三菱电机株式会社 立体图像显示装置
KR20060017239A (ko) * 2004-08-20 2006-02-23 삼성전자주식회사 액정 표시 장치 및 그 구동 방법
JP4743837B2 (ja) 2005-01-13 2011-08-10 ルネサスエレクトロニクス株式会社 コントローラ・ドライバ及びそれを用いる液晶表示装置並びに液晶駆動方法
TWI279736B (en) 2005-03-11 2007-04-21 Himax Tech Ltd Integrated video control chipset
JP4290140B2 (ja) 2005-04-04 2009-07-01 キヤノン株式会社 表示装置及びその表示制御方法
JP5220268B2 (ja) 2005-05-11 2013-06-26 株式会社ジャパンディスプレイイースト 表示装置
JP4887727B2 (ja) * 2005-10-20 2012-02-29 ソニー株式会社 画像信号処理装置、カメラシステム、および画像信号処理方法
JP2008070561A (ja) 2006-09-13 2008-03-27 Canon Inc 表示装置及びその制御方法
JP5227502B2 (ja) * 2006-09-15 2013-07-03 株式会社半導体エネルギー研究所 液晶表示装置の駆動方法、液晶表示装置及び電子機器
KR100837410B1 (ko) 2006-11-30 2008-06-12 삼성전자주식회사 주관적인 무손실 이미지 데이터 압축 방법 및 장치
JP2008268672A (ja) 2007-04-23 2008-11-06 Hitachi Displays Ltd 表示装置
US20080284775A1 (en) 2007-05-17 2008-11-20 Yuhren Shen Liquid crystal display driving system and method for driving the same
JP5074820B2 (ja) 2007-05-22 2012-11-14 ルネサスエレクトロニクス株式会社 画像処理装置および画像処理方法
TWI378432B (en) * 2007-07-12 2012-12-01 Etron Technology Inc Driving system and method for liquid crystal display
JP5309488B2 (ja) * 2007-07-18 2013-10-09 セイコーエプソン株式会社 電気光学装置及び電子機器
CN101409051A (zh) 2007-10-09 2009-04-15 联咏科技股份有限公司 液晶显示器动态图像显示品质改善装置及其方法
JP2009109694A (ja) 2007-10-30 2009-05-21 Hitachi Displays Ltd 表示装置
JP5100312B2 (ja) 2007-10-31 2012-12-19 ルネサスエレクトロニクス株式会社 液晶表示装置及びｌｃｄドライバ
JP4792054B2 (ja) 2008-03-24 2011-10-12 株式会社東芝 立体映像表示装置、立体映像表示方法及び液晶ディスプレイ
KR101362771B1 (ko) * 2008-09-17 2014-02-14 삼성전자주식회사 입체 영상 표시 방법 및 장치
JP5276404B2 (ja) * 2008-10-03 2013-08-28 株式会社ジャパンディスプレイ 表示装置
JP2010145509A (ja) 2008-12-16 2010-07-01 Epson Imaging Devices Corp 液晶表示装置、その駆動方法および電子機器
KR20100076230A (ko) 2008-12-26 2010-07-06 삼성전자주식회사 액정표시장치 및 그 표시방법
JP4775464B2 (ja) 2009-03-13 2011-09-21 ソニー株式会社 画像表示装置、画像表示観察システム及び画像表示方法
JP5343714B2 (ja) 2009-06-05 2013-11-13 ソニー株式会社 映像処理装置、表示装置および表示システム

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010061105A (ja) * 2008-08-07 2010-03-18 Mitsubishi Electric Corp 画像表示装置および方法

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