BRPI0621373A2

BRPI0621373A2 - método e aparelho para memória em cascata

Info

Publication number: BRPI0621373A2
Application number: BRPI0621373-1A
Authority: BR
Inventors: Teng Pin Poo
Original assignee: Trek 2000 Int Ltd
Priority date: 2006-02-27
Filing date: 2006-08-17
Publication date: 2011-12-06
Also published as: KR101270179B1; CN101375339A; JP2009528588A; US20090070522A1; KR20080105055A; JP5037535B2; WO2007097712A1; CN101375339B; SG135073A1; EP1989711A4; US8443132B2; RU2008134388A; EP1989711A1

Abstract

MéTODO E APARELHO PARA MEMóRIA EM CASCATA. A presente invenção refere-se a um dispositivo de memória possuindo uma célula de memória e um controlador de memória operativamente conectado com a célula de memória. Um circuito de cascata é proporcionado para ativar um dispositivo de memória subseqúente em uma cascata de dispositivos de memória, O circuito de cascata é operativamente conectado com o controlador de memória. Um método correspondente também é revelado.

Description

Relatório Descritivo da Patente de Invenção para "MÉTODO E APARELHO PARA MEMÓRIA EM CASCATA ".

Campo da Invenção

A presente invenção refere-se a um método e aparelho para memória em cascata e refere-se particularmente, apesar de não exclusiva- mente, a um método e aparelho para colocar em cascata vários dispositivos de memória.

Antecedentes da Invenção

O acesso conhecido do método e aparelho para vários módulos de memória é apresentado na figura 1, onde CS é para "Seleção de Chip" ou "Ativação de Chip". Antes de qualquer comando ser enviado, ou de qualquer comunicação começar, todos os dispositivos de memória não-volátil devem ser ativados. Esta ativação é requerida de modo que somente um dispositivo de memória esteja ativado a qualquer momento. Na figura 1, existem três dispositivos de memória não-volátil 101, 102 e 103 operativamente conecta- dos com um microcontrolador 104. Portanto, o microcontrolador 104 deve ter três pinos e conexões de seleção de chip 105, 106 e 107 para controlar as três memórias 101, 102 e 103. O microcontrolador 104 pode então ser utili- zado para ativar qualquer um dos dispositivos de memória 101, 102 e 103 a qualquer momento para acessar a memória relevante. Em nenhum momento mais que um dos dispositivos de memória 101, 102 e 106 podem estar ati- vados.

Sumário da Invenção

De acordo com um primeiro aspecto preferido, é proporcionado um dispositivo de memória compreendendo:

(a) uma célula de memória;

(b) um controlador de memória operativamente conectado com a célula de memória; e

(c) um circuito de cascata para permitir um dispositivo de memó- ria subseqüente em uma cascata de dispositivos de memória; o circuito de cascata sendo operativamente conectado com o controlador de memória. O circuito de cascata pode ser para controlar uma pinagem para chip. O circuito de cascata também pode ser para ativar o dispositivo de memória subseqüente.

O dispositivo de memória pode adicionalmente compreender uma entrada de ativação de dispositivo, operativamente conectada com o controlador de memória.

O dispositivo de memória pode ser um dispositivo de memória de estado sólido não volátil.

De acordo com um segundo aspecto preferido, é 'proporcionado um método para operar uma cascata de vários dispositivos de memória co- nectados em série, o método compreendendo:

(a) um microcontrolador ativando um primeiro dispositivo de memória; e

(b) o primeiro dispositivo de memória ativando um segundo dis- positivo de memória conectado em série com o primeiro dispositivo de me- mória.

O microcontrolador pode ter um pino e conexão de seleção de chip único para ativar os vários dispositivos de memória. Os pino e conexão de seleção de chip único podem ser operativamente conectado com uma porta de ativação de dispositivo do primeiro dispositivo de memória, a entra- da de ativação de dispositivo sendo operativamente conectada com um con- trolador de memória do primeiro dispositivo de memória. O primeiro disposi- tivo de memória pode ser uma pinagem e conexão para chip único operati- vamente conectadas com o segundo dispositivo de memória na entrada de ativação de dispositivo do segundo dispositivo de memória. A pinagem para chip único pode ser controlada por um circuito de cascata que está operati- vamente conectado com o controlador de memória e com a pinagem para chip. O circuito de cascata pode determinar quando ativar o segundo dispo- sitivo de memória baseado nos dados a partir do controlador de memória. O dispositivo de memória subseqüente pode estar apto a ser ativado somente quando o dispositivo de memória tiver concluído a gravação de dados ou a leitura de dados junto à célula de memória.

Breve Descrição dos Desenhos De modo que a presente invenção possa ser totalmente enten- dida e prontamente colocada em prática, agora devem ser descritas, a título de exemplo não-limitativo, somente as concretizações preferidas da presen- te invenção, a descrição sendo com referência aos desenhos ilustrativos a- companhantes.

Nos desenhos:

a figura 1 é uma ilustração esquemática de um sistema de me- mória não-volátil com vários dispositivos da técnica anterior;

a figura 2 é uma ilustração esquemática de uma concretização preferida de um sistema com várias memórias não-voláteis; e

a figura 3 é uma ilustração esquemática de um dos dispositivos de memória da figura 2.

Descrição Detalhada das Concretizações Preferidas

A concretização apresentada nas figuras 2 até 4 reduzirá o nú- mero de pinos utilizados em um microcontrolador 204 para permitir ao mes- mo acessar vários dispositivos de memória 201, 202 e 203 à medida que o microcontrolador 204 possui somente um pino e conexão de seleção de chip 205. Os dispositivos de memória 201, 202 e 203 de preferência são memó- rias não-voláteis tal como, por exemplo, memória instantânea, mas podem ser dispositivos de memória volátil. Os dispositivos de memória 201, 202 e 203 são conectados em série, ao invés do que em paralelo, como na técnica anterior da figura 1.

O sistema é tal que o microcontrolador 204 somente exige uma conexão da técnica anterior de seleção de chip 205 para controlar os três dispositivos de memória 201, 202 e 203. O sistema é adequado para dispo- sitivos de memória de estado sólido não volátil onde é requerido tempo para gravação ou programação de dados ou para leitura de dados junto aos dis- positivos de memória 201, 202 e 203. O sistema também requer que cada dispositivo de memória 201, 202 e 203 possua somente uma entrada de ati- vação de dispositivo 205 operativamente conectada com um controlador de memória 309. O controlador de memória 309 está operativamente conectado com uma célula de memória 308. Cada dispositivo de memória 201, 202 e 203 também possui um circuito controlador de cascata de seleção de chip ("CSC") interno 30 e uma pinagem para chip 206 para ativar o dispositivo de memória 211 para estar apto a ativar um dispositivo de memória subseqüen- te 202. Isto tem a vantagem de que o microcontrolador 204 somente requer um pino e conexão de seleção de chip 205 caso ele esteja com um dispositi- vo de memória ou mais. Além disso, todos os dispositivos de memória 201, 202, 203 ... 20n, serão os mesmos. Isto facilita a montagem e reduz o esto- que. O circuito CSS 310 está operativamente conectado com o controlador de memória 309.

Após a ativação (400), o microcontrolador 204 primeiro irá sele- cionar ou ativar o dispositivo de memória 201 (401) e começar a gravar junto à memória temporária do dispositivo de memória 201 (402). Após completar a ativação, o circuito CSC 310 no dispositivo de memória 201 irá ativar o dispositivo de memória 202 (403) quando o dispositivo de memória 201 tiver terminado a gravação dos dados na célula de memória 308. O microcontro- lador 204 pode então começar a gravar na memória temporária do dispositi- vo de memória 202 (404). Quando o dispositivo de memória 202 tiver termi- nado a gravação de dados junto à célula de memória 308 do dispositivo de memória 202, o circuito CSC 310 no dispositivo de memória 202 irá ativar o dispositivo de memória 203 (405) e o microcontrolador 204 irá gravar dados junto à célula de memória 308 do dispositivo de memória 205 (406). Isto po- de continuar para qualquer número requerido ou desejado de dispositivos de memória: dois, três, quatro, cinco, seis e assim por diante até η dispositivos de memória (407).

Cada dispositivo de memória 201, 202, 203 possui um circuito CSC 310 para ativar o próximo dispositivo de memória na seqüência em cascata. O circuito CSC 310 está conectado com o controlador de memória instantânea 309 para determinar se o dispositivo de memória 201, 202, 203 está no processo de gravação ou de leitura junto à célula de memória 308 de modo que ele possa ativar o próximo dispositivo de memória quando o dis- positivo de memória tiver terminado a gravação ou a leitura junto à célula de memória 308. Normalmente, somente um dispositivo de memória 201, 202, 203 será ativado por vez.

Apesar de terem sido descritas na descrição precedente concre- tizações preferidas da presente invenção, será entendido pelos versados na técnica que muitas variações ou modificações nos detalhes do projeto ou da construção podem ser feitas sem se afastar da presente invenção.

Claims

1. Dispositivo de memória compreendendo: (a) uma célula de memória; (b) um controlador de memória operativamente conectado com a célula de memória; e (c) um circuito de cascata para ativar um dispositivo de memória subseqüente em uma cascata de dispositivos de memória; o circuito de cas- cata sendo operativamente conectado com o controlador de memória.

2. Dispositivo de memória, de acordo com a reivindicação 1, em que o circuito de cascata é para controlar uma pinagem para chip.

3. Dispositivo de memória, de acordo com a reivindicação 2, em que o circuito de cascata é também para ativar o dispositivo de memória subseqüente.

4. Dispositivo de memória, de acordo com a reivindicação 3, em que o dispositivo de memória subseqüente está apto a ser ativado somente quando o dispositivo de memória tiver concluído a gravação de dados ou a leitura de dados junto à célula de memória.

5. Dispositivo de memória, de acordo com qualquer uma das reivindicações 1 até 4, adicionalmente compreendendo uma entrada de ati- vação de dispositivo operativamente conectada com o controlador de memó- ria.

6. Dispositivo de memória, de acordo com qualquer uma das reivindicações 1 até 5, em que o dispositivo de memória é um dispositivo de memória de estado sólido não-volátil.

7. Método para operar uma cascata de vários dispositivos de memória conectados em série, o método compreendendo: (a) um microcontrolador ativando um primeiro dispositivo de memória; e (b) o primeiro dispositivo de memória ativando um segundo dis- positivo de memória conectado em série com o primeiro dispositivo de me- mória.

8. Método, de acordo com a reivindicação 7, em que o microcon- trolador possui um pino e conexão de seleção de chip único para ativar os vários dispositivos de memória.

9. Método, de acordo com a reivindicação 8, os pino e conexão de seleção de chip único são operativamente conectados com uma entrada de ativação de dispositivo do primeiro dispositivo de memória, a entrada de ativação de dispositivo sendo operativamente conectada com um controlador de memória do primeiro dispositivo de memória.

10. Método, de acordo com a reivindicação 9, em que o primeiro dispositivo de memória possui uma pinagem e conexão para chip único ope- rativamente conectadas com o segundo dispositivo de memória na entrada de ativação de dispositivo do segundo dispositivo de memória.

11. Método, de acordo com a reivindicação 10, em que a pina- gem para chip único é controlada por um circuito de cascata que está opera- tivamente conectado com o controlador de memória e com a pinagem para chip.

12. Método, de acordo com a reivindicação 11, em que o circuito de cascata determina quando ativar o segundo dispositivo de memória ba- seado nos dados a partir do controlador de memória.

13. Método, de acordo com a reivindicação 12, em que o dispo- sitivo de memória subseqüente está apto a ser ativado somente quando o dispositivo de memória tiver concluído a gravação de dados ou a leitura de dados junto à célula de memória.