PT99116A - Sistema de tratamento de dados com um aparelho de processamento de dados para ajustar dinamicamente a distribuicao de tempos num sistema memoria dinamica - Google Patents

Sistema de tratamento de dados com um aparelho de processamento de dados para ajustar dinamicamente a distribuicao de tempos num sistema memoria dinamica Download PDF

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PT99116A
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Alfredo Aldereguia
Patrick Maurice Bland
Daryl Carvis Cromer
Roger Max Stutes
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Description

f ϊ
Descrição referente à patente de invenção de INTERNATIONAL BUSINESS MACHINES CORPORATION, norte-americana, industrial e comercial, estabelecida em Armonlc, N.Y. 10504, Estados Unidos da América, (inventoresi Alfredo Al-dereguia, Patrick Maurice Bland, Daryj^ Carvis Cromer e Roger Max Stutes, residentes nos E.U.A.) para "SISTEMA pb TRATAMENTO DE PADOS COM UM APAREI,HO PE PROCESSAMENTO PE PAPOS PARA AJUSTAR DINAMICAMENTE % DISTRIBPICÃO PE TEMPOS NUM SISTEMA PE MEMÓRIA PIM&MI-CA".
DESCRIÇÃO
CAMPO DA INVENÇÃO Α presente invenção refere-se processamento de dados e, mais particularmente, a ao campo do um aparelho para ajustar dinamicamente as distribuições de tempos numa memória susceptivel de usar uma pluralidade de módulos de memória dinâmica de acesso aleatório (DRAM) de tipos diferentes.
FUNDAMENTOS PA INVENÇÃO
Correntemente, os sistemas de processamento de dados, tais como os computadores pessoais, incluem um sistema de memória com uma pluralidade de módulos de memória constituídos por módulos DRAM. Uma forma comum de tais módulos ê um , módulo de memória em linha única (SIMM) no qual estão integra-• das várias micropastllhas DRAM numa embalagem única. Muitos ccmpu- -Ι
J tadores pessoais são construídos com uma pluralidade de tomadas nas quais pode enfichar-se os SIMM. Em muitos casos* as tomadas não são inicialmente preenchidas# mas à medida que aumentam as necessidades do utilizador* adicionam-se mais SIMM.
Cada módulo é caracterizado por muitos factores, tais como as dimensões e a capacidade de memória* a velocidade a organização dos endereços da memória ou relação entre linhas e colunas* etc..Um módulo de memória também exige sinais de distribuição ou de controlo a apresentar aos memsos* com uma distribuição de tempos precisa* de acordo com as necessidades de distribuição de tempos do módulo. Tais requisitos de distribuição de tempos incluem durações dos impulsos* tempos de transição, tempos de retenção* temos de prê-carga* etc. Embora haja muitos tempos diferentes associados com uma DRAM, a sua velocidade é normalmente expressa pelo tempo de acesso aos dados a partir do flanco descendente do impulso RAS. 0 acesso a uma DRAM faz-se aplicando diferentes sinais de actua-ção*em sequências previamente definidas# dependentes do tipo de funcionamento da memória. Uma DRAM típica tem terminais para receber sinais tais como activar a escrita (ME )* introduzir e extrair dados* endereços de linhas e endereços de colunas mul-tiplexados# sinal de exploração periódica de endereços de linhas (RAS) e sinal de exploração periódica de endereços de colunas (CAS).
Num sistema de processamento de dados, o acesso à memória é controlado por um controlador de memória.
Os controladores de memória são concebidos tipicamente para aceitar um tipo particular de memória e funcionam com uma velocidade particular# determinada pelo relógio do sistema ou velocidade de um microprocessador. 0 equipamento material do controlador de memória tem de ser concebido para aceitar os requisitos de distribuição de tempos de DRAM de velocidades diferentes. Além disso, quando aumentar a frequência de operação do controlador da memória* o equipamento material tem de ser alterado | se forem violados os requisitos de distribuição de tempos das * DRAM. - 2 -
] I
Quando um sistema dado tiver espaço para adicionar módulos de memória# tais módulos têm geralmente de funcionar com a mesma velocidade ou mais rapidamente do que os módulos originais para que foram concebidos os controladores de memória associados. Quando se juntam módulos mais rápidos# o sistema ainda funciona com a velocidade da concepção mais lenta# de modo que não se tira vantagem dos módulos mais rápidos.
SUMÁRIO PA IHVEUCAO
Um sistema de processamento de dados típicos a que pode aplicar-se a presente invenção inclui uma mi-cropastilha de microprocessador# uma memória que possui vários SIMM, um controlador da memória, um controlador de acesso diree-to à memória (DMA), uma linha omnihus de expansão e dispositivos de entrada saída (1/0). 0 microprocessador pode estar in-cluido numa família# tal como a bem conhecida dos microprocessadores Intel 80386 e 80486, e escolhido para funcionar a uma das velocidades disponíveis, por exemplo 25 MHz ou 33 MHz, para o 80386. 0 tipo de SIMM pode ser de 30 ns a 100 ns# usando dimensões e organizações de endereços diferentes. Com uma tal selec-ção de processadores e SIMM, um projectista ou um utilizador do sistema pode orientar um sistema dado para uma vasta variedade de necessidades e aplicações. 0 problema torna-se então o de conceber um controlador de memória para operar a velocidades diferentes para controlar diferentes tipos de módulos de memória.
Assim, um dos objectos da presente invenção consiste em proporcionar um processo e um aparelho para controlar dinamicamente o acesso a uma memória que pode conter uma pluralidade de módulos de memória que diferem na dimensão, na organização e nos requisitos de distribuição de tempos.
Um outro objecto consiste em proporcionar . um controlador de memória susceptível de operar com velocidades 3
de relógio diferentes para controlar o acesso a módulos de memória com requisitos de distribuição de tempos diferentes.
Ainda outro objecto consiste em proporcionar ura controlador de memória susceptível de emitir sinais de distribuição de tempos diferentes para os módulos de memória com requisitos diferentes de distribuição de tempos.
Outro objecto consiste em proporcionar um controlador de memória para controlar o acesso a uma memória com uma pluralidade de módulos de memória diferentes, modificando o controlador de memória, de maneira dinâmica, os sinais de controlo emitidos por si para se adaptar aos diferentes requisitos de distribuição de tempos de módulos de memória.
Ainda outro objecto consiste em proporcionar controlador de memória susceptível de produzir sinais de distribuição de tempos com durações diferentes e seleccionar os sinais apropriados de cada vez que se selecciona um módulo de memória.
Outro objecto consiste em proporcionar um sistema de processamento de dados susceptível de utilizar módulos de memória diferentes susceptiveis de ser operados a velocidades diferentes e no qual um controlador de memória pode ser programado para estabelecer dinâmicamente os seus sinais de distribuição de tempos de acordo com os requisitos de distri-buiç~ao de tempos dos módulos de memória diferentes, de modo a optimizar a eficácia do sistema.
Outro objecto consiste em proporcionar um sistema no qual a memória pode usar DRAM diferentes e um controlador de memória programável armazena os requisitos de distribuição de tempos de cada DRAM em termos do nómero de ciclos de relógio necessário para satisfazer tais requisitos de distribuição de tempos, sendo o referido controlador de memória susceptível de operar para emitir dinamicamente sinais de dis—
I
tribuição de tempos de acordo com a informação armazenada# de cada vez que se acede a uma DRAM.
Resumidamente, a maneira como se conseguem os objectos e vantagens atrás referidos# e outros, consiste em proporcionar um sistema de processamento de dados com pelo menos um processador, um controlador de memória e uma memória contendo uma pluralidade de módulos de memória, uma memória programável contém informação que define os requisitos de distribuição de tempos dos módulos. Cada vez que se tem acesso a um módulo, a informação nessa memória é usada para ajustar dinamicamente o controlador de memória para emitir sinais de controlo de acordo com os requisitos de distribuição de tempos do módulo particular a que se tem acesso.
DESCRICÃO DOS DESENHOS
Outros objectos e vantagens da presente invenção serão evidentes a partir da descrição seguinte# feita em ligação com os desenhos anexos, cujas figuras representam* A fig. 1, um esquema de blocos de um sistema de processamento de dados segundo a presente invenção; A fig. 2, um esquema de blocos de uma parte do controlador de memória representado na fig. 1; A fig. 3, um esquema de um módulo de memória do tipo SIMM usado na memória representada na fig. 1; A fig. 4, um diagrama de tempos que ilustra o funcionamento do módulo representado na fig. 3; A fig. 5, um diagrama de tempos que representa ciclos com não-acerto de página e com acerto de página, e várias durações possíveis dos impulsos; - 5 -
A fig. 6« um diagrama 4« «atado· da mia parta do controlador de memória# utilizável para compreender como ·· produze» oc sinais de controlo da fig. 5? e A fig. 7, um diagrama da tampos que «ostra exemplos de requisitos de distribuição de tempos para diferentes condições ilustrativas. PÍSCTicfo po««mtiMa>fc
Fazendo agora referência aos desenhos e, em primeiro lugar, à fig. 1, o sistema de processamento de dados nela representado inclui um microprocessador (10), um controlador da memória (12)# uma memória (24) que possui uma pluralidade de aódulos SIMM (16-1) a (Ί6-η), uma interface de linha omnibue (13), uma memória só para leitura (BOM) (20) para armazenarem sistema operativo básico entrada/salda (BIOS), uma memória RAM volátil (NVBAM) (22), para armazenar informação de ajustamento e de configuração# um controlador (2 1) de •cesso directo · memória (DMA), uma linha omnibue de expansão (26) ligada a uma pluralidade de tomadas de expansão (27-1) a (27-n) e um director de linha omnifcus (23), ligado à tomada de expansão (27-1). 0 controlador (12) é um controlador de portas duais ligado a uma linha omnifcus CPU (30) e um sistema de linhas omnlbus (32). Bma linha omnifcus de dados (303) está ligada entre o microprocessador (10) e uma memória tampão (34) e uma linha omnifcus de dados (32B) está ligada entre a interface de linhas omnifcus (13) e a uma memória tampão (35), As memórias tampão (34) e (35) estão ligadas a memória (14) pela linha oimibus de dados (36B) de uma linha omnifcus de memória (36), Deve notar-se que as linhas omnifcus de endereços, de comando e de dados das linhas omnifcus (26), (30), (32) «2 (36) estão referenciadas usando os sufixos respectivos (Ά), (C) e (B).
Excepto para certos pormenores do controlador (12) e do funcionamento como atrás se descreveram, o sis-. tema ê construído de acordo com princípios conhecidos e usam 6 **
dispositivos disponíveis no mercado e bem documentados, de modo que se omitem pormenores não necessários para entender a presente invenção. Deve entender-se que muitos dispositivos de suporte e outros usados comumraente num sistema de processamento de dados foram omitidos para simplificar a ilustração.
Dentro do sistema como descrito atrás, a memória (14) pode ser acedida pelo microprocessador (10), o controlador DMA (24) ou o director de linhas omnibus (28). Cono esse acesso à memória é semelhante para todos esses disposi tivos, a descrição seguinte limitar-se-á a ilustrar como o mi-croprecessador (10) acede à memória (14). Será evidente para os entendidos na matéria como os outros dispositivos podem aceder à memória de maneira análoga. Além disso, reconhece-se que há muitas configurações diferentes da memória mas, para ilustração da presente invenção, supõe-se que a memória 04) tem uma capacidade máxima de oito SIMM de 22 bits, tendo cada SIMM um ou dois bancos de memória, tendo cada banco uma capacidade de 1 ou 4 megaoctetos e podendo operar com velocidades KAS de 30-100 ns.
Antes de prosseguir com a descrição da presente invenção, julga-se que será útil uma revista do funcionamento geral de um módulo SIMM exemplificativo. Com referência às fig. 3 e 4, um módulo SIMM tem uma pluralidade de. linhas de entrada, incluindo uma linha (52) para receber um sinal de exploração periódica de endereços de linha (RAS), quatro linhas (54) para receber sinais de exploração periódica de endereços de coluna (CAS(3;0)), uma linha (56) para receber um sinal (WE ) de escrita e uma pluralidade de linhas (58) para receber sinais multiplexados de endereços de linhas e de endereços de colunas. Uma pluralidade de linhas (60) serve como linhas de entrada e de saída para transitir dados para de SIMM. As linhas de energia (61) fornecem energia para operar os módulos SIMM. O funcionamento de um SIMM ê ciciico. No - 7 -
início de um ciclo# o sinal (WEfc) é ajustado para operação de leitura ou para operação de escrita. 0 sinal PAS é aplicado no instante TO para iniciar o ciclo do SIMM, de modo que o SIMM pré-carrega internamente o endereço de linha# continuando o sinal durante um período Pl, que define o tempo de pré-carga RAS. No instante Tl# os sinais de endereço de linhas tornam-se válidos e depois# no instante T2# RAS cai, para definir um sinal indicativo para o SIMM de que o endereço de linhas é válido. 0 endereço de linha é mantido válido durante um período P2 depoi* do qual começa uma transição do endereço de linha para o endereço de coluna, dependendo o tempo da transição da velocidade com que o MUX (76) pode comutar de sinais válidos de endereços de linha para sinais válidos de endereços de coluna. Cada um dos sinais CAS cria ou gera um impulso de sincronização no instante T4, apôs o que a linha de endereço de coluna é mantida válida durante um período P3, permitindo que esse endereço possa ser usado no SIMM. Durante um acesso para leitura, apôs um lapso de tempo P4 a partir do instante em que ocorreu o impulso de sincronização CAS, os dados provenientes do SIMM saiem como dados válidos. Durante uma operação de escrita, os *ados que estão a ser inscritos no SIMM têm de ser válidos num instante T5, para proporcionar um período de estabilicimento de dados P9 imediatamente antes do impulso de sincronização CAP em T4.
Os dados de entrada devem manter-se válidos para um período P5 que permita que os dados sejam lidos para o SIMM. 0 sinal DAS é mantido no nível baixe durante pelo menos o período 16, que f o acesso DAS do SIMM. Por exemplo, num SIMM de 70 ns, o período P6, que ê conhecido como acesso RAS, é de 70 ns. 0 período F7, entre o flanco descendente de DAS e o flanco descendente de CA?, é conhecido como tempo de transição de FAS para CAS.
Fmbora haja muitos requisitos de distribuição de tempos associados com um SIMM dado, os três sinais que cobrem os períodos Pl, P7 e P8, que definem respectivamente o tempo de pré-carga RAS, o tempo de PAS para CAS e a duração do impulso CAS, têm importância para a presente invenção pelas . razões seguintes. Os requisitos de distribuição de tempos de * 8 —
um SIMM dado especificam os períodos mínimos que têm de ser se· guidos para o SIMM funcione correctamente. Os sinais de distribuição de tempos e controlo são fornecidos pelo controlador de memória (12), que opera com a velocidade do relógio do sistema. 0 controlador de memória (12) cria os sinais para operar os módulos de memória proporcionalmente à velocidade do sistema, de modo a conseguir ou satisfazer pelo menos os requisitos mínimos de distribuição de tempos dos módulos de memória . Mais especi-ficamente, o controlador (12) utilizará os ciclos de relógio fornecidos pelo relógio do sistema para criar sinais para operar os SIMM, sendo os sinais criados um múltiplo ou múltiplos inteiros dos períodos do relógio para satisfazer os requisitos mínimos de distribuição de tempos para esses SIMM. Obviamente, esses sinais criados podem ser mais longos que os requisitos mínimos, mas nunca podem ser mais curtos, Ajustando o tempo de prê-carga RAS, o tempo de transição de RAS para CAS, e a duração dos impulsos CAS de acordo com número apropriado de ciclos de relógio, pode satisfazer-se a maioria dos requisitos de distribuição de tempos dos diferentes SIMM, de maneira fácil. 0 microprocessador (10) é de preferência um microprocessador 80386, susceptível de ser operado a uma velocidade de 16 MHz, 20 MHz, 25 MHz ou 33 MHz, ou um microprocessador 80486, que pode ser operado com a velocidade de 25 MHz ou 33 MHz, 0 controlador de memória (12) é concebido para funcionar numa faixa de frequências me inclui a velocidade a que opera um microprocessador (10) dado. A frequência de funcionamento de um relógio do sistema (não representado) controla o controlador de memória e determina a duração ou período de cada impulso de relógio. Como atrás se notou, os SIMM (16) podem ter distribuições de temi o diferentes e o controlador (12) está programado para proporcionar sinais com as durações apropriadas dos impulsos medidos em impulsos de relógio para operar os SIMM. Quando se alterar a frequência de funcionamento básica, por exemplo para melhorar o microprocessador para um funcionamento mais rápido, podem 'alterar-se as distribuições de tempos pro- - 9 -
gramadas para compensar a variaçao da duraçao dos impulsos de relógio.
Fazendo referência à fig. 2, o controlador de memória (12) compreende uma pluralidade de registadores de definição dos SIMM/ (SDR 40-1 a 40-n), havendo um registador para cada SIMM no sistema. Cada SDK ê um registador de oitc bits para armazenar a informação seguintes
Bits MS1/2-SIMM ou dimensão da memória e organização de endereços SAS e CAS, isto é# o número Se bits de endereços de coluna e de bits de endereços de linha? 00 = 8 x 10 01 = 9x9 10 = 10 x 10 11 = reservado
Bits CAS1/2-CAS largura do impulso/ isto é, número de impulsos de relógio ou relógios durante os quais CAS se mantém activo: 00 s 0 relógio 01 = 1 relógio 10 = 2 relógios 11 = reservado
Bists BASl/2 - pré-carga RAS, isto ê, número de relógios durante os quais RAS se mantém inactivo no caso de não-acerto da página; 00 =1 relógio 01 =· 2 relógios 10 s 3 relógios 11 * 4 relógios 0 controlador (12) também inclui uma pluralidade de registadorep de endereços de base (BAR) (42-1 a 42-2n)# havendo um desses registadores para cada banco de memória no SIMM associado. Como cada SIMM deve ter dois bancos, há dois BAR por cada SIMM respecfd tivo. cada BAR (42) é um registador de oito bits para armazenar o endereço de base ou inicial do banco correspondente. 10 -
0 controlador (12) também Inclui uma pluralidade de circuitos de selecção de SIMM (44-1 a 44-n) havendo um circuito (44) para cada SIMM. Uma linha omnibus de endereços (46) está ligada para receber endereços da linha omnibus CPU (3QA) e transmite esses endereços da linha omnibus CDU (301.) para os circuitos (44). Tais circuitos estão também ligados para receber os endereços de base BAR (42) associado e os bits MSI,2 da dimensão do SIMM do SDR (40) associado. Em resposta a isso, cada circuito (44) determina se o endereço corresponde à gama do SIMM correspondente e, se assim for, então esse circuito (44) fornece na saída um sinal de selecção de SIMM para um circuito lógico (47). Se o endereço não estiver dentro dessa gama, não é gerado nenhum desses sinais. Quando se acede à memória (14), está activo um sínal de selecção de SIMM.
Um retentor (49) está ligado à linha omnj, bus (46) e ao comparador (48). 0 retentor (49) armazena o endereço do último acesso e o comparador (48) compara esse endereço antigo com o novo endereço para ver se ambos referenciara a mesma página. Depois de feita a comparação, armazena-se o novo endereço no retentor (49) como endereço antigo. A saída do com-parador (48) ê um sinal que indica que se verifica um ciclo com acerto de página. Uma página é definida como sendo o número de octetos a que tem acesso comum dado endereço de linha. Assim, ocomparador (48) determina se o endereço de linha dos endereços antigo e novo são iguais. 0 circuito lógico (47) recebe entradas de cada um dos circuitos (44) e do comparador (48) de acerto de página. 0 circuito lógico (47) produz três saídas de linhas (70), (72) e (74). 0 controlador (12) inclui ainda um multiple-xador de endereços (MUX) (76), uma pluralidade de MUX 1 a n (77-79), e um sequenciador (80) que estão ligados respectíva-mente a linhas (70), (74) e (72) para receber sinais de saída provenientes do circuito lógico (47). 0 MUX (77) está ligado . a cada um dos SDR e recebe do mesmo sinais RAS1,2. 0 MUX (78)
* está ligado a cada um dos SDR e recebe sinais RTC1,2. 0 MUX 11 -
(79) está ligado a cada SDK e recebe do mesmo sinais CAI*2. Os MOX (77-79) têm também oma entrada de controlo proveniente do circuito lógico (47).
Quando uma qualquer das saídas dos circuitos (44) de selecção de SIMM se tornar activa/ o circuito lógico (47) produzirá sinais de saída, como segue. Primeiro, uma saida será ligada em (74) para abrir as portas dos MUX para passar os sinais RAS1.,2 PTC1,2 e CAS1,2 do SDK associado com o SIMM seleccionado, para o sequenciador (80). 0 sequenciador contêm três contadores (não representados) para receber esses sinais e gerar uma prê-carga RAS, a transição de PAS para CAS e a duração dos impulsos CAS, de acordo com os relógios especificados em RAS1,2 RTC1,2 e CAS1,2. Em segundo lugar, um sinal de saída de não acerto de página ficará activo na linha (72) e é aplicado numa entrada do sequenciador (80) para actuar como sinal de activaçao ou de prosseguimento, para prosseguir com o acesso à memória (14) usando um ciclo de não acerto de pagina. Era terceiro lugar, colocam-se sinais de comando na linha (70) indicando, num não-acerto de página, qual o SIMM que ê seleccionado, activando o MOX (76) para multiplexar os sinais de endereços de linha e de coluna de acordo com os bits de organização da memória MSI,2 do SIMM seleccionado e com o tipo de ciclo de memória. O MOX (76) extrai do endereço na linha omnibus (46) o número apropriado de bits de endereço de linha e de bits de endereço de coluna, sendo esse número determinado pela informação armazenada no SDR seleccionado (40). O controlador (12) inclui ainda um registador de refrescamento (90) que armazena quatro bits para controlar a distribuição de tempos de refrescamento da memória.
Os bits são RP1,2, para controlar a duração da pré-carga de refrescamento, e RM1,2 para controlar a duração dos impulsos de refrescamento. Os pedidos de refrescamento são controlados pelo DMA. Os quatro bits são ajustados para o caso mais desfavorável dos SIMM, de modo a satisfazer todos os SIMM. Isto reduz . a complexidade do sistema e não degrada a eficácia do sistema, - 12
dada a baixa frequência com que se efectuam refrescamentos.
Os registadores do controlador de memória DSR (40), BAR (42), e o registador de refrescamento (90) sao acessíveis como portas de entrada o salda 1/0 o podem sor programados da seguinte, maneira. duando o sistema de processamento de dados ê estabelecido e. configurado, a informação é lida a partir do disco do estabelecimento e/ou introduzida pelo utilizador e ó armazenada na f.V''? (f'*) não volátil, T)a- pois, muando ge lixa1·* a ·?*.-' - - · '-a^u; · rieteca, o riof n^ qoo; (1Q) copín a informação paro ο αο^χ^'α -oro~ no controlador de memória (? ?), a » rd ''“cr O") ? libado para controlar a linha omrihr? (50C)1ara r·. c· ’··„ :. oc t inais de acesso seguinte? s w/toJ,. T’/^jjr , p/cjf r~. CLK. teser sinais são intro duzidos no ecquenciadcr í"7''). U±:. sinal trf (3í0) proveniente da Xirt~ cmnibvs H??·.) ' introduri^O nc circuito lógico (100).
Esses si**ais sao prox. orcicnndos '"o acordo cor. a operaçao convencional do microprocessador (1C) t ara controlar o -acesso a memória, da maneira adiante, descrita. 0 controlador (60) está liga i do a lintas de saída (9?), (94), (ff) e (ΓΓ), .e estão ligadas resprctívarente ao circuite lógico Or>C), nc circuito lógico (10?), ao circuite lógico (10?) e ao VXjT. (76), 1 saída Cir na lirv λ (r?), em conjunção com os sinais de activação do octeto da memória vrisjj: (? * ç) faz com que o circuito lógico (10C) aplique o minai de selecção CAS para un SIM·' na. linba (54). Os sinais -*0 taída nan li «bar? o (96) controlam os sinais de se-lecçao ’1AF> na linha (67) para cada SXIJH. Os sinais de saída na linha (9P.) são sinais 4a distribuição de tempos que dizem ao MtJX (Τ'*) girando t-rans?-itir os endereços RÃS e CÃS.
Outros prom.enores do aparelho e dc χ recesso c:a xresente invenção serão evidentes va descrição sorriste do furei onauento relativo aos diagrama.?, de estaco e de *istri-buiger ‘c terpor. Com referência à fig. 5, o diagrama (A) mos-. tra alguns dos sinais de distribuição dos tempos que ocorrem 13 -
durante um ciclo de nao-acerto com a página e o diagrama (B) mostra os sinais correspondentes durante um ciclo de acerto com a página.
Um ciclo de não acerto com a página precede um ou mais ciclos de acerto com a página. Deve entender-se que sinais diferentes dos representados neste diagramas# e que também aparecem# foram omitidos para simplicidade da ilustração pois funcionam de manei<f> ra convencional# incluindo esses sinais o WE| m/io# D/C e mbeJf (3:0). 0 sinal CLK prossegue à velocidade de operação do controlador e do microprocessador e é o sinal básico de distribuição de tempos para controlar os outros sinais.
Um ciclo de acesso à memória é dividido pelo seguenciador (80) em quatro estadot ou fases: uma fase inicial (S)# uma fase de prê-carga RAS (P), uma fase de transição de RAS para CAS (RC) e uma fase do impulso CAS (C). Estas fases estão representadas na fig. 6 e os períodos correspondentes nos diagramas de distribuição de tempos na fig. 5 estão indicados usando as mesmas letras de referência# com sufixo numérico que indica o número correspondente do período de relógio em cada fase. Por exemplo# RC2 representa o segundo período de relógio na fase de transferência de RAS para CAS.
Com referência à fig. 5, faz-se# durante a fase de inicio (S)# uma determinação de se o ciclo de acesso será um ciclo de não-acerto ou de acerto com a página# passando o controlo ou para a fase (P)# no caso do ciclo de não-acerto com a página# ou para a fase (RC)# para um ciclo com acerto na página. Durante o ciclo de não-acerto com a página# faz-se uma determinação# no período (PI)# de se é necessário outro perlo-do P, de acordo com o número de impulsos de relógio determinado pelos bits RASl#2 para o SIMM a que se pretende aceder. Isto é# esses bits determinara quantos períodos de relógio ocorrerão durante a fase P. Analogamente, os bits RTC1,2 e os bits CAS1#2# respectivamente, definem o número de períodos de relógio nas fases RC e C.
Com referência à fig. 5, um ciclo começa - 14 quando o sinal ADS vai para o nível baixo durante (Sl) e a conjunção desse sinal de nível baixo com a subida subsequente de CLK inicia a entrada na fase seguinte. Durante um ciclo de nao--acerfco com a página# a fase seguinte é P, durante a qual os endereços de linha são encaminhados para o SIMM, juntamente com RAS. No exemplo a fase P tem quatro período. Isso é seguido por dois períodos de fase KC. Durante o primeiro período RC1, KAS torna-se inacfcivo e o endereço de coluna é encaminhado para o SIMM. Completados os dois períodos, verfica-se a fase C, durante quatro periodos. Durante (Cl), a descida do sinal CAS explora o endereço de coluna no SIMM. No caso de um acerto com a página, utilizam-se sinais idênticos, excepto que a fase (P) ê omitida, visto que o SIMM está já pré-carregado devido a um ciclo de não-acerto na página anterior para o mesmo endereço de linha.
Durante o estado (Sl), são analisados os registadores SDK. A razão disso é que a única decisão que é necessário tomar durante (Sl) é se ocorreu um ciclo de não-acer-to ou de acerto na página, e isso é decidido pelo comparador (48), com base do endereço de linha. Também durante (Sl), é ana-lisado o endereço de memória e é activada a linha de selecçio do SIMM apropriada. 0 circuito lógico (47) emite sinais de controlo do MOX nas linhas (74) para encaminhar sinais apropriados do SDK do SIMM seleccionado no sequenciador (80). Tarabém o sinal PAGE HIT ou PAGE MISS no saquenciâdor (80) é accionado apropriadamente.
Durante (Pl), cujo estado é introduzido para um ciclo de não-acerto com a página, carregam-se os sinais de pré-carga RAS (RAS1,2) num contador (não representado) no sequenciador (80) que gera a duração do impulso de pré-carga KAS de acordo com o número de impulsos de relógio especificado. Durante um ciclo de não-acerto de página, há sempre pelo menos um tempo de pré-carga RAS de um impulso de relógio e portanto, seleccionando dinamicamente o SDK apropriado no estado anterior e analisando os sinais dele provenientes no estado - 15 -
(PI)/ não há degradação da eficácia*
Durante um ciclo de acerto na página/ ve-rifieam-se os mesmos eventos durante (Sl) atrás indicados, ex-cepto que, pela determinação de que está a ocorrer um ciclo de acerto na página/ o controlador deriva do estado (SI) para o estado (SCI). Os valores de RC1,2 carregados no sequenciador {80) durante (Sl) são usados para gerar o tempo de transição de RAS para CAS/ durante (PCI). Como PCI sempre ocorre para estabelecer correctamente os endereços de coluna/ não haverá degradação de eficácia por razões análogas as apresentadas no parágrafo anterior. A fig. 7 ilustra exemplos de diagramas de tempos de como seriam programados dois SIMM diferentes para operar primeiro num sistema de 25 MHz e depois num sistema de 33 MHz. As ilustrações são para um ciclo com não-acerto com a página. As especificações dos SIMM da memória são
SII-iMl SIMM2 ACESSO RAS 30 ns 80 ns PRÊ-CARGA RAS 30 ns 70 ns ACESSO CAS 14 ns 35 ns As especificações do sistema são* Endereço de coluna válido a partir de RAS activo 35 ns Tempo de estabelecimento de dados de leitura 10 ns Período de relógio de 25 MHz 40 ns Período de relógio de 33 MHz 30 ns
Os diagramas referem-se aos exemplos seguintes*
Diagrama SIMM velocidade P RC C 7a SIMM1 25 MHz 1 1 1 7b SIMM2 25 MHZ 2 1 2 7c SIMM1 33 MHz 2 2 1 7d SIMM2 22 MEz 3 2 2 - 16
Os valores sob P, RC e C representam o numero de períodos de relógio das fases respectivas necessários para satisfazer os requisitos de distribuição de tempos para SIMM 1 e 2. Esses valores seriam programados nos registadores SDR associados de acordo com os ajustamentos de bits anotados com referência às descrições dos SDR (40). Chegam-se o todos os exemplos de maneira análoga, de modo que basta descrever em pormenorum deles. Usando por exemplo o diagrama 7ar SIMM1 exige um tempo de prê-carga (PI na fig. 4) de 30 ns. Como o período do relógio ê 40 ns apenas é necessário um período dé relógio para a fase P. Os ajustamentos cl® RC têm de satisfazer o tempo de retenção P2 de retenção cio endereço de linha, o terapo de transição para comutar de endereços de linha para endereço de coluna e o tempo de estabelecimento do endereço de coluna. 0 tempo da duração dos impulsos C ou CAS devem satisfazer o tem, po de duração mínimo do impulso C&S, como ê estabelecido no requisitos de distribuição de tempos da especificação do SIMM específico durante'um ciclo de escrita. Durante um ciclo de leitura, o tempo C tem de satisfazer o tempo de acesso CAS e de estabelecimento dos dados, tendo em conta o atraso de propagação e o tempo de retenção num retentor de dados do dispositivo. Como é bem evidente, está dentro dos conhecimentos normais destas técnicas ajustar os tempos de acordo com os requisitos de distribuição de tempos de qualquer SIMM dado.
Estes exemplos ilustram várias vantagens da presente invenção. Em primeiro lugar, podem usar-se cora o mesmo computador no mesmo sistema SIMM com velocidade diferentes. Sempre que se pretende acesso a um SIMM diferente, o controlador de memória utiliza os ajustamentos programados para operar o controlador e proporcionar as distribuições de tempos apropriadas. Era segundo lugar, se se alterar a velocidade do microprocessador, podem usar-se os mesmos SIMM alterando os ajustamentos programados para satisfazer a velocidade do sistema.
Será evidente para os entendidos na maté- 17 -

Claims (1)

  1. f t
    ria que podem fazer-se muitas alterações de pormenor e na disposição das fases e partes do processo sem nos afastarmos dos objectivos da presente invenção# tais como são definidos nas reivindicações anexas. REIVINDICAÇÕES - 15 - Sistema de processamento de dados, carácter izado por compreenders uma memória dinâmica de leitura/escrita que inclui pelo menos um módulo de memória com uma multiplicidade de posições de memória endereçáveis? um controlador de memória para controlar a operação da referida memória; um processador para iniciar ciclos de acesso à memória para ler dados da referida memória e escrever dados na referida memória, sendo o referido processador suscepti-vel de operar para produzir selectivamente sinais de aces. so que incluem sinais de definição de ciclos e endereços para iniciar um ciclo de acesso à memória? e meios de linhas cmnibus que interligam o referido processo, a referida memória e o referido controlador da memória para transferir dados e sinais de acesso entre os mesmos; sendo o referido módulo de memória susceptível de operar eai resposta à recepção de sinais de operação do módulo incluindo sinais de definição do ciclo, de endereços de linha, de endereço de coluna, de exploração dos endereços de linha © de exploração de endereços de coluna, para ler e escrever dados de acordo com os sinais de definição do ciclo? sendo o referido controlador de memória susceptível de 18 - ser operado para transmitir os referidos sinais de operação dos módulos para o referido módulo de memória em resposta à recepção de sinais de acesso do referido processador para iniciar um ciclo de acesso à memória, compreendendo o referido controlador da memória um registador de definição para armazenar sinais de impulsos de controlo, que controlam a distribuição de tempos dos referidos sinais de operação do módulo, e um sequenciador que responde aos referidos 'sinais de impulsos de controlo para transmitir para o referido módulo de memória, de cada vez que se faz o acesso à referida memória sinais, cuja duração ê controlada dinamicamente pelos referidos sinais de impulsos de controlo. & V - 23 - Sistema de processamento de dados de acordo com a reivindicação 1, caracterizado por: a referida memória compreender uma pluralidade de módulos de memória; e o referido controlador de memória compreender uma pluralidade de registadores de definição programáveis, cada um deles associado a um dos módulos diferentes os referidos módulos de memória e que armazenam sinais de impulsos cie controlo específicos para o módulo cie memória associado, incluindo o referido controlador de memória meios susceptíveis de operar em resposta aos referidos sinais de acesso para selesccionar um módulo ao qual se pretende, aceder e transmitir para o referido sequenciador sinais de impulsos de controlo a partir do registador de definição associado com o referido módulo de memória assim se-ieccionado. - 3S Sistema de processamento de dados de acor- 19 -
    do com a reivindicação 2, caracterizado por: um dos referidos módulos de memória ser acessível de acordo com um primeiro conjunto de requisitos de distribuição de tempos? e um outro dos referidos módulos de memória ser acessível com um segundo conjunto de requisitos de distribuição de tempos diferentes do primeiro conjunto; sendo os referidos registadores de definição programados para proporcionar sinais de impulsos de controlo que satisfazem aos requisitos de distribuição de tempos de ambos os referidos módulos de memória. _ 4ã _ Sistema d® processamento da dados de acordo com a reivindicação 2, caracterizado por compreender: meios de distribuição de tempos para produzir sinais de nelógio cada um deles com um período de relógio fiso e para transmitir os referidos sinais de relógio para o referido controlador; contro-dos sidos re- especificando os referidos sinais de impulsos de lo, em cada registador de definição, as durações nais por eles controlados em termos de um número feridos períodos de relógio. - 5ã - Sistema de processamento de dados de acordo com a reivindicação 4# caracterizado por: os referidos sinais de impulsos de controlo determinarem o tempo de pré-carga RAS, o tempo de transição de RAS para CAS e a duração dos impulsos CAS durante os ciclos de ecesso à memória. - 6B - — 20 —
    Sistema de processamento de dados de acor-com a reivindicação 2, caracterizado por.:; o referido sequenciador ser susceptível de ser operado em resposta à recepção pelo controlador dos referidos sinais de acesso do referido processador para prosseguir através de uma série de estados inclui um estado inicial* ura estado de pré-carga IAS, um estado de transição de RAS para CAS e um estado CAS durante os quais são transmitidos os referidos sinais de operação para um dos referidos módulos de memória. - 7s - Sistema de processamento de dados de acordo com a reivindicação 6, caracterizado por: o referido controlador compreender meios que respondem à recepção dos referidos sinais de acesso para controlar o referidos sequenciador para· realizar ciclos através de ma ciclo com não acerto dé-página ou ciclo coei acerto de página, sendo o referido ciclo com não-acerto de página uma série de todos os estados excepto o estado de prê--carga RAS referido. - 8ã - Sistema de processamento de dados de acordo com a reivindicação 7, caracterizado por: os refeiiés sinais de endereços incluírem um endereço de linha e o referido controlador compreender um coragarador para armazenar ura endereço de linha antigo, de uma linha a que se teve acesso num acesso de memória anterior, incluindo o referido coraparador uma entrada para receber um endereço de linha nova, de uma posição de memória a que se pretende aceder, e para cosiparar o referido endereço novo com o referido endereço antigo e dar na saída, como resposta a essa comparação, um sinal de controlo de ciclo com acerto de página. - 21 * - 9â - Sistema de processamento de dados de acor do com a reivindicação 8, caracterizado por: o referido sinal de ciclo com acerto de página ser produzido durante o referido estado inicial a ser usado para iniciar o referido estado de pré- carga RAS para um ciclo com nao-acerto de página e para entrar no referido estado de transição de RAS para CAS para um ciclo com acerto de página. - 103 - Sistema de processamento de dados de acordo com a reivindicação 8, caracterizado por: os referidos sinais de impulsos de controlo serem lidos para o referido sequenciador durante o referido estado de pré-carga RAS quando se realiza o ciclo coa acerto de página. - lia - Sistema de processamento de dados de acordo coa a reivindicação 10, caracterizado por: os referidos sinais de impulsos de controlo determinarem as durações dos referidos estados de pré-carga RAS de transição de RAS para CAS e CAS. A requerente reivindica a prioridade do pedido norte-americano apresentado era 1 de Outubro de 1990, sob o número de série 07/590,978. Lisboa, 30 de Setembro de 1991 © ASSISEI ©MCIÂL BA PSOPrirJABE HBUSSffilM.
    - 22 -
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