JP2007520826A - ハブベースのメモリサブシステムにおける、双方向データバスに対するデータバイパスの装置および方法 - Google Patents
ハブベースのメモリサブシステムにおける、双方向データバスに対するデータバイパスの装置および方法 Download PDFInfo
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Abstract
メモリハブは、個々のデータバスに接続するための第１および第２のリンクインタフェース、第１および第２のリンクインタフェースに接続され、第１および第２のリンクインタフェースの間に転送されるデータが通るデータパスを含み、またデータパスに接続され、書込データをデータパスに接続し、かつ書込データを一時的に格納し書込データが一時的に格納されている間に読出データがデータパスを通り転送されることを可能とする、書込バイパス回路をさらに含む。メモリシステム中の読出データにアクセスすること、メモリシステムに書込データを提供すること、および一時的格納のためにレジスタに書込データを接続することを含む、メモリシステムのメモリ域にデータを書き込む方法が提供される。読出データが提供された後に、その書込データは、メモリバスに再接続され、メモリ域に書き込まれる。
Description
(関連出願の相互参照)
本願は、２００４年２月５日に出願された、名称「APPARATUS AND METHOD FOR DATA BYPASS FOR A BI-DIRECTIONAL DATA BUS IN A HUB-BASED MEMORY SUB-SYSTEM」の米国特許出願番号１０／７７３，５８３号の利益を主張するものであり、参照によりその開示内容を本明細書に組み込む。
本願は、２００４年２月５日に出願された、名称「APPARATUS AND METHOD FOR DATA BYPASS FOR A BI-DIRECTIONAL DATA BUS IN A HUB-BASED MEMORY SUB-SYSTEM」の米国特許出願番号１０／７７３，５８３号の利益を主張するものであり、参照によりその開示内容を本明細書に組み込む。
本発明はメモリシステムに関し、より詳細には、双方向データバス上でのデータ衝突を防止するためのデータバイパス（data bypass）を有するメモリモジュールに関する。
コンピュータシステムは、プロセッサによりアクセスされるデータを格納するために、ダイナミックＲＡＭ（Dynamic Random Access Memory：ＤＲＡＭ）デバイスなどのメモリデバイスを使用する。コンピュータシステムにおいては通常、これらのメモリデバイスはシステムメモリとして使用される。典型的なコンピュータシステムにおいて、プロセッサはプロセッサバスおよびメモリコントローラによりシステムメモリと通信する。システムメモリのメモリデバイスは通常、複数のメモリデバイスを有するメモリモジュールとして配列され、メモリバスを通してメモリコントローラに接続される。プロセッサはメモリ要求を発行し、この中にリードコマンドなどのメモリコマンド、およびデータまたは命令が読み出される位置を指定するアドレスが含まれる。メモリコントローラはコマンドおよびアドレスを使用し、適切なコマンド信号、並びにローおよびカラムアドレスを発生させ、これがメモリバスを通してシステムメモリに印加される。このコマンドおよびアドレスに応答して、データがシステムメモリおよびプロセッサの間で転送される。メモリコントローラは多くの場合にシステムコントローラの一部であり、システムコントローラはまた、プロセッサバスをＰＣＩバスなどの拡張バスに接続するバスブリッジ回路を含む。
メモリシステムにおいては、データ処理能力が高いことが望ましい。メモリコントローラは、システムメモリへの、およびシステムメモリからのデータをメモリデバイスが可能な早さと同等な早さで順序付けるため、処理能力限界は一般にメモリコントローラには関係しない。処理能力を増加させるために取られてきた１つのアプローチは、メモリデバイスとメモリコントローラを接続するメモリデータバスの速度を増加させることである。このようにして、同じ情報量をより少ない時間で、メモリデータバスの上で移動させることが可能となる。しかしながら、メモリデータバス速度の増加にもかかわらず、処理能力においてそれに見合う増加は結果として生じない。データバス速度および処理能力の間が非線形な関係となる理由の１つはメモリデバイス自体におけるハードウェア限界である。すなわち、メモリコントローラはメモリデバイスへのすべてのメモリコマンドを、ハードウェア限界を受け容れるようにスケジュールせねばならない。これらのハードウェア限界は、メモリデバイスの設計によりある程度抑えることが可能であるが、ハードウェア限界を抑えることは通常は、メモリデバイスに対する費用、電力、および／またはサイズを増加させることになり、それらすべてが代替手段として望ましくないため、妥協がなされねばならない。このように、これらの制約を考慮すると、例えばメモリデバイスの同一ページで連続するトラフィックのような、「品行方正（well-behaved）」なトラフィックをメモリデバイスがより増加した速度で移動させることは簡単であるが、メモリデバイスの異なるページまたはバンクの間でバウンスする(bounce)ような、「行儀の悪い（badly-behaved）トラフィック」をメモリデバイスが処理することは、はるかに難しい。結果として、メモリデータバスにおける処理能力の増加は情報処理能力においてそれに見合う増加をもたらさない。
プロセッサおよびメモリデバイスの間の限定された処理能力に加えて、コンピュータシステムの性能はまた、システムメモリデバイスからデータを読むために必要な時間を増加させる、待ち時間の問題によっても制限される。より詳しく述べると、メモリデバイスのリードコマンドが、同期ＤＲＡＭ（Synchronous ＤＲＡＭ：ＳＤＲＡＭ）デバイスなどの、システムメモリデバイスに接続されたとき、読出データは数クロックの期間の遅延の後にしかＳＤＲＡＭデバイスから出力されない。したがって、ＳＤＲＡＭデバイスが高いデータ速度でバーストデータを同期して出力することが可能であっても、最初にデータを提供する際の遅延により、そのようなＳＤＲＡＭデバイスを使用するコンピュータシステムの動作速度をかなり低下させる可能性がある。この待ち時間問題を緩和させるために役立つように、メモリデータバス速度を増加させることが使用可能である。しかしながら処理能力と同様に、本質的には上述したことと同じ理由により、メモリデータバス速度を増加しても、待ち時間の直線的な減少はもたらされない。
メモリデータバス速度を増加することにより、処理能力の増加および待ち時間の減少にある程度成功するが、このアプローチでは他の問題が提起される。例えば、メモリコントローラ、およびメモリモジュールが挿入されるメモリスロットの間には、従来は単にワイヤがあるのみであったため、信号の完全性（integrity）を維持するためには、メモリデータバスの速度が上がるに従って、メモリバス上の負荷を減少させる必要がある。メモリデータバス速度の増加に対応するためにいくつかのアプローチが取られてきた。例えば、メモリスロットの数を減少させること、メモリモジュールのメモリデバイスへの制御信号の十分なファンアウトを提供するためにメモリモジュール上にバッファ回路を追加すること、および１つのメモリデバイスインタフェースには余りにも少数のメモリモジュールコネクタしかないため、メモリモジュール上に複数のメモリデバイスインタフェースを提供すること、である。しかしながら、これらの従来のアプローチの有効性は限定されている。過去においてこれらの技法が使用された理由は、そうすることが費用対効果に優れていたからである。しかしながら、インタフェースあたり１つのメモリモジュールのみが挿入可能であるとき、それぞれの必要なメモリスロットに別のメモリインタフェースを加えることは大変高価になる。言い換えればそのようにすることは、費用を大幅に増大させて、システムコントローラのパッケージをありふれたものの範囲外へ、そして特化したものの範囲内へと押し出すことになる。
費用効率がよい方法でメモリデータバスの速度増加を可能とする最近の１つのアプローチは、プロセッサに接続された複数のメモリデバイスをメモリハブを通して使用することである。メモリハブ構造、すなわちハブベースのメモリサブシステムにおいては、システムコントローラまたはメモリコントローラが高速の双方向または単方向のメモリコントローラ／ハブインタフェースによりいくつかのメモリモジュールに接続される。メモリモジュールは通常、メモリモジュールが１つ１つ直列に接続されるように、ポイントツーポイントすなわちデイジーチェーン（daisy chain）構造で接続される。このようにして、メモリコントローラが第１のメモリモジュールに接続され、第１のメモリモジュールが第２のメモリモジュールに接続され、第２のメモリモジュールが第３のメモリモジュールに接続され、そして以下同様にデイジーチェーン形式で接続される。
それぞれのメモリモジュールはメモリコントローラ／ハブインタフェースおよびモジュール上の多くのメモリデバイスに接続されるメモリハブを含み、メモリハブがコントローラおよびメモリデバイスの間でメモリコントローラ／ハブインタフェースによりメモリ要求および応答を効率的にルーチングする。この構造を採用するコンピュータシステムは、メモリデータバス上での信号完全性の維持が可能であるため、高速メモリデータバスの使用が可能である。そのうえ、この構造はまた、より多くのメモリモジュールが追加されるに際し、従来のメモリバス構造において生起するような、信号品質の劣化を懸念することなく、システムメモリの簡単な拡張を提供する。
メモリハブを使用するコンピュータシステムは優れた性能を提供できるが、多くの場合に様々な理由により最適な効率で動作できないことがある。そのような理由の１つは、メモリハブを通してメモリコントローラとの間で往き来するデータ間でのデータ衝突管理の問題である。従来のメモリコントローラにおいてデータ衝突を避けるために取られた１つのアプローチは、１つのメモリコマンドの完了まで別のメモリコマンドの実行を遅らせることである。例えば、従来のメモリコントローラでは、リードコマンドの後に発行されたライトコマンドは、メモリバス上で読み出された（すなわち、上りの）データは書込（すなわち、下りの）データと衝突することを回避するために、リードコマンドがほとんど完了するまで開始することを許されない。しかしながら、ライトコマンドが待機することを強要することは、実際上処理能力（bandwidth）を低下させることとなり、このことはメモリシステムにおいて通常望まれていることと一致しない。
本発明の１つの態様は、データバイパス回路を有するメモリハブに関連する。本メモリハブは、個々のデータバスに接続するための第１および第２のリンクインタフェース、第１および第２のリンクインタフェースに接続され、第１および第２のリンクインタフェースの間のデータを転送するデータパスを含む。本メモリハブはさらに、データパス上に書込データを接続し、書込データをデータパス上に接続し、および、書込データを一時的に格納して書込データを一時的に格納している間は読出データがデータパスを通して転送されることを可能とする書込バイパス回路を含む。本発明のもう一つの態様においては、メモリバスに接続されたメモリシステムのメモリ域（memory location）にデータを書き込むための方法を提供する。本方法は、メモリシステム中の読出データにアクセスすること、メモリバスに、メモリシステムへの書込データを供給すること、および、レジスタに、書込データを書込データの一時的格納のために接続することを含む。データが一時的に格納されている間、読出データはメモリバスに接続され、読み出すために供給される。書込データはメモリバスと再接続され、メモリ域に書き込まれる。
本発明の実施形態は、ハブベースのメモリサブシステムにおいて双方向データバスに対してデータバイパスを提供するバイパス回路を有するメモリハブに向けられる。一定の詳細内容は、本発明の様々な実施形態の十分な理解を提供するために、以下に詳しく説明される。しかしながら、これらの特定の詳細なしで本発明を実施することができることが当業者には明らかであろう。本発明を不必要に分かり難くすることを避けるために、周知の回路、制御信号、およびタイミングプロトコルについては、詳細に示されない場合がある。
図１は、本発明の一実施形態によるコンピュータシステム１００を示す。コンピュータシステム１００は、特定の計算またはタスクを行う特定のソフトウェアを実行することなどの、様々なコンピューティング機能を実行するためのプロセッサ１０４を含む。プロセッサ１０４は、通常、アドレスバス、コントロールバス、およびデータバスを含むプロセッサバス１０６を含む。プロセッサバス１０６は通常、キャッシュメモリ１０８に接続される。キャッシュメモリ１０８は通常、スタティックＲＡＭ（Static Random Access Memory：ＳＲＡＭ）により提供される。プロセッサバス１０６はまた、バスブリッジとも呼ばれる場合のある、システムコントローラ１１０に接続される。
システムコントローラ１１０は、他の様々な構成要素に対してはプロセッサ１０４との通信経路の役割をする。例えば図１に示されるように、システムコントローラ１１０は通常グラフィックコントローラ１１２に接続されたグラフィックポートを含む。グラフィックコントローラは通常、ビデオディスプレイなどのビデオ端末１１４に接続される。システムコントローラ１１０はまた、キーボードまたはマウスなどの、１つまたは複数の入力デバイス１１８に接続され、オペレータがコンピュータシステム１００とインターフェイスすることを可能とする。コンピュータシステム１００はまた通常、システムコントローラ１１０を通してプロセッサ１０４に接続された、プリンタなどの１つまたは複数の出力デバイス１２０を含む。１つまたは複数のデータストレージデバイス１２４はまた通常、システムコントローラ１１０を通してプロセッサ１０４に接続され、プロセッサ１０４が内部または外部ストレージメディア（図示せず）との間でデータを格納し、またはデータを取得することを可能とする。典型的なストレージデバイス１２４の例としては、ハードディスクおよびフロッピー（登録商標）ディスク、カセットテープ、およびコンパクトディスク読み出し専用メモリ（Compact Disk Read-Only Memorｙ：ＣＤ−ＲＯＭ）が含まれる。
システムコントローラ１１０には、いくつかのメモリモジュール１３０ａ、１３０ｂ、１３０ｃ、…１３０ｎのメモリハブ１４０に接続されたメモリハブコントローラ１２８が含まれる。メモリモジュール１３０は、コンピュータシステム１００に対するシステムメモリとして機能し、望ましくは高速双方向のメモリコントローラ／ハブインタフェース１３４を通してメモリハブコントローラ１２８に接続される。メモリモジュール１３０は、ポイントツーポイント配置でメモリハブコントローラ１２８に接続されるように示され、メモリコントローラ／ハブインタフェース１３４が、メモリモジュール１３０のメモリハブ１４０を通して接続される。すなわちメモリコントローラ／ハブインタフェース１３４は、メモリハブ１４０を直列に接続する双方向バスである。したがって、メモリコントローラ／ハブインタフェース１３４の情報は、「川下（downstream）」の宛先に到達するには「上流（upstream）」のメモリモジュール１３０のメモリハブ１４０を通って移動せねばならない。例えば、特に図１を参照すると、メモリハブコントローラ１２８からメモリモジュール１３０ｃのメモリハブ１４０まで送られる情報は、メモリモジュール１３０ａおよび１３０ｂのメモリハブ１４０を通過するであろう。
しかしながら、図１のポイントツーポイント配置以外の接続形態もまた、使用できることが理解されるであろう。例えば、メモリハブコントローラ１２８にそれぞれのメモリモジュール１３０を接続するために別々の高速リンク（図示せず）が使用される接続配置を使用することができる。また、メモリハブコントローラ１２８がスイッチ（図示せず）によりそれぞれのメモリモジュール１３０に選択的に接続される切り換え接続形態を使用することができる。使用することができる他の接続形態は当業者にとって明らかであろう。加えて、メモリモジュールをメモリハブコントローラに接続するメモリコントローラ／ハブインタフェース１３４は、電気的または光学的な通信路であることができる。しかしながら、メモリコントローラ／ハブインタフェース１３４として他の型の通信路をもまた、使用することができる。メモリコントローラ／ハブインタフェース１３４が光通信路として実施された場合には、その光通信路は１つまたは複数の光ファイバの形態を取る場合がある。そのような場合にはメモリハブコントローラ１２８およびメモリモジュールは、当技術分野でよく知られているように、光学的入／出力ポートまたは光通信路に接続された別個の入力および出力ポートを含むであろう。
メモリハブ１４０は、個々のメモリモジュール１３０のメモリデバイス１４８へのアクセスを制御する。図１では、メモリデバイスは同期型ＤＲＡＭ（Synchronous Dynamic Random Access Memory：ＳＤＲＡＭ）デバイスとして示される。しかしながら、ＳＤＲＡＭデバイス以外のメモリデバイスをもまた、使用することができる。また、図１に示されるように、メモリハブは個々のメモリバス１５０により４組のメモリデバイス１４８に接続される。それぞれの組は４つのメモリデバイス１４８で、それぞれのメモリモジュール１３０あたり合計２０個のメモリデバイス１４８を含む。当技術分野で知られているように、メモリバス１５０は通常、コントロールバス、アドレスバス、およびデータバスを含む。しかしながら、共有コマンド／アドレスバスを使用するバスシステムなどの、他のバスシステムもまた、本発明の範囲から逸脱することなく使用することができることは、当業者により理解されるであろう。さらに、メモリデバイス１４８の配置、およびメモリデバイス１４８の数が本発明の範囲から逸脱することなく変更可能であることも理解されるであろう。
図２は、本発明の実施形態によるメモリハブ１４０の一部を示す。メモリハブ１４０は、メモリコントローラ／ハブインタフェース１３４（図１）に接続されたローカルハブ回路２１４を含む。ローカルハブ回路２１４は、メモリバス１５０を通してさらにメモリデバイス１４８に接続される。ローカルハブ回路２１４は、メモリコントローラ１２８から発行されたメモリ命令を処理するための、およびメモリバス１５０上でメモリデバイス１４８にアクセスするためのコントロールロジックを含み、メモリコマンドが個々のメモリモジュール１３０に向けられたとき、対応するデータを供給する。そのようなコントロールロジックの設計および動作は、当業者によりよく知られているため、簡略にするため、ここでのより詳細な記述は省略されている。メモリハブ１４０は、さらにローカルハブ回路２１４に接続されたデータバイパス回路２８６を含む。以下でさらに詳細に記述されるようにデータバイパス回路２８６は、離れているメモリハブに行くデータを一時的にキャプチャするために使用され、キャプチャされたデータがその離れているメモリハブに届く前に別の離れているメモリハブから戻るデータがメモリハブ１４０を通過することを可能とする。このようにデータバイパス回路２８６は、メモリハブ１４０が接続される双方向メモリのコントローラ／ハブインタフェース１３４上でのデータ衝突を避けるために使用することが可能なデータバイパス機構を提供する。
上述したように、データ衝突を避けるために従来のメモリサブシステムで取られた１つのアプローチは、１つのメモリコマンドが完了するまで別のメモリコマンドの実行を遅らせることである。例えば典型的なシステムにおいては、リードコマンド（read command）の後で発行されたライトコマンド（write command）は、メモリコントローラ／ハブインタフェース１３４上で読み出された（すなわち、上りの）データが書込（すなわち、下りの）データと衝突することを回避するために、そのリードコマンドがほぼ完了するまでは開始することを許されなかったであろう。それにひきかえ、データバイパス回路２８６を有するメモリハブ１４０を採用することにより、リードコマンドの後に発行されたライトコマンドは、従来のメモリシステムと比べて、より早く順序付けることができ、その結果、先にスケジュールされたそのライトコマンドの後にスケジュールされたメモリコマンドをもまた、より速やかに実行することが可能である。
図３は本発明の実施形態によるデータバイパス回路３００を示す。データバイパス回路３００は、データバイパス回路２８６（図２）に代わることが可能であり、当業者によく知られている従来の設計および回路を使用して実施可能である。データバイパス回路３００は、入力書込データＷＲ＿ＤＡＴＡ＿ＩＮを受け取り、かつそれをバイパスレジスタ／ＦＩＦＯ（First-In-First-Out：先入れ先出し回路）３０４およびマルチプレクサ３０６の第１の入力に供給する入力バッファ３０２を含む。バイパスレジスタ／ＦＩＦＯ３０４の出力は、マルチプレクサ３０６の第２の入力に接続される。マルチプレクサ３０６の出力に２つの入力のどちらを接続すべきかについては、バイパス選択ロジック３０８により発生されたイネーブル信号ＥＮにより選択される。ＥＮ信号はまた、入／出力バッファ３１０をアクティベート、または非アクティベートする出力イネーブル信号として、入／出力バッファ３１０にも供給される。バイパス選択ロジック３０８は、メモリハブコントローラ１２８（図１）により提供されたアクティベート信号ＢＹＰＡＳＳ＿ＥＮに応答して適切なＥＮ信号を発生させる。あるいはまた、同じメモリシステムの一部である他のメモリハブ（図示せず）からＢＹＰＡＳＳ＿ＥＮ信号が提供される場合がある。データバイパス回路の回路構成は従来型であり、かつデータバイパス回路３００の回路が当技術分野でよく知られている従来型の設計および回路を使用して実施可能であることが理解されるであろう。
動作としては、データバイパス回路３００により受け取られたＷＲ＿ＤＡＴＡ＿ＩＮが入力バッファ３０２により駆動され、マルチプレクサ３０６の第１の入力に供給される。ＷＲ＿ＤＡＴＡ＿ＩＮはまた、バイパスレジスタ／ＦＩＦＯ３０４で保存される。アクティブでないＢＹＰＡＳＳ＿ＥＮ信号に応答して、アクティブなＥＮ信号がバイパス選択ロジック３０８により発生される。アクティブなＥＮ信号は、入／出力バッファ３１０による出力をイネーブルし、かつマルチプレクサ３０６により入力バッファ３０２の出力を入／出力バッファ３１０の入力に接続する。その結果、ＷＲ＿ＤＡＴＡ＿ＩＮは入／出力バッファ３１０の入力に直接供給され、ＷＲ＿ＤＡＴＡ＿ＩＮがバイパスすることなく、データバイパス回路３００を通して供給される。しかしながら、アクティブなＢＹＰＡＳＳ＿ＥＮ信号に応答して、バイパス選択ロジック３０８はアクティブでないＥＮ信号を発生させ、入／出力バッファ３１０の出力機能をディスエーブルし、その出力をハイインピーダンス状態に設定する。加えて不活発なＥＮ信号は、入／出力バッファ３１０の入力をバイパスレジスタ／ＦＩＦＯ３０４の出力に接続する。この様にＷＲ＿ＤＡＴＡ＿ＩＮは、データバイパス回路３００によって受け取られ、バイパスレジスタ／ＦＩＦＯ３０４により格納され、そして入／出力バッファ３１０の入力に印加される。しかしながらＥＮ信号がアクティブでない状態であるため、ＷＲ＿ＤＡＴＡ＿ＩＮは入／出力バッファ３１０によって出力データＷＲ＿ＤＡＴＡ＿ＯＵＴとして供給はされない。結果として、ＢＹＰＡＳＳ＿ＥＮ信号がアクティブになり、そのときにＥＮ信号が再びアクティブになって、入／出力バッファ３１０をイネーブルしＷＲ＿ＤＡＴＡ＿ＩＮをＷＲ＿ＤＡＴＡ＿ＯＵＴデータとして供給するまで、ＷＲ＿ＤＡＴＡ＿ＩＮはバイパス状態で保持される。マルチプレクサ３０６はまた、元の状態に切り換えられ、入力バッファ３０２の出力を入／出力バッファ３１０の入力に直接接続し、ＷＲ＿ＤＡＴＡ＿ＩＮが制約を受けずにデータバイパス回路を通過することを可能とする。
データバイパス回路２８６の動作は、図４を参照して記述されるであろう。図４が簡素化されていることを除いて、図４は図１と同様である。特に、図１の機能ブロックの多くが省略されており、メモリモジュールは１３０ａ〜１３０ｃのみが示され、メモリハブは１４０ａ〜１４０ｃによって代表されている。１つのメモリデバイス１４８ａ〜１４８ｃのみが、個々のメモリバス１５０ａ〜１５０ｃを通して個々のメモリハブ１４０ａ〜１４０ｃに接続されるように示される。図１のようにメモリハブ１４０ａ〜１４０ｃは、高速双方向のメモリコントローラ／ハブインタフェース１３４によりメモリハブコントローラ１２８に接続される。
図４においては、リードコマンドがライトコマンドの前に順序付けられた状態で、メモリハブコントローラ１２８が読出およびライトコマンドをまさに発行したところを想定している。リードコマンドはメモリモジュール１３０ｂに向けられ、かつライトコマンドはメモリモジュール１３Ｏｃに向けられる。すなわち、データが書き込まれるメモリモジュールはデータが読み出されるメモリモジュールよりもさらに下流である。図４において「（１）」により表されるように、リードコマンドに応答して、メモリハブ１４０ｂはメモリデバイス１４８ｂから読出データ（ＲＤ）を取得し始める。リードコマンドが発行された状態で次に、ライトコマンドが開始され、そして書込データ（ＷＤ）がメモリコントローラ／ハブインタフェース１３４に供給される。しかしながら、メモリハブコントローラ１２８は、ＲＤがメモリモジュール１３０ｂから返送されることを予期しているため、データバイパス回路２８６ａがＷＤをキャプチャするようメモリハブ１４０ａに指示する。その結果、図４において「（２）」により表されるように、メモリハブ２８６ａはＷＤをキャプチャし、ＲＤをメモリハブコントローラ１２８に返送するためにメモリコントローラ／ハブインタフェース１３４をクリアする。メモリハブ１４０ｂがメモリデバイス１４８ｂからＲＤを取得すると次に、図４において「（３）」により表されるように、メモリコントローラ／ハブインタフェース１３４を通してメモリハブコントローラ１２８にＲＤが供給され、読出要求を完了する。ＲＤがメモリハブコントローラ１２８への途中でメモリハブ１４０ａを通過すると、メモリハブ１４０ａはＷＤをデータバイパス回路２８６ａから解放し、メモリハブ１４０ｃへのＷＤの進行を続けさせる。メモリハブ１４０ａおよび１４０ｃの間で今やクリアになっている、高速リンクを通して、メモリハブ１４０ｃにＷＤが供給される。図４において「（４）」により表されるように、ＷＤはメモリハブ１４０ｃに到達すると、メモリデバイス１４８ｃに書き込まれる。本発明の一実施形態においては、メモリコントローラ／ハブインタフェース１３４上の、およびデータバイパス回路２８６を通しての、ＲＤおよびＷＤのデータフローの調整はメモリハブコントローラ１２８の制御下にある。例えば前の例においては、メモリハブコントローラは、メモリモジュール１３０ｂからＲＤを取得するときにはＲＤとは逆の方向に流れるいずれのＷＤも邪魔にならないことを確実にする。しかしながら代替の実施形態においては、メモリコントローラ／ハブインタフェース１３４およびデータバイパス回路２８６を通るデータフローについて、メモリハブコントローラ１２８がデータフローの調整をメモリハブ１４０と共有するように、別様な管理が可能であることが理解されるであろう。
前の例においては、従来のメモリシステムのように、メモリハブコントローラ１２８にＲＤが返送される。すなわち、メモリデバイス１４８により送信されたＲＤが何らの重大な遅延なしでメモリコントローラに供給される。しかしながら以前に記述されたデータバイパスメカニズムを採用することにより、従来のメモリシステムを用いる場合より迅速にライトコマンドをスケジュールすることが可能である。典型的なメモリシステムにおいては、リードコマンドの後に発行されたライトコマンドは、リードコマンドがほぼ完了するまで、開始することが許容されることはなかったであろう。対照的に本発明の実施形態では、引き続き発行されるライトコマンドがより迅速にスケジュールされることが可能となり、その結果、読出およびライトコマンドの間の時間差を減少させる。結果として、先にスケジュールされたライトコマンドの後にスケジュールされたコマンドが、総合的に減少した待ち時間を有することになる。
上記から、例示の目的のために本発明の特定の実施形態がここに記述されたが、本発明の精神および範囲から逸脱することなく、様々な修正を行うことができることが理解されるであろう。従って、付随する請求範囲以外では、本発明は限定されることはない。
Claims (43)
- 個々のデータバスに接続するための第１および第２のリンクインタフェース、
該第１および第２のリンクインタフェースに接続されたデータパスであって、該データパスを通じてデータが該第１および第２のリンクインタフェース間で転送されるデータパス、並びに、
該データパスに接続された書込バイパス回路であって、書込データを該データパス上に接続し、および、該書込データを一時的に格納して該書込データを一時的に格納している間は読出データが該データパスを通して転送されることを可能とする書込バイパス回路
を備えることを特徴とするハブベースのメモリモジュールのためのメモリハブ。 - 前記書込バイパス回路が、
前記データパスに接続された第１の入力を有し、かつ第２の入力、出力、および選択端子を有しており、該出力を該端子に印加される選択信号に従って前記第１または第２の入力に接続するマルチプレクサ、
前記データパスに接続された入力を有し、かつ該マルチプレクサの前記第２の入力に接続された出力を有する先入れ先出し（ＦＩＦＯ）レジスタ、
該マルチプレクサの前記出力に接続されたバッファ入力を有し、かつバッファ出力およびアクティベート端子を有しており、該端子に印加されるアクティベート信号に従って該バッファ入力を該バッファ出力に接続する出力バッファ、並びに、
該マルチプレクサに接続された選択回路であって、アクティベートされて該マルチプレクサの前記第２の入力を該マルチプレクサの前記出力に接続するときに、前記選択信号および前記アクティベート信号を発生する選択回路
を備えることを特徴とする請求項１に記載のメモリハブ。 - 前記書込バイパス回路が、前記データパスに接続された入力並びに前記マルチプレクサおよび前記ＦＩＦＯレジスタの各入力に接続された出力を有する入力バッファをさらに備えることを特徴とする請求項２に記載のメモリハブ。
- 前記データパスに接続されたメモリデバイスインタフェースであって、該メモリデバイスインタフェースが接続される少なくとも１つのメモリデバイスにデータを接続するためのメモリデバイスインタフェースをさらに備えることを特徴とする請求項１に記載のメモリハブ。
- 第１のデータバスに接続して該データバスにデータを供給しおよび該データバスからデータを受け取るための第１のリンクインタフェース、
第２のデータバスに接続して該データバスにデータを供給しおよび該データバスからデータを受け取るための第２のリンクインタフェース、
該第１および第２のリンクインタフェースに接続され、該第１および第２のリンクインタフェースの間でデータを接続するスイッチ回路、並びに、
該スイッチ回路に接続されるデータバイパス回路であって、該第１または第２のリンクインタフェースのいずれかで受け取った第１のデータの集合を格納し、第２のデータの集合が該第１のデータの集合に干渉されずに該第１および第２のリンクインタフェースの間に接続されることを可能とするデータバイパス回路
を備えることを特徴とするハブベースのメモリモジュールのためのメモリハブ。 - 前記データバイパス回路が、
前記スイッチ回路に接続された第１の入力を有し、かつ第２の入力、出力、および選択端子を有しており、該出力を該端子に印加される選択信号に従って前記第１または第２の入力に接続するマルチプレクサ、
前記スイッチ回路に接続された入力を有し、かつ該マルチプレクサの前記第２の入力に接続された出力を有する先入れ先出し（ＦＩＦＯ）レジスタ、
該マルチプレクサの前記出力に接続されたバッファ入力を有し、かつバッファ出力およびアクティベート端子を有しており、該端子に印加されるアクティベート信号に従って該バッファ入力を該バッファ出力に接続する出力バッファ、並びに、
該マルチプレクサに接続された選択回路であって、アクティベートされて該マルチプレクサの前記第２の入力を該マルチプレクサの前記出力に接続するときに、前記選択信号および前記アクティベート信号を発生する選択回路
を備えることを特徴とする請求項５に記載のメモリハブ。 - 前記データバイパス回路が、前記スイッチ回路に接続された入力並びに前記マルチプレクサおよび前記ＦＩＦＯレジスタの各入力に接続された出力を有する入力バッファをさらに備えることを特徴とする請求項６に記載のメモリハブ。
- 前記スイッチ回路に接続されたメモリデバイスインタフェースであって、該メモリデバイスインタフェースが接続される少なくとも１つのメモリデバイスにデータを接続するためのメモリデバイスインタフェースをさらに備えることを特徴とする請求項５に記載のメモリハブ。
- 前記メモリデバイスインタフェースが、
メモリコントローラバスを通して前記データパスに接続され、かつメモリデバイスを接続可能なメモリデバイス端子を有するメモリコントローラ、
該コントローラに接続され、メモリ要求を格納するための書込バッファ、および、
該コントローラに接続され、データを格納するためのキャッシュ
を備えることを特徴とする請求項８に記載のメモリハブ。 - 前記第１のデータの集合は書込データであり、前記第２のデータの集合は読出データであることを特徴とする請求項５に記載のメモリハブ。
- 複数のメモリデバイスおよび該複数のメモリデバイスに接続されたメモリハブを備えたメモリモジュールであって、
該メモリハブが、
個々のデータバスに接続するための第１および第２のリンクインタフェース、
該第１および第２のリンクインタフェースに接続されたデータパスであって、該データパスを通じてデータが該第１および第２のリンクインタフェース間で転送されるデータパス、並びに、
該データパスに接続された書込バイパス回路であって、書込データを該データパス上に接続し、および、該書込データを一時的に格納して該書込データを一時的に格納している間は読出データが該データパスを通して転送されることを可能とする書込バイパス回路
を備えることを特徴とするメモリモジュール。 - 前記書込バイパス回路が、
前記データパスに接続された第１の入力を有し、かつ第２の入力、出力、および選択端子を有しており、該出力を該端子に印加される選択信号に従って前記第１または第２の入力に接続するマルチプレクサ、
前記データパスに接続された入力を有し、かつ該マルチプレクサの前記第２の入力に接続された出力を有する先入れ先出し（ＦＩＦＯ）レジスタ、
該マルチプレクサの前記出力に接続されたバッファ入力を有し、かつバッファ出力およびアクティベート端子を有しており、該端子に印加されるアクティベート信号に従って該バッファ入力を該バッファ出力に接続する出力バッファ、並びに、
該マルチプレクサに接続された選択回路であって、アクティベートされて該マルチプレクサの前記第２の入力を該マルチプレクサの前記出力に接続するときに、前記選択信号および前記アクティベート信号を発生する選択回路
を備えることを特徴とする請求項１１に記載のメモリモジュール。 - 前記書込バイパス回路が、前記データパスに接続された入力並びに前記マルチプレクサおよび前記ＦＩＦＯレジスタの各入力に接続された出力を有する入力バッファをさらに備えることを特徴とする請求項１２に記載のメモリモジュール。
- 前記メモリハブは、前記データパスおよび前記複数のメモリデバイスの少なくとも１つのメモリデバイスに接続されたメモリデバイスインタフェースであって、データを該メモリデバイスに接続するためのメモリデバイスインタフェースをさらに備えることを特徴とする請求項１１に記載のメモリモジュール。
- 前記メモリデバイスインタフェースが、
メモリコントローラバスを通して前記データパスに接続され、メモリデバイスバスを通して前記複数のメモリデバイスの少なくとも１つのメモリデバイスに接続されたメモリコントローラ、
該コントローラに接続され、該コントローラに接続された該メモリデバイスに向けられたメモリ要求を格納するための書込バッファ、および、
該コントローラに接続され、該メモリデバイスに供給されるまたは該メモリデバイスから取得されるデータを格納するためのキャッシュ
を備えることを特徴とする請求項１４に記載のメモリモジュール。 - 複数のメモリデバイスおよび該複数のメモリデバイスの少なくとも１つに接続されたメモリハブを備えたメモリモジュールであって、
該メモリハブが、
第１のデータバスに接続して該データバスにデータを供給しおよび該データバスからデータを受け取るための第１のリンクインタフェース、
第２のデータバスに接続して該データバスにデータを供給しおよび該データバスからデータを受け取るための第２のリンクインタフェース、
該第１および第２のリンクインタフェースに接続され、該第１および第２のリンクインタフェースの間でデータを接続するスイッチ回路、並びに、
該スイッチ回路に接続されるデータバイパス回路であって、該第１または第２のリンクインタフェースのいずれかで受け取った第１のデータの集合を格納し、第２のデータの集合が該第１のデータの集合に干渉されずに該第１および第２のリンクインタフェースの間に接続されることを可能とするデータバイパス回路
を備えることを特徴とするメモリモジュール。 - 前記データバイパス回路が、
前記スイッチ回路に接続された第１の入力を有し、かつ第２の入力、出力、および選択端子を有しており、該出力を該端子に印加される選択信号に従って前記第１または第２の入力に接続するマルチプレクサ、
前記スイッチ回路に接続された入力を有し、かつ該マルチプレクサの前記第２の入力に接続された出力を有する先入れ先出し（ＦＩＦＯ）レジスタ、
該マルチプレクサの前記出力に接続されたバッファ入力を有し、かつバッファ出力およびアクティベート端子を有しており、該端子に印加されるアクティベート信号に従って該バッファ入力を該バッファ出力に接続する出力バッファ、並びに、
該マルチプレクサに接続された選択回路であって、アクティベートされて該マルチプレクサの前記第２の入力を該マルチプレクサの前記出力に接続するときに、前記選択信号および前記アクティベート信号を発生する選択回路
を備えることを特徴とする請求項１６に記載のメモリモジュール。 - 前記データバイパス回路が、前記スイッチ回路に接続された入力並びに前記マルチプレクサおよび前記ＦＩＦＯレジスタの各入力に接続された出力を有する入力バッファをさらに備えることを特徴とする請求項１７に記載のメモリモジュール。
- 前記メモリハブは、前記データパスおよび前記複数のメモリデバイスの少なくとも１つのメモリデバイスに接続されたメモリデバイスインタフェースであって、データを該メモリデバイスに接続するためのメモリデバイスインタフェースをさらに備えることを特徴とする請求項１６に記載のメモリモジュール。
- 前記第１のデータの集合は書込データであり、前記第２のデータの集合は読出データであることを特徴とする請求項１６に記載のメモリモジュール。
- プロセッサバスを有するプロセッサ、該バスに接続され、システムメモリポートおよび周辺デバイスポートを有するシステムコントローラ、該周辺デバイスポートに接続された少なくとも１つの入力デバイス、該周辺デバイスポートに接続された少なくとも１つの出力デバイス、該周辺デバイスポートに接続された少なくとも１つのデータストレージデバイス、並びに、前記システムメモリポートに接続されたメモリモジュールを備えた、プロセッサベースのシステムであって、
該メモリモジュールが、複数のメモリデバイスおよび該複数のメモリデバイスに接続されたメモリハブを備え、
該メモリハブが、
個々のデータバスに接続するための第１および第２のリンクインタフェース、
該第１および第２のリンクインタフェースに接続されたデータパスであって、該データパスを通じてデータが該第１および第２のリンクインタフェース間で転送されるデータパス、並びに、
該データパスに接続された書込バイパス回路であって、書込データを該データパス上に接続し、および、該書込データを一時的に格納して該書込データを一時的に格納している間は読出データが該データパスを通して転送されることを可能とする書込バイパス回路
を備える
ことを特徴とするシステム。 - 前記書込バイパス回路が、
前記データパスに接続された第１の入力を有し、かつ第２の入力、出力、および選択端子を有しており、該出力を該端子に印加される選択信号に従って前記第１または第２の入力に接続するマルチプレクサ、
前記データパスに接続された入力を有し、かつ該マルチプレクサの前記第２の入力に接続された出力を有する先入れ先出し（ＦＩＦＯ）レジスタ、
該マルチプレクサの前記出力に接続されたバッファ入力を有し、かつバッファ出力およびアクティベート端子を有しており、該端子に印加されるアクティベート信号に従って該バッファ入力を該バッファ出力に接続する出力バッファ、並びに、
該マルチプレクサに接続された選択回路であって、アクティベートされて該マルチプレクサの前記第２の入力を該マルチプレクサの前記出力に接続するときに、前記選択信号および前記アクティベート信号を発生する選択回路
を備えることを特徴とする請求項２１に記載のシステム。 - 前記書込バイパス回路が、前記データパスに接続された入力並びに前記マルチプレクサおよび前記ＦＩＦＯレジスタの各入力に接続された出力を有する入力バッファをさらに備えることを特徴とする請求項２２に記載のシステム。
- 前記メモリハブは、前記データパスおよび前記複数のメモリデバイスの少なくとも１つのメモリデバイスに接続されたメモリデバイスインタフェースであって、データを該メモリデバイスに接続するためのメモリデバイスインタフェースをさらに備えることを特徴とする請求項２１に記載のシステム。
- 前記メモリデバイスインタフェースが、
メモリコントローラバスを通して前記データパスに接続され、メモリデバイスバスを通して前記複数のメモリデバイスの少なくとも１つのメモリデバイスに接続されたメモリコントローラ、
該コントローラに接続され、該コントローラに接続された該メモリデバイスに向けられたメモリ要求を格納するための書込バッファ、および、
該コントローラに接続され、該メモリデバイスに供給されるまたは該メモリデバイスから取得されるデータを格納するためのキャッシュ
を備えることを特徴とする請求項２４に記載のシステム。 - プロセッサバスを有するプロセッサ、該プロセッサバスに接続され、システムメモリポートおよび周辺デバイスポートを有するシステムコントローラ、該周辺デバイスポートに接続された少なくとも１つの入力デバイス、該周辺デバイスポートに接続された少なくとも１つの出力デバイス、該周辺デバイスポートに接続された少なくとも１つのデータストレージデバイス、並びに、前記システムメモリポートに接続されたメモリモジュールを備えた、プロセッサベースのシステムであって、
該メモリモジュールが、複数のメモリデバイスおよび該複数のメモリデバイスの少なくとも１つに接続されたメモリハブを備え、
該メモリハブが、
第１のデータバスに接続して該データバスにデータを供給しおよび該データバスからデータを受け取るための第１のリンクインタフェース、
第２のデータバスに接続して該データバスにデータを供給しおよび該データバスからデータを受け取るための第２のリンクインタフェース、
該第１および第２のリンクインタフェースに接続され、該第１および第２のリンクインタフェースの間でデータを接続するスイッチ回路、並びに、
該スイッチ回路に接続されるデータバイパス回路であって、該第１または第２のリンクインタフェースのいずれかで受け取った第１のデータの集合を格納し、第２のデータの集合が該第１のデータの集合に干渉されずに該第１および第２のリンクインタフェースの間に接続されることを可能とするデータバイパス回路を備える
ことを特徴とするシステム。 - 前記デーバイパス回路が、
前記スイッチ回路に接続された第１の入力を有し、かつ第２の入力、出力、および選択端子を有しており、該出力を該端子に印加される選択信号に従って前記第１または第２の入力に接続するマルチプレクサ、
前記スイッチ回路に接続された入力を有し、かつ該マルチプレクサの前記第２の入力に接続された出力を有する先入れ先出し（ＦＩＦＯ）レジスタ、
該マルチプレクサの前記出力に接続されたバッファ入力を有し、かつバッファ出力およびアクティベート端子を有しており、該端子に印加されるアクティベート信号に従って該バッファ入力を該バッファ出力に接続する出力バッファ、並びに、
該マルチプレクサに接続された選択回路であって、アクティベートされて該マルチプレクサの前記第２の入力を該マルチプレクサの前記出力に接続するときに、前記選択信号および前記アクティベート信号を発生する選択回路
を備えることを特徴とする請求項２６に記載のシステム。 - 前記データバイパス回路が、前記スイッチ回路に接続された入力並びに前記マルチプレクサおよび前記ＦＩＦＯレジスタの各入力に接続された出力を有する入力バッファをさらに備えることを特徴とする請求項２７に記載のシステム。
- 前記メモリハブは、前記データパスおよび前記複数のメモリデバイスの少なくとも１つのメモリデバイスに接続されたメモリデバイスインタフェースであって、データを該メモリデバイスに接続するためのメモリデバイスインタフェースをさらに備えることを特徴とする請求項２６に記載のシステム。
- 前記メモリデバイスインタフェースが、
メモリコントローラバスを通して前記データパスに接続され、かつメモリデバイスバスを通して前記複数のメモリデバイスの少なくとも１つに接続されたメモリコントローラ、
該コントローラに接続され、該コントローラに接続された該メモリデバイスに向けられたメモリ要求を格納するための書込バッファ、および、
該コントローラに接続され、該メモリデバイスに供給されるまたは該メモリデバイスから取得されるデータを格納するためのキャッシュ
を備えることを特徴とする請求項２９に記載のシステム。 - 前記第１のデータの集合は書込データであり、前記第２のデータの集合は読出データであることを特徴とする請求項２６に記載のシステム。
- メモリバスに接続されたメモリシステムのメモリ域にデータを書込む方法であって、
該メモリシステム中の読出データにアクセスすること、
前記メモリバスに、該メモリシステムへの書込データを供給すること、
該メモリシステム中のレジスタに、該書込データを該書込データの一時的格納のために接続すること、
前記読出データを前記メモリバスに接続しおよび該読出データを読み出しのために供給すること、
前記レジスタに格納された前記書込データを前記メモリバスに接続すること、並びに、
前記書込データを前記メモリ域に書込むこと
を含むことを特徴とする方法。 - 前記メモリシステムにライトコマンドを発行する前に前記メモリシステムにリードコマンドを発行することをさらに含むことを特徴とする請求項３２に記載の方法。
- 前記書込データを供給することが、前記レジスタに前記書込データを接続する前に前記メモリシステムの少なくとも１つのメモリモジュールを通して前記書込データを供給することを含むことを特徴とする請求項３２に記載の方法。
- 前記メモリシステムは前記メモリバスに直列に接続された複数のメモリモジュールを備え、および、前記書込データを前記メモリ域に書き込むことは、前記読出データがアクセスされたメモリモジュールより川下に位置するメモリモジュール中に位置するメモリ域に前記書込データを書き込むことを含むことを特徴とする請求項３２に記載の方法。
- メモリバスを有するメモリシステムにおいてメモリコマンドを実行する方法であって、
該メモリシステムに対してリードコマンドを発行すること、
該メモリシステム中のメモリ域にライトコマンドを発行すること、および該メモリシステムの前記メモリバスに書込データを供給すること、
該メモリシステム中の読出データにアクセスすること、
該メモリシステムにおいて、前記書込データを前記メモリバスから分離すること、
該メモリシステムから、前記読出データを前記メモリバス上で受け取ること、
前記書込データを前記メモリバスに再接続すること、および、
前記ライトコマンドを前記メモリ域に対し回復すること
を含むことを特徴とする方法。 - 前記リードコマンドを発行することが、前記ライトコマンドを発行することに先行することを特徴とする請求項３６に記載の方法。
- 前記読出データを受け取る間、前記書込データをバイパスバッファに一時的に格納することをさらに含むことを特徴とする請求項３６に記載の方法。
- 前記書込データを供給することは、前記書込データを前記メモリバスから分離する前に、前記メモリシステムの少なくとも１つのメモリモジュールを通して前記書込データを供給することを含むことを特徴とする請求項３６に記載の方法。
- メモリバスを有するメモリシステムにおいて読出およびライトコマンドを実行する方法であって、
リードコマンドを発行し、該メモリシステム中の第１のメモリ域にアクセスすること、
該リードコマンドの完了前に、該メモリシステム中の第２のメモリ域に書込データを書き込むためのライトコマンドをスケジュールをすること、
読出データを前記第１のメモリ域から取得すること、
書込データを前記メモリシステムの前記メモリバスに供給すること、
前記メモリシステムにおいて、前記メモリバスに前記読出データをバイパスさせること、
前記メモリシステムから、前記読出データを前記メモリバス上で受け取ること、および、
前記書込データを前記メモリバスに供給すること
を含むことを特徴とする方法。 - 前記読出データをバイパスさせることは、ある時間の間、前記書込データを前記メモリバスから分離して前記メモリバス上でのデータの衝突を回避することを含むことを特徴とする請求項４０に記載の方法。
- 前記読出データを受け取る間、前記書込データをバイパスバッファに一時的に格納することをさらに含むことを特徴とする請求項４１に記載の方法。
- 前記書込データを供給することは、前記書込データを前記メモリバスから分離する前に、前記メモリシステムの少なくとも１つのメモリモジュールを通して前記書込データを供給することを含むことを特徴とする請求項４１に記載の方法。
Applications Claiming Priority (2)
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| US10/773,583 US7788451B2 (en) | 2004-02-05 | 2004-02-05 | Apparatus and method for data bypass for a bi-directional data bus in a hub-based memory sub-system |
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|---|---|---|---|
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|---|---|
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009528588A (ja) * | 2006-02-27 | 2009-08-06 | トレック・２０００・インターナショナル・リミテッド | カスケードメモリのための方法及び装置 |
| US8082404B2 (en) | 2004-03-24 | 2011-12-20 | Micron Technology, Inc. | Memory arbitration system and method having an arbitration packet protocol |
| JP2011530736A (ja) * | 2008-08-05 | 2011-12-22 | マイクロン テクノロジー， インク． | フレキシブルで拡張可能なメモリアーキテクチャ |
| US9164937B2 (en) | 2004-02-05 | 2015-10-20 | Micron Technology, Inc. | Apparatus and method for data bypass for a bi-directional data bus in a hub-based memory sub-system |
| US9379005B2 (en) | 2010-06-28 | 2016-06-28 | Micron Technology, Inc. | Three dimensional memory and methods of forming the same |
| US10586802B2 (en) | 2011-02-25 | 2020-03-10 | Micron Technology, Inc. | Charge storage apparatus and methods |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7133991B2 (en) * | 2003-08-20 | 2006-11-07 | Micron Technology, Inc. | Method and system for capturing and bypassing memory transactions in a hub-based memory system |
| US7136958B2 (en) | 2003-08-28 | 2006-11-14 | Micron Technology, Inc. | Multiple processor system and method including multiple memory hub modules |
| US7120743B2 (en) | 2003-10-20 | 2006-10-10 | Micron Technology, Inc. | Arbitration system and method for memory responses in a hub-based memory system |
| US7366864B2 (en) | 2004-03-08 | 2008-04-29 | Micron Technology, Inc. | Memory hub architecture having programmable lane widths |
| US7363419B2 (en) | 2004-05-28 | 2008-04-22 | Micron Technology, Inc. | Method and system for terminating write commands in a hub-based memory system |
| US7539812B2 (en) * | 2005-06-30 | 2009-05-26 | Intel Corporation | System and method to increase DRAM parallelism |
| DE102006051514B4 (de) * | 2006-10-31 | 2010-01-21 | Qimonda Ag | Speichermodul und Verfahren zum Betreiben eines Speichermoduls |
| US7865674B2 (en) * | 2007-08-31 | 2011-01-04 | International Business Machines Corporation | System for enhancing the memory bandwidth available through a memory module |
| US8086936B2 (en) | 2007-08-31 | 2011-12-27 | International Business Machines Corporation | Performing error correction at a memory device level that is transparent to a memory channel |
| US8082482B2 (en) | 2007-08-31 | 2011-12-20 | International Business Machines Corporation | System for performing error correction operations in a memory hub device of a memory module |
| US20100269021A1 (en) * | 2007-09-05 | 2010-10-21 | Gower Kevin C | Method for Performing Error Correction Operations in a Memory Hub Device of a Memory Module |
| US8019919B2 (en) * | 2007-09-05 | 2011-09-13 | International Business Machines Corporation | Method for enhancing the memory bandwidth available through a memory module |
| US7930469B2 (en) * | 2008-01-24 | 2011-04-19 | International Business Machines Corporation | System to provide memory system power reduction without reducing overall memory system performance |
| US7925826B2 (en) | 2008-01-24 | 2011-04-12 | International Business Machines Corporation | System to increase the overall bandwidth of a memory channel by allowing the memory channel to operate at a frequency independent from a memory device frequency |
| US7930470B2 (en) | 2008-01-24 | 2011-04-19 | International Business Machines Corporation | System to enable a memory hub device to manage thermal conditions at a memory device level transparent to a memory controller |
| US8140936B2 (en) | 2008-01-24 | 2012-03-20 | International Business Machines Corporation | System for a combined error correction code and cyclic redundancy check code for a memory channel |
| US7925825B2 (en) | 2008-01-24 | 2011-04-12 | International Business Machines Corporation | System to support a full asynchronous interface within a memory hub device |
| US7925824B2 (en) | 2008-01-24 | 2011-04-12 | International Business Machines Corporation | System to reduce latency by running a memory channel frequency fully asynchronous from a memory device frequency |
| US8250328B2 (en) | 2009-03-24 | 2012-08-21 | Micron Technology, Inc. | Apparatus and method for buffered write commands in a memory |
| US8996822B2 (en) | 2011-07-29 | 2015-03-31 | Micron Technology, Inc. | Multi-device memory serial architecture |
| CN103164366A (zh) * | 2011-12-09 | 2013-06-19 | 鸿富锦精密工业（深圳）有限公司 | 具有通用输入输出扩展器的电子设备及信号侦测方法 |
| US9190133B2 (en) * | 2013-03-11 | 2015-11-17 | Micron Technology, Inc. | Apparatuses and methods for a memory die architecture including an interface memory |
| US9496052B2 (en) * | 2014-12-11 | 2016-11-15 | Freescale Semiconductor, Inc. | System and method for handling memory repair data |
| US10339050B2 (en) * | 2016-09-23 | 2019-07-02 | Arm Limited | Apparatus including a memory controller for controlling direct data transfer between first and second memory modules using direct transfer commands |
| TWI640870B (zh) * | 2017-03-17 | 2018-11-11 | 新唐科技股份有限公司 | 集線器 |
| TWI680374B (zh) * | 2017-10-20 | 2019-12-21 | 慧榮科技股份有限公司 | 儲存裝置以及其介面晶片 |
| TWI658363B (zh) | 2017-10-20 | 2019-05-01 | 慧榮科技股份有限公司 | 儲存裝置以及其介面晶片 |
| TWI721565B (zh) * | 2017-10-20 | 2021-03-11 | 慧榮科技股份有限公司 | 儲存裝置以及其介面晶片 |
| JP2022185463A (ja) * | 2021-06-02 | 2022-12-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05342084A (ja) * | 1992-06-08 | 1993-12-24 | Matsushita Electric Ind Co Ltd | データ記憶装置及びデータ記憶方法 |
| WO2003104996A1 (en) * | 2002-06-07 | 2003-12-18 | Micron Technology, Inc. | Memory hub with internal cache and/or memory access prediction |
Family Cites Families (313)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US38611A (en) * | 1863-05-19 | Improved cut-off-valve gear | ||
| US162882A (en) * | 1875-05-04 | Improvement in firemen s extension-ladders | ||
| US294862A (en) * | 1884-03-11 | Hydrocarbon-gas generator | ||
| US126115A (en) * | 1872-04-23 | Improvement in vegetable-cutters | ||
| US177320A (en) * | 1876-05-16 | Improvement in meal-chests | ||
| US227798A (en) * | 1880-05-18 | Buckle | ||
| US149809A (en) * | 1874-04-14 | Improvement in station-indicators | ||
| US160206A (en) * | 1875-02-23 | Improvement in air-chambers for steam-pumps | ||
| US177695A (en) * | 1876-05-23 | Improvement in rotary knitting-machines | ||
| US149603A (en) * | 1874-04-14 | Improvement in the manufacture of composition pipe | ||
| US174070A (en) * | 1876-02-29 | Improvement in electric fire-alarms | ||
| US22724A (en) * | 1859-01-25 | Bobing-machibte | ||
| US225847A (en) * | 1880-03-23 | John f | ||
| US86441A (en) * | 1869-02-02 | Improvement in bee-hives | ||
| US136683A (en) * | 1873-03-11 | Improvement in fastenings for railroad-rail joints | ||
| US177677A (en) * | 1876-05-23 | Improvement in watch-keys | ||
| US16885A (en) * | 1857-03-24 | Improvement in operating ships windlasses | ||
| US271746A (en) * | 1883-02-06 | Augustus sequeiea | ||
| US294856A (en) * | 1884-03-11 | Inking-pad | ||
| US236885A (en) * | 1881-01-25 | Mineral paint | ||
| US47169A (en) * | 1865-04-04 | Improvement in bee-hives | ||
| US213611A (en) * | 1879-03-25 | Improvement in door-holders | ||
| US112119A (en) * | 1871-02-28 | Improvement in self-centering chucks for lathes | ||
| US163649A (en) * | 1875-05-25 | Improvement in bale-ties | ||
| US3742253A (en) | 1971-03-15 | 1973-06-26 | Burroughs Corp | Three state logic device with applications |
| US4078228A (en) | 1975-03-24 | 1978-03-07 | Ohkura Electric Co., Ltd. | Loop data highway communication system |
| US4045781A (en) | 1976-02-13 | 1977-08-30 | Digital Equipment Corporation | Memory module with selectable byte addressing for digital data processing system |
| US4245306A (en) | 1978-12-21 | 1981-01-13 | Burroughs Corporation | Selection of addressed processor in a multi-processor network |
| US4253146A (en) | 1978-12-21 | 1981-02-24 | Burroughs Corporation | Module for coupling computer-processors |
| US4253144A (en) | 1978-12-21 | 1981-02-24 | Burroughs Corporation | Multi-processor communication network |
| US4240143A (en) | 1978-12-22 | 1980-12-16 | Burroughs Corporation | Hierarchical multi-processor network for memory sharing |
| JPH06104707B2 (ja) | 1984-05-31 | 1994-12-21 | 三井東圧化学株式会社 | 塩化ビニル樹脂の製造方法 |
| US4608702A (en) | 1984-12-21 | 1986-08-26 | Advanced Micro Devices, Inc. | Method for digital clock recovery from Manchester-encoded signals |
| US4724520A (en) | 1985-07-01 | 1988-02-09 | United Technologies Corporation | Modular multiport data hub |
| US4843263A (en) | 1986-01-10 | 1989-06-27 | Nec Corporation | Clock timing controller for a plurality of LSI chips |
| US4707823A (en) | 1986-07-21 | 1987-11-17 | Chrysler Motors Corporation | Fiber optic multiplexed data acquisition system |
| US4831520A (en) | 1987-02-24 | 1989-05-16 | Digital Equipment Corporation | Bus interface circuit for digital data processor |
| JPH07117863B2 (ja) | 1987-06-26 | 1995-12-18 | 株式会社日立製作所 | オンラインシステムの再立上げ方式 |
| US4891808A (en) | 1987-12-24 | 1990-01-02 | Coherent Communication Systems Corp. | Self-synchronizing multiplexer |
| US5251303A (en) | 1989-01-13 | 1993-10-05 | International Business Machines Corporation | System for DMA block data transfer based on linked control blocks |
| US5442770A (en) | 1989-01-24 | 1995-08-15 | Nec Electronics, Inc. | Triple port cache memory |
| US4953930A (en) | 1989-03-15 | 1990-09-04 | Ramtech, Inc. | CPU socket supporting socket-to-socket optical communications |
| US4982185A (en) | 1989-05-17 | 1991-01-01 | Blh Electronics, Inc. | System for synchronous measurement in a digital computer network |
| JPH03156795A (ja) | 1989-11-15 | 1991-07-04 | Toshiba Micro Electron Kk | 半導体メモリ回路装置 |
| US5317752A (en) | 1989-12-22 | 1994-05-31 | Tandem Computers Incorporated | Fault-tolerant computer system with auto-restart after power-fall |
| US5327553A (en) | 1989-12-22 | 1994-07-05 | Tandem Computers Incorporated | Fault-tolerant computer system with /CONFIG filesystem |
| US5313590A (en) | 1990-01-05 | 1994-05-17 | Maspar Computer Corporation | System having fixedly priorized and grouped by positions I/O lines for interconnecting router elements in plurality of stages within parrallel computer |
| JP2772103B2 (ja) | 1990-03-28 | 1998-07-02 | 株式会社東芝 | 計算機システム立上げ方式 |
| US5243703A (en) | 1990-04-18 | 1993-09-07 | Rambus, Inc. | Apparatus for synchronously generating clock signals in a data processing system |
| IL96808A (en) | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| BE1004668A3 (nl) | 1991-04-02 | 1993-01-05 | Bell Telephone Mfg | Beschermingsinrichting voor een optische zender/ontvangerinrichting. |
| US5255239A (en) * | 1991-08-13 | 1993-10-19 | Cypress Semiconductor Corporation | Bidirectional first-in-first-out memory device with transparent and user-testable capabilities |
| US5461627A (en) | 1991-12-24 | 1995-10-24 | Rypinski; Chandos A. | Access protocol for a common channel wireless network |
| JP2554816B2 (ja) | 1992-02-20 | 1996-11-20 | 株式会社東芝 | 半導体記憶装置 |
| JP3517237B2 (ja) | 1992-03-06 | 2004-04-12 | ラムバス・インコーポレーテッド | 同期バス・システムおよびそのためのメモリ装置 |
| US5355391A (en) | 1992-03-06 | 1994-10-11 | Rambus, Inc. | High speed bus system |
| AU3936693A (en) | 1992-03-25 | 1993-10-21 | Encore Computer U.S., Inc. | Fiber optic memory coupling system |
| US5432907A (en) | 1992-05-12 | 1995-07-11 | Network Resources Corporation | Network hub with integrated bridge |
| US5270964A (en) | 1992-05-19 | 1993-12-14 | Sun Microsystems, Inc. | Single in-line memory module |
| GB2270780A (en) | 1992-09-21 | 1994-03-23 | Ibm | Scatter-gather in data processing systems. |
| JPH06104707A (ja) | 1992-09-24 | 1994-04-15 | Canon Inc | 遅延装置 |
| JPH0713945A (ja) | 1993-06-16 | 1995-01-17 | Nippon Sheet Glass Co Ltd | 演算処理部および制御・記憶部分離型マルチプロセッサ ・システムのバス構造 |
| US5878273A (en) | 1993-06-24 | 1999-03-02 | Discovision Associates | System for microprogrammable state machine in video parser disabling portion of processing stages responsive to sequence-- end token generating by token generator responsive to received data |
| US5497494A (en) | 1993-07-23 | 1996-03-05 | International Business Machines Corporation | Method for saving and restoring the state of a CPU executing code in protected mode |
| US5467455A (en) * | 1993-11-03 | 1995-11-14 | Motorola, Inc. | Data processing system and method for performing dynamic bus termination |
| US5729709A (en) | 1993-11-12 | 1998-03-17 | Intel Corporation | Memory controller with burst addressing circuit |
| US5502621A (en) | 1994-03-31 | 1996-03-26 | Hewlett-Packard Company | Mirrored pin assignment for two sided multi-chip layout |
| US5566325A (en) | 1994-06-30 | 1996-10-15 | Digital Equipment Corporation | Method and apparatus for adaptive memory access |
| US6175571B1 (en) | 1994-07-22 | 2001-01-16 | Network Peripherals, Inc. | Distributed memory switching hub |
| US5978567A (en) | 1994-07-27 | 1999-11-02 | Instant Video Technologies Inc. | System for distribution of interactive multimedia and linear programs by enabling program webs which include control scripts to define presentation by client transceiver |
| US5553070A (en) | 1994-09-13 | 1996-09-03 | Riley; Robert E. | Data link module for time division multiplexing control systems |
| JPH08123717A (ja) | 1994-10-25 | 1996-05-17 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US6804760B2 (en) | 1994-12-23 | 2004-10-12 | Micron Technology, Inc. | Method for determining a type of memory present in a system |
| US5715456A (en) | 1995-02-13 | 1998-02-03 | International Business Machines Corporation | Method and apparatus for booting a computer system without pre-installing an operating system |
| US5638534A (en) * | 1995-03-31 | 1997-06-10 | Samsung Electronics Co., Ltd. | Memory controller which executes read and write commands out of order |
| US5875352A (en) | 1995-11-03 | 1999-02-23 | Sun Microsystems, Inc. | Method and apparatus for multiple channel direct memory access control |
| US5834956A (en) | 1995-12-29 | 1998-11-10 | Intel Corporation | Core clock correction in a 2/N mode clocking scheme |
| US7681005B1 (en) | 1996-01-11 | 2010-03-16 | Micron Technology, Inc. | Asynchronously-accessible memory device with mode selection circuitry for burst or pipelined operation |
| US5966724A (en) | 1996-01-11 | 1999-10-12 | Micron Technology, Inc. | Synchronous memory device with dual page and burst mode operations |
| US5832250A (en) | 1996-01-26 | 1998-11-03 | Unisys Corporation | Multi set cache structure having parity RAMs holding parity bits for tag data and for status data utilizing prediction circuitry that predicts and generates the needed parity bits |
| US5819304A (en) | 1996-01-29 | 1998-10-06 | Iowa State University Research Foundation, Inc. | Random access memory assembly |
| US5659798A (en) | 1996-02-02 | 1997-08-19 | Blumrich; Matthias Augustin | Method and system for initiating and loading DMA controller registers by using user-level programs |
| US5799048A (en) | 1996-04-17 | 1998-08-25 | Sun Microsystems, Inc. | Phase detector for clock synchronization and recovery |
| US5687325A (en) | 1996-04-19 | 1997-11-11 | Chang; Web | Application specific field programmable gate array |
| US6064706A (en) | 1996-05-01 | 2000-05-16 | Alcatel Usa, Inc. | Apparatus and method of desynchronizing synchronously mapped asynchronous data |
| US5818844A (en) | 1996-06-06 | 1998-10-06 | Advanced Micro Devices, Inc. | Address generation and data path arbitration to and from SRAM to accommodate multiple transmitted packets |
| US5900020A (en) | 1996-06-27 | 1999-05-04 | Sequent Computer Systems, Inc. | Method and apparatus for maintaining an order of write operations by processors in a multiprocessor computer to maintain memory consistency |
| US5875454A (en) | 1996-07-24 | 1999-02-23 | International Business Machiness Corporation | Compressed data cache storage system |
| JPH1049511A (ja) | 1996-08-02 | 1998-02-20 | Oki Electric Ind Co Ltd | １チップマイクロコンピュータ |
| JP4070255B2 (ja) | 1996-08-13 | 2008-04-02 | 富士通株式会社 | 半導体集積回路 |
| TW304288B (en) | 1996-08-16 | 1997-05-01 | United Microelectronics Corp | Manufacturing method of semiconductor memory device with capacitor |
| US5706224A (en) | 1996-10-10 | 1998-01-06 | Quality Semiconductor, Inc. | Content addressable memory and random access memory partition circuit |
| US6272600B1 (en) | 1996-11-15 | 2001-08-07 | Hyundai Electronics America | Memory request reordering in a data processing system |
| US6167486A (en) | 1996-11-18 | 2000-12-26 | Nec Electronics, Inc. | Parallel access virtual channel memory system with cacheable channels |
| JPH10283301A (ja) | 1996-12-19 | 1998-10-23 | Texas Instr Inc <Ti> | アドレスとデータをメモリモジュールへ分配する装置及び方法 |
| KR100239716B1 (ko) * | 1996-12-30 | 2000-01-15 | 김영환 | 소형 컴퓨터 시스템 인터페이스 콘트롤러의 진단 테스트 장치 |
| US6308248B1 (en) | 1996-12-31 | 2001-10-23 | Compaq Computer Corporation | Method and system for allocating memory space using mapping controller, page table and frame numbers |
| US6031241A (en) | 1997-03-11 | 2000-02-29 | University Of Central Florida | Capillary discharge extreme ultraviolet lamp source for EUV microlithography and other related applications |
| US6271582B1 (en) | 1997-04-07 | 2001-08-07 | Micron Technology, Inc. | Interdigitated leads-over-chip lead frame, device, and method for supporting an integrated circuit die |
| KR100202385B1 (ko) | 1997-06-04 | 1999-06-15 | 윤종용 | Hdlc를 이용한 반이중 통신용 송신 장치 |
| US5946712A (en) | 1997-06-04 | 1999-08-31 | Oak Technology, Inc. | Apparatus and method for reading data from synchronous memory |
| US6044429A (en) | 1997-07-10 | 2000-03-28 | Micron Technology, Inc. | Method and apparatus for collision-free data transfers in a memory device with selectable data or address paths |
| US6243769B1 (en) | 1997-07-18 | 2001-06-05 | Micron Technology, Inc. | Dynamic buffer allocation for a computer system |
| US6073190A (en) | 1997-07-18 | 2000-06-06 | Micron Electronics, Inc. | System for dynamic buffer allocation comprising control logic for controlling a first address buffer and a first data buffer as a matched pair |
| US6760833B1 (en) | 1997-08-01 | 2004-07-06 | Micron Technology, Inc. | Split embedded DRAM processor |
| US6105075A (en) | 1997-08-05 | 2000-08-15 | Adaptec, Inc. | Scatter gather memory system for a hardware accelerated command interpreter engine |
| US6137780A (en) | 1997-08-07 | 2000-10-24 | At&T Corp | Apparatus and method to monitor communication system status |
| JP4014708B2 (ja) | 1997-08-21 | 2007-11-28 | 株式会社ルネサステクノロジ | 半導体集積回路装置の設計方法 |
| US6249802B1 (en) | 1997-09-19 | 2001-06-19 | Silicon Graphics, Inc. | Method, system, and computer program product for allocating physical memory in a distributed shared memory network |
| DE69811262T2 (de) | 1997-10-10 | 2003-11-27 | Rambus Inc., Los Altos | Verfahren und vorrichtung zur ausfallsicheren resynchronisation mit minimaler latenzzeit |
| JPH11120120A (ja) | 1997-10-13 | 1999-04-30 | Fujitsu Ltd | カードバス用インターフェース回路及びそれを有するカードバス用ｐｃカード |
| FR2770008B1 (fr) | 1997-10-16 | 2001-10-12 | Alsthom Cge Alkatel | Dispositif de communication entre plusieurs processeurs |
| US5987196A (en) | 1997-11-06 | 1999-11-16 | Micron Technology, Inc. | Semiconductor structure having an optical signal path in a substrate and method for forming the same |
| US6098158A (en) | 1997-12-18 | 2000-08-01 | International Business Machines Corporation | Software-enabled fast boot |
| US6014721A (en) | 1998-01-07 | 2000-01-11 | International Business Machines Corporation | Method and system for transferring data between buses having differing ordering policies |
| US6023726A (en) | 1998-01-20 | 2000-02-08 | Netscape Communications Corporation | User configurable prefetch control system for enabling client to prefetch documents from a network server |
| US6721860B2 (en) | 1998-01-29 | 2004-04-13 | Micron Technology, Inc. | Method for bus capacitance reduction |
| GB2333896B (en) | 1998-01-31 | 2003-04-09 | Mitel Semiconductor Ab | Vertical cavity surface emitting laser |
| US6742098B1 (en) | 2000-10-03 | 2004-05-25 | Intel Corporation | Dual-port buffer-to-memory interface |
| US7024518B2 (en) | 1998-02-13 | 2006-04-04 | Intel Corporation | Dual-port buffer-to-memory interface |
| US6186400B1 (en) | 1998-03-20 | 2001-02-13 | Symbol Technologies, Inc. | Bar code reader with an integrated scanning component module mountable on printed circuit board |
| US6038630A (en) | 1998-03-24 | 2000-03-14 | International Business Machines Corporation | Shared access control device for integrated system with multiple functional units accessing external structures over multiple data buses |
| US6079008A (en) | 1998-04-03 | 2000-06-20 | Patton Electronics Co. | Multiple thread multiple data predictive coded parallel processing system and method |
| US6247107B1 (en) | 1998-04-06 | 2001-06-12 | Advanced Micro Devices, Inc. | Chipset configured to perform data-directed prefetching |
| JPH11316617A (ja) | 1998-05-01 | 1999-11-16 | Mitsubishi Electric Corp | 半導体回路装置 |
| KR100283243B1 (ko) | 1998-05-11 | 2001-03-02 | 구자홍 | 운영체제의 부팅방법 |
| US6167465A (en) | 1998-05-20 | 2000-12-26 | Aureal Semiconductor, Inc. | System for managing multiple DMA connections between a peripheral device and a memory and performing real-time operations on data carried by a selected DMA connection |
| SG75958A1 (en) | 1998-06-01 | 2000-10-24 | Hitachi Ulsi Sys Co Ltd | Semiconductor device and a method of producing semiconductor device |
| US6405280B1 (en) | 1998-06-05 | 2002-06-11 | Micron Technology, Inc. | Packet-oriented synchronous DRAM interface supporting a plurality of orderings for data block transfers within a burst sequence |
| US6301637B1 (en) | 1998-06-08 | 2001-10-09 | Storage Technology Corporation | High performance data paths |
| US6134624A (en) | 1998-06-08 | 2000-10-17 | Storage Technology Corporation | High bandwidth cache system |
| US6067649A (en) | 1998-06-10 | 2000-05-23 | Compaq Computer Corporation | Method and apparatus for a low power self test of a memory subsystem |
| US6453377B1 (en) | 1998-06-16 | 2002-09-17 | Micron Technology, Inc. | Computer including optical interconnect, memory unit, and method of assembling a computer |
| US6289068B1 (en) | 1998-06-22 | 2001-09-11 | Xilinx, Inc. | Delay lock loop with clock phase shifter |
| JP2000011640A (ja) | 1998-06-23 | 2000-01-14 | Nec Corp | 半導体記憶装置 |
| FR2780535B1 (fr) | 1998-06-25 | 2000-08-25 | Inst Nat Rech Inf Automat | Dispositif de traitement de donnees d'acquisition, notamment de donnees d'image |
| JP3178423B2 (ja) | 1998-07-03 | 2001-06-18 | 日本電気株式会社 | バーチャルチャネルｓｄｒａｍ |
| US6912637B1 (en) | 1998-07-08 | 2005-06-28 | Broadcom Corporation | Apparatus and method for managing memory in a network switch |
| US6286083B1 (en) | 1998-07-08 | 2001-09-04 | Compaq Computer Corporation | Computer system with adaptive memory arbitration scheme |
| US6862622B2 (en) | 1998-07-10 | 2005-03-01 | Van Drebbel Mariner Llc | Transmission control protocol/internet protocol (TCP/IP) packet-centric wireless point to multi-point (PTMP) transmission system architecture |
| JP3248617B2 (ja) | 1998-07-14 | 2002-01-21 | 日本電気株式会社 | 半導体記憶装置 |
| US6272609B1 (en) | 1998-07-31 | 2001-08-07 | Micron Electronics, Inc. | Pipelined memory controller |
| US6061296A (en) | 1998-08-17 | 2000-05-09 | Vanguard International Semiconductor Corporation | Multiple data clock activation with programmable delay for use in multiple CAS latency memory devices |
| US6219725B1 (en) | 1998-08-28 | 2001-04-17 | Hewlett-Packard Company | Method and apparatus for performing direct memory access transfers involving non-sequentially-addressable memory locations |
| US6029250A (en) | 1998-09-09 | 2000-02-22 | Micron Technology, Inc. | Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same |
| US6910109B2 (en) | 1998-09-30 | 2005-06-21 | Intel Corporation | Tracking memory page state |
| US6622188B1 (en) * | 1998-09-30 | 2003-09-16 | International Business Machines Corporation | 12C bus expansion apparatus and method therefor |
| US6587912B2 (en) | 1998-09-30 | 2003-07-01 | Intel Corporation | Method and apparatus for implementing multiple memory buses on a memory module |
| TW498215B (en) | 1998-10-30 | 2002-08-11 | Ind Tech Res Inst | Ring topology network switch using dual-port memory |
| US6243831B1 (en) | 1998-10-31 | 2001-06-05 | Compaq Computer Corporation | Computer system with power loss protection mechanism |
| JP3248500B2 (ja) | 1998-11-12 | 2002-01-21 | 日本電気株式会社 | 半導体記憶装置およびそのデータ読み出し方法 |
| US6434639B1 (en) | 1998-11-13 | 2002-08-13 | Intel Corporation | System for combining requests associated with one or more memory locations that are collectively associated with a single cache line to furnish a single memory operation |
| US6425021B1 (en) | 1998-11-16 | 2002-07-23 | Lsi Logic Corporation | System for transferring data packets of different context utilizing single interface and concurrently processing data packets of different contexts |
| US6453370B1 (en) | 1998-11-16 | 2002-09-17 | Infineion Technologies Ag | Using of bank tag registers to avoid a background operation collision in memory systems |
| US6438622B1 (en) | 1998-11-17 | 2002-08-20 | Intel Corporation | Multiprocessor system including a docking system |
| US6100735A (en) | 1998-11-19 | 2000-08-08 | Centillium Communications, Inc. | Segmented dual delay-locked loop for precise variable-phase clock generation |
| US6430696B1 (en) | 1998-11-30 | 2002-08-06 | Micron Technology, Inc. | Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same |
| US6463059B1 (en) | 1998-12-04 | 2002-10-08 | Koninklijke Philips Electronics N.V. | Direct memory access execution engine with indirect addressing of circular queues in addition to direct memory addressing |
| US6349363B2 (en) | 1998-12-08 | 2002-02-19 | Intel Corporation | Multi-section cache with different attributes for each section |
| US6374360B1 (en) | 1998-12-11 | 2002-04-16 | Micron Technology, Inc. | Method and apparatus for bit-to-bit timing correction of a high speed memory bus |
| US6067262A (en) | 1998-12-11 | 2000-05-23 | Lsi Logic Corporation | Redundancy analysis for embedded memories with built-in self test and built-in self repair |
| FR2787600B1 (fr) | 1998-12-17 | 2001-11-16 | St Microelectronics Sa | Memoire tampon associee a plusieurs canaux de communication de donnees |
| US6487556B1 (en) | 1998-12-18 | 2002-11-26 | International Business Machines Corporation | Method and system for providing an associative datastore within a data processing system |
| US6191663B1 (en) | 1998-12-22 | 2001-02-20 | Intel Corporation | Echo reduction on bit-serial, multi-drop bus |
| US6367074B1 (en) | 1998-12-28 | 2002-04-02 | Intel Corporation | Operation of a system |
| US6598154B1 (en) | 1998-12-29 | 2003-07-22 | Intel Corporation | Precoding branch instructions to reduce branch-penalty in pipelined processors |
| US6061263A (en) | 1998-12-29 | 2000-05-09 | Intel Corporation | Small outline rambus in-line memory module |
| US6324485B1 (en) | 1999-01-26 | 2001-11-27 | Newmillennia Solutions, Inc. | Application specific automated test equipment system for testing integrated circuit devices in a native environment |
| CN100359601C (zh) | 1999-02-01 | 2008-01-02 | 株式会社日立制作所 | 半导体集成电路和非易失性存储器元件 |
| US6327650B1 (en) | 1999-02-12 | 2001-12-04 | Vsli Technology, Inc. | Pipelined multiprocessing with upstream processor concurrently writing to local register and to register of downstream processor |
| US6285349B1 (en) | 1999-02-26 | 2001-09-04 | Intel Corporation | Correcting non-uniformity in displays |
| US6564329B1 (en) | 1999-03-16 | 2003-05-13 | Linkup Systems Corporation | System and method for dynamic clock generation |
| US6496909B1 (en) | 1999-04-06 | 2002-12-17 | Silicon Graphics, Inc. | Method for managing concurrent access to virtual memory data structures |
| US6249937B1 (en) * | 1999-04-14 | 2001-06-26 | Capewell Components Company Limited Partnership | Parachute canopy release |
| US6381190B1 (en) | 1999-05-13 | 2002-04-30 | Nec Corporation | Semiconductor memory device in which use of cache can be selected |
| US6233376B1 (en) | 1999-05-18 | 2001-05-15 | The United States Of America As Represented By The Secretary Of The Navy | Embedded fiber optic circuit boards and integrated circuits |
| JP3376315B2 (ja) | 1999-05-18 | 2003-02-10 | 日本電気株式会社 | ビット同期回路 |
| US6294937B1 (en) | 1999-05-25 | 2001-09-25 | Lsi Logic Corporation | Method and apparatus for self correcting parallel I/O circuitry |
| US6449308B1 (en) | 1999-05-25 | 2002-09-10 | Intel Corporation | High-speed digital distribution system |
| JP3721283B2 (ja) | 1999-06-03 | 2005-11-30 | 株式会社日立製作所 | 主記憶共有型マルチプロセッサシステム |
| TW548547B (en) | 1999-06-18 | 2003-08-21 | Ibm | Method and system for maintaining cache coherency for write-through store operations in a multiprocessor system |
| JP2001014840A (ja) | 1999-06-24 | 2001-01-19 | Nec Corp | 複数ラインバッファ型メモリｌｓｉ |
| US6434736B1 (en) | 1999-07-08 | 2002-08-13 | Intel Corporation | Location based timing scheme in memory design |
| US6401213B1 (en) | 1999-07-09 | 2002-06-04 | Micron Technology, Inc. | Timing circuit for high speed memory |
| US6477592B1 (en) | 1999-08-06 | 2002-11-05 | Integrated Memory Logic, Inc. | System for I/O interfacing for semiconductor chip utilizing addition of reference element to each data element in first data stream and interpret to recover data elements of second data stream |
| US6629220B1 (en) | 1999-08-20 | 2003-09-30 | Intel Corporation | Method and apparatus for dynamic arbitration between a first queue and a second queue based on a high priority transaction type |
| US6493803B1 (en) | 1999-08-23 | 2002-12-10 | Advanced Micro Devices, Inc. | Direct memory access controller with channel width configurability support |
| US6539490B1 (en) | 1999-08-30 | 2003-03-25 | Micron Technology, Inc. | Clock distribution without clock delay or skew |
| US6552564B1 (en) | 1999-08-30 | 2003-04-22 | Micron Technology, Inc. | Technique to reduce reflections and ringing on CMOS interconnections |
| US6307769B1 (en) | 1999-09-02 | 2001-10-23 | Micron Technology, Inc. | Semiconductor devices having mirrored terminal arrangements, devices including same, and methods of testing such semiconductor devices |
| US6594713B1 (en) | 1999-09-10 | 2003-07-15 | Texas Instruments Incorporated | Hub interface unit and application unit interfaces for expanded direct memory access processor |
| US6467013B1 (en) | 1999-09-30 | 2002-10-15 | Intel Corporation | Memory transceiver to couple an additional memory channel to an existing memory channel |
| US6438668B1 (en) | 1999-09-30 | 2002-08-20 | Apple Computer, Inc. | Method and apparatus for reducing power consumption in a digital processing system |
| US6636912B2 (en) | 1999-10-07 | 2003-10-21 | Intel Corporation | Method and apparatus for mode selection in a computer system |
| US6421744B1 (en) | 1999-10-25 | 2002-07-16 | Motorola, Inc. | Direct memory access controller and method therefor |
| US6633576B1 (en) | 1999-11-04 | 2003-10-14 | William Melaragni | Apparatus and method for interleaved packet storage |
| KR100319292B1 (ko) | 1999-12-02 | 2002-01-05 | 윤종용 | 빠른 부팅 속도를 갖는 컴퓨터 시스템 및 그 방법 |
| JP2001161912A (ja) | 1999-12-09 | 2001-06-19 | Maruhon Ind Co Ltd | パチンコ機における遊技球の発射異常報知装置 |
| US6501471B1 (en) | 1999-12-13 | 2002-12-31 | Intel Corporation | Volume rendering |
| JP3546788B2 (ja) | 1999-12-20 | 2004-07-28 | 日本電気株式会社 | メモリ制御回路 |
| JP3356747B2 (ja) | 1999-12-22 | 2002-12-16 | エヌイーシーマイクロシステム株式会社 | 半導体記憶装置 |
| US6628294B1 (en) | 1999-12-31 | 2003-09-30 | Intel Corporation | Prefetching of virtual-to-physical address translation for display data |
| KR100343383B1 (ko) | 2000-01-05 | 2002-07-15 | 윤종용 | 반도체 메모리 장치 및 이 장치의 데이터 샘플링 방법 |
| US6297702B1 (en) | 2000-01-10 | 2001-10-02 | Honeywell International Inc. | Phase lock loop system and method |
| US6745275B2 (en) | 2000-01-25 | 2004-06-01 | Via Technologies, Inc. | Feedback system for accomodating different memory module loading |
| US6823023B1 (en) | 2000-01-31 | 2004-11-23 | Intel Corporation | Serial bus communication system |
| US6185352B1 (en) | 2000-02-24 | 2001-02-06 | Siecor Operations, Llc | Optical fiber ribbon fan-out cables |
| JP2001265539A (ja) | 2000-03-16 | 2001-09-28 | Fuji Xerox Co Ltd | アレイ型記憶装置及び情報処理システム |
| JP2001274323A (ja) | 2000-03-24 | 2001-10-05 | Hitachi Ltd | 半導体装置とそれを搭載した半導体モジュール、および半導体装置の製造方法 |
| US6728800B1 (en) | 2000-06-28 | 2004-04-27 | Intel Corporation | Efficient performance based scheduling mechanism for handling multiple TLB operations |
| US6594722B1 (en) | 2000-06-29 | 2003-07-15 | Intel Corporation | Mechanism for managing multiple out-of-order packet streams in a PCI host bridge |
| JP2002014875A (ja) | 2000-06-30 | 2002-01-18 | Mitsubishi Electric Corp | 半導体集積回路、半導体集積回路のメモリリペア方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体 |
| US6799268B1 (en) | 2000-06-30 | 2004-09-28 | Intel Corporation | Branch ordering buffer |
| US6754812B1 (en) | 2000-07-06 | 2004-06-22 | Intel Corporation | Hardware predication for conditional instruction path branching |
| US6816947B1 (en) | 2000-07-20 | 2004-11-09 | Silicon Graphics, Inc. | System and method for memory arbitration |
| US6845409B1 (en) | 2000-07-25 | 2005-01-18 | Sun Microsystems, Inc. | Data exchange methods for a switch which selectively forms a communication channel between a processing unit and multiple devices |
| US6625687B1 (en) | 2000-09-18 | 2003-09-23 | Intel Corporation | Memory module employing a junction circuit for point-to-point connection isolation, voltage translation, data synchronization, and multiplexing/demultiplexing |
| US6453393B1 (en) | 2000-09-18 | 2002-09-17 | Intel Corporation | Method and apparatus for interfacing to a computer memory |
| US6526483B1 (en) | 2000-09-20 | 2003-02-25 | Broadcom Corporation | Page open hint in transactions |
| US6523092B1 (en) | 2000-09-29 | 2003-02-18 | Intel Corporation | Cache line replacement policy enhancement to avoid memory page thrashing |
| US6523093B1 (en) * | 2000-09-29 | 2003-02-18 | Intel Corporation | Prefetch buffer allocation and filtering system |
| US6859208B1 (en) | 2000-09-29 | 2005-02-22 | Intel Corporation | Shared translation address caching |
| US6658509B1 (en) | 2000-10-03 | 2003-12-02 | Intel Corporation | Multi-tier point-to-point ring memory interface |
| US7187742B1 (en) | 2000-10-06 | 2007-03-06 | Xilinx, Inc. | Synchronized multi-output digital clock manager |
| US6631440B2 (en) | 2000-11-30 | 2003-10-07 | Hewlett-Packard Development Company | Method and apparatus for scheduling memory calibrations based on transactions |
| US6792059B2 (en) | 2000-11-30 | 2004-09-14 | Trw Inc. | Early/on-time/late gate bit synchronizer |
| TW502174B (en) | 2000-12-08 | 2002-09-11 | Silicon Integrated Sys Corp | Pipelined SDRAM memory controller to optimize bus utilization |
| US6807630B2 (en) | 2000-12-15 | 2004-10-19 | International Business Machines Corporation | Method for fast reinitialization wherein a saved system image of an operating system is transferred into a primary memory from a secondary memory |
| US6801994B2 (en) | 2000-12-20 | 2004-10-05 | Microsoft Corporation | Software management systems and methods for automotive computing devices |
| US6622227B2 (en) | 2000-12-27 | 2003-09-16 | Intel Corporation | Method and apparatus for utilizing write buffers in memory control/interface |
| US6751703B2 (en) | 2000-12-27 | 2004-06-15 | Emc Corporation | Data storage systems and methods which utilize an on-board cache |
| US6493250B2 (en) | 2000-12-28 | 2002-12-10 | Intel Corporation | Multi-tier point-to-point buffered memory interface |
| US20020118692A1 (en) * | 2001-01-04 | 2002-08-29 | Oberman Stuart F. | Ensuring proper packet ordering in a cut-through and early-forwarding network switch |
| US6889304B2 (en) | 2001-02-28 | 2005-05-03 | Rambus Inc. | Memory device supporting a dynamically configurable core organization |
| DE10110469A1 (de) | 2001-03-05 | 2002-09-26 | Infineon Technologies Ag | Integrierter Speicher und Verfahren zum Testen und Reparieren desselben |
| US6877079B2 (en) | 2001-03-06 | 2005-04-05 | Samsung Electronics Co., Ltd. | Memory system having point-to-point bus configuration |
| US6782435B2 (en) * | 2001-03-26 | 2004-08-24 | Intel Corporation | Device for spatially and temporally reordering for data between a processor, memory and peripherals |
| US6904499B2 (en) | 2001-03-30 | 2005-06-07 | Intel Corporation | Controlling cache memory in external chipset using processor |
| US7107399B2 (en) | 2001-05-11 | 2006-09-12 | International Business Machines Corporation | Scalable memory |
| US6670959B2 (en) | 2001-05-18 | 2003-12-30 | Sun Microsystems, Inc. | Method and apparatus for reducing inefficiencies in shared memory devices |
| US6697926B2 (en) | 2001-06-06 | 2004-02-24 | Micron Technology, Inc. | Method and apparatus for determining actual write latency and accurately aligning the start of data capture with the arrival of data at a memory device |
| SE524110C2 (sv) | 2001-06-06 | 2004-06-29 | Kvaser Consultant Ab | Anordning och förfarande vid system med lokalt utplacerade modulenheter samt kontaktenhet för anslutning av sådan modulenhet |
| US6920533B2 (en) | 2001-06-27 | 2005-07-19 | Intel Corporation | System boot time reduction method |
| US20030005344A1 (en) | 2001-06-29 | 2003-01-02 | Bhamidipati Sriram M. | Synchronizing data with a capture pulse and synchronizer |
| US6721195B2 (en) | 2001-07-12 | 2004-04-13 | Micron Technology, Inc. | Reversed memory module socket and motherboard incorporating same |
| US6665498B1 (en) | 2001-07-20 | 2003-12-16 | Wenbin Jiang | High-speed optical data links |
| US6792496B2 (en) | 2001-08-02 | 2004-09-14 | Intel Corporation | Prefetching data for peripheral component interconnect devices |
| US6727609B2 (en) * | 2001-08-08 | 2004-04-27 | Hamilton Sundstrand Corporation | Cooling of a rotor for a rotary electric machine |
| US6904556B2 (en) | 2001-08-09 | 2005-06-07 | Emc Corporation | Systems and methods which utilize parity sets |
| US6681292B2 (en) | 2001-08-27 | 2004-01-20 | Intel Corporation | Distributed read and write caching implementation for optimized input/output applications |
| US6768358B2 (en) | 2001-08-29 | 2004-07-27 | Analog Devices, Inc. | Phase locked loop fast power up methods and apparatus |
| US7941056B2 (en) | 2001-08-30 | 2011-05-10 | Micron Technology, Inc. | Optical interconnect in high-speed memory systems |
| US6665202B2 (en) | 2001-09-25 | 2003-12-16 | Integrated Device Technology, Inc. | Content addressable memory (CAM) devices that can identify highest priority matches in non-sectored CAM arrays and methods of operating same |
| US6718440B2 (en) | 2001-09-28 | 2004-04-06 | Intel Corporation | Memory access latency hiding with hint buffer |
| DE10153657C2 (de) | 2001-10-31 | 2003-11-06 | Infineon Technologies Ag | Anordnung zur Datenübertragung in einem Halbleiterspeichersystem und Datenübertragungsverfahren dafür |
| US6886048B2 (en) | 2001-11-15 | 2005-04-26 | Hewlett-Packard Development Company, L.P. | Techniques for processing out-of-order requests in a processor-based system |
| US6646929B1 (en) | 2001-12-05 | 2003-11-11 | Lsi Logic Corporation | Methods and structure for read data synchronization with minimal latency |
| KR100454123B1 (ko) | 2001-12-06 | 2004-10-26 | 삼성전자주식회사 | 반도체 집적 회로 장치 및 그것을 구비한 모듈 |
| US6775747B2 (en) | 2002-01-03 | 2004-08-10 | Intel Corporation | System and method for performing page table walks on speculative software prefetch operations |
| US6523483B1 (en) * | 2002-01-16 | 2003-02-25 | Holland Company | Cement hopper car hatch anti-accumulator |
| US6804764B2 (en) | 2002-01-22 | 2004-10-12 | Mircron Technology, Inc. | Write clock and data window tuning based on rank select |
| US6670833B2 (en) | 2002-01-23 | 2003-12-30 | Intel Corporation | Multiple VCO phase lock loop architecture |
| US7006533B2 (en) | 2002-02-19 | 2006-02-28 | Intel Corporation | Method and apparatus for hublink read return streaming |
| US6912612B2 (en) | 2002-02-25 | 2005-06-28 | Intel Corporation | Shared bypass bus structure |
| US6774687B2 (en) | 2002-03-11 | 2004-08-10 | Micron Technology, Inc. | Method and apparatus for characterizing a delay locked loop |
| US6795899B2 (en) | 2002-03-22 | 2004-09-21 | Intel Corporation | Memory system with burst length shorter than prefetch length |
| US6735682B2 (en) | 2002-03-28 | 2004-05-11 | Intel Corporation | Apparatus and method for address calculation |
| US7110400B2 (en) | 2002-04-10 | 2006-09-19 | Integrated Device Technology, Inc. | Random access memory architecture and serial interface with continuous packet handling capability |
| JP2003309564A (ja) | 2002-04-17 | 2003-10-31 | Mitsubishi Electric Corp | マイクロコンピュータシステムおよびそれに使用されるトランシーバ |
| US20030217223A1 (en) | 2002-05-14 | 2003-11-20 | Infineon Technologies North America Corp. | Combined command set |
| US6731548B2 (en) | 2002-06-07 | 2004-05-04 | Micron Technology, Inc. | Reduced power registered memory module and method |
| US6898674B2 (en) | 2002-06-11 | 2005-05-24 | Intel Corporation | Apparatus, method, and system for synchronizing information prefetch between processors and memory controllers |
| US7486894B2 (en) * | 2002-06-25 | 2009-02-03 | Finisar Corporation | Transceiver module and integrated circuit with dual eye openers |
| DE10234934A1 (de) | 2002-07-31 | 2004-03-18 | Advanced Micro Devices, Inc., Sunnyvale | Antwortreihenwiederherstellungsmechanismus |
| US7117316B2 (en) | 2002-08-05 | 2006-10-03 | Micron Technology, Inc. | Memory hub and access method having internal row caching |
| US7149874B2 (en) | 2002-08-16 | 2006-12-12 | Micron Technology, Inc. | Memory hub bypass circuit and method |
| US6820181B2 (en) | 2002-08-29 | 2004-11-16 | Micron Technology, Inc. | Method and system for controlling memory accesses to memory modules having a memory hub architecture |
| US7836252B2 (en) | 2002-08-29 | 2010-11-16 | Micron Technology, Inc. | System and method for optimizing interconnections of memory devices in a multichip module |
| US6667926B1 (en) | 2002-09-09 | 2003-12-23 | Silicon Integrated Systems Corporation | Memory read/write arbitration method |
| US7102907B2 (en) | 2002-09-09 | 2006-09-05 | Micron Technology, Inc. | Wavelength division multiplexed memory module, memory system and method |
| US6821029B1 (en) | 2002-09-10 | 2004-11-23 | Xilinx, Inc. | High speed serial I/O technology using an optical link |
| US6811320B1 (en) | 2002-11-13 | 2004-11-02 | Russell Mistretta Abbott | System for connecting a fiber optic cable to an electronic device |
| US6727600B1 (en) * | 2002-11-18 | 2004-04-27 | Ilich Abdurachmanov | Small underwater generator with self-adjusting axial gap |
| DE10255937B4 (de) | 2002-11-29 | 2005-03-17 | Advanced Micro Devices, Inc., Sunnyvale | Ordnungsregelgesteuerte Befehlsspeicherung |
| US6978351B2 (en) | 2002-12-30 | 2005-12-20 | Intel Corporation | Method and system to improve prefetching operations |
| US7366423B2 (en) | 2002-12-31 | 2008-04-29 | Intel Corporation | System having multiple agents on optical and electrical bus |
| US6961259B2 (en) | 2003-01-23 | 2005-11-01 | Micron Technology, Inc. | Apparatus and methods for optically-coupled memory systems |
| US7469316B2 (en) * | 2003-02-10 | 2008-12-23 | Intel Corporation | Buffered writes and memory page control |
| JP3841762B2 (ja) | 2003-02-18 | 2006-11-01 | ファナック株式会社 | サーボモータ制御システム |
| US7020757B2 (en) | 2003-03-27 | 2006-03-28 | Hewlett-Packard Development Company, L.P. | Providing an arrangement of memory devices to enable high-speed data access |
| US7366854B2 (en) | 2003-05-08 | 2008-04-29 | Hewlett-Packard Development Company, L.P. | Systems and methods for scheduling memory requests utilizing multi-level arbitration |
| US20050166006A1 (en) | 2003-05-13 | 2005-07-28 | Advanced Micro Devices, Inc. | System including a host connected serially in a chain to one or more memory modules that include a cache |
| US7386768B2 (en) | 2003-06-05 | 2008-06-10 | Intel Corporation | Memory channel with bit lane fail-over |
| US6937076B2 (en) | 2003-06-11 | 2005-08-30 | Micron Technology, Inc. | Clock synchronizing apparatus and method using frequency dependent variable delay |
| US20050015426A1 (en) | 2003-07-14 | 2005-01-20 | Woodruff Robert J. | Communicating data over a communication link |
| US7174432B2 (en) | 2003-08-19 | 2007-02-06 | Nvidia Corporation | Asynchronous, independent and multiple process shared memory system in an adaptive computing architecture |
| US7133991B2 (en) | 2003-08-20 | 2006-11-07 | Micron Technology, Inc. | Method and system for capturing and bypassing memory transactions in a hub-based memory system |
| US7136958B2 (en) | 2003-08-28 | 2006-11-14 | Micron Technology, Inc. | Multiple processor system and method including multiple memory hub modules |
| US7120743B2 (en) | 2003-10-20 | 2006-10-10 | Micron Technology, Inc. | Arbitration system and method for memory responses in a hub-based memory system |
| US7177211B2 (en) * | 2003-11-13 | 2007-02-13 | Intel Corporation | Memory channel test fixture and method |
| US7098714B2 (en) | 2003-12-08 | 2006-08-29 | Micron Technology, Inc. | Centralizing the lock point of a synchronous circuit |
| US7529800B2 (en) | 2003-12-18 | 2009-05-05 | International Business Machines Corporation | Queuing of conflicted remotely received transactions |
| US7181584B2 (en) | 2004-02-05 | 2007-02-20 | Micron Technology, Inc. | Dynamic command and/or address mirroring system and method for memory modules |
| US7412574B2 (en) | 2004-02-05 | 2008-08-12 | Micron Technology, Inc. | System and method for arbitration of memory responses in a hub-based memory system |
| US7788451B2 (en) | 2004-02-05 | 2010-08-31 | Micron Technology, Inc. | Apparatus and method for data bypass for a bi-directional data bus in a hub-based memory sub-system |
| US7257683B2 (en) | 2004-03-24 | 2007-08-14 | Micron Technology, Inc. | Memory arbitration system and method having an arbitration packet protocol |
| US7447240B2 (en) | 2004-03-29 | 2008-11-04 | Micron Technology, Inc. | Method and system for synchronizing communications links in a hub-based memory system |
| US6980042B2 (en) | 2004-04-05 | 2005-12-27 | Micron Technology, Inc. | Delay line synchronizer apparatus and method |
| US7363419B2 (en) * | 2004-05-28 | 2008-04-22 | Micron Technology, Inc. | Method and system for terminating write commands in a hub-based memory system |
| US7046060B1 (en) | 2004-10-27 | 2006-05-16 | Infineon Technologies, Ag | Method and apparatus compensating for frequency drift in a delay locked loop |
| US7116143B2 (en) | 2004-12-30 | 2006-10-03 | Micron Technology, Inc. | Synchronous clock generator including duty cycle correction |
| JP4812016B2 (ja) | 2006-07-25 | 2011-11-09 | ダイコク電機株式会社 | 遊技機用ドラム式表示装置 |
| US7768325B2 (en) | 2008-04-23 | 2010-08-03 | International Business Machines Corporation | Circuit and design structure for synchronizing multiple digital signals |
-
2004
- 2004-02-05 US US10/773,583 patent/US7788451B2/en active Active
-
2005
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- 2005-01-25 KR KR1020067018092A patent/KR100855193B1/ko active IP Right Grant
- 2005-02-05 TW TW094104058A patent/TWI321727B/zh active
-
2010
- 2010-07-20 US US12/840,007 patent/US8291173B2/en not_active Expired - Lifetime
-
2012
- 2012-09-12 US US13/612,490 patent/US8694735B2/en not_active Expired - Lifetime
-
2014
- 2014-03-24 US US14/223,443 patent/US9164937B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05342084A (ja) * | 1992-06-08 | 1993-12-24 | Matsushita Electric Ind Co Ltd | データ記憶装置及びデータ記憶方法 |
| WO2003104996A1 (en) * | 2002-06-07 | 2003-12-18 | Micron Technology, Inc. | Memory hub with internal cache and/or memory access prediction |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9164937B2 (en) | 2004-02-05 | 2015-10-20 | Micron Technology, Inc. | Apparatus and method for data bypass for a bi-directional data bus in a hub-based memory sub-system |
| US8082404B2 (en) | 2004-03-24 | 2011-12-20 | Micron Technology, Inc. | Memory arbitration system and method having an arbitration packet protocol |
| US8555006B2 (en) | 2004-03-24 | 2013-10-08 | Micron Technology, Inc. | Memory arbitration system and method having an arbitration packet protocol |
| US9032166B2 (en) | 2004-03-24 | 2015-05-12 | Micron Technology, Inc. | Memory arbitration system and method having an arbitration packet protocol |
| JP2009528588A (ja) * | 2006-02-27 | 2009-08-06 | トレック・２０００・インターナショナル・リミテッド | カスケードメモリのための方法及び装置 |
| US9348785B2 (en) | 2008-08-05 | 2016-05-24 | Micron Technology, Inc. | Flexible and expandable memory architectures |
| JP2011530736A (ja) * | 2008-08-05 | 2011-12-22 | マイクロン テクノロジー， インク． | フレキシブルで拡張可能なメモリアーキテクチャ |
| US9379005B2 (en) | 2010-06-28 | 2016-06-28 | Micron Technology, Inc. | Three dimensional memory and methods of forming the same |
| US9780115B2 (en) | 2010-06-28 | 2017-10-03 | Micron Technology, Inc. | Three dimensional memory and methods of forming the same |
| US10090324B2 (en) | 2010-06-28 | 2018-10-02 | Micron Technology, Inc. | Three dimensional memory and methods of forming the same |
| US10510769B2 (en) | 2010-06-28 | 2019-12-17 | Micron Technology, Inc. | Three dimensional memory and methods of forming the same |
| US10872903B2 (en) | 2010-06-28 | 2020-12-22 | Micron Technology, Inc. | Three dimensional memory and methods of forming the same |
| US11700730B2 (en) | 2010-06-28 | 2023-07-11 | Micron Technology, Inc. | Three dimensional memory and methods of forming the same |
| US10586802B2 (en) | 2011-02-25 | 2020-03-10 | Micron Technology, Inc. | Charge storage apparatus and methods |
| US11581324B2 (en) | 2011-02-25 | 2023-02-14 | Micron Technology, Inc. | Charge storage apparatus and methods |
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