KR100855193B1 - 허브-기반 메모리 서브-시스템에서 양방향 데이터 버스용데이터 바이패스 장치 및 방법 - Google Patents

허브-기반 메모리 서브-시스템에서 양방향 데이터 버스용데이터 바이패스 장치 및 방법 Download PDF

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Abstract

메모리 허브는 각 데이터 버스들에 연결하는 제 1 및 제 2 링크 인터페이스들, 상기 제 1 및 제 2 링크 인터페이스들에 연결되어 상기 제 1 및 제 2 링크 인터페이스들 간에 데이터를 전송하는 데이터 경로를 포함하고, 상기 데이터 경로에 연결되어 상기 데이터 경로 상에 기록 데이터를 연결하고 상기 기록 데이터를 일시적으로 저장시켜 상기 기록 데이터가 일시적으로 저장되는 동안 상기 데이터 경로를 통해서 판독 데이터를 전송되게 하는 기록 바이패스 회로를 더 포함한다. 메모리 시스템 내의 메모리 위치에 데이터를 기록하는 방법은 메모리 시스템에서 판독 데이터에 액세스하는 단계, 기록 데이터를 메모리 시스템에 제공하는 단계, 및 상기 기록 데이터를 일시적 저장하는 레지스터에 연결하는 단계를 포함한다. 기록 데이터는 메모리 버스에 재연결되어 판독 데이터의 제공 후 메모리 위치에 기록된다.
허브-기반 메모리 서브-시스템, 메모리 허브 제어기, 링크 인터페이스, 기록 바이패스 회로, 선입선출 레지스터

Description

허브-기반 메모리 서브-시스템에서 양방향 데이터 버스용 데이터 바이패스 장치 및 방법{Apparatus and method for data bypass for a bi-directional data bus in a hub-based memory sub-system}
관련 출원들의 교차 참조
본 출원은 본원에 참조로서 통합된 2004년 2월 5일자로 출원된 발명의 명칭이 "APPARATUS AND METHOD FOR DATA BYPASS FOR A BI-DIRECTIONAL DATA BUS IN A HUB-BASED MEMORY SUB-SYSTEM"인 미국 특허 출원 제 10/773,583 호의 이점을 청구한 것이다.
본 발명은 메모리 시스템들에 관한 것이며, 특히 양방향 데이터 버스 상에서 데이터 충돌을 방지하는 데이터 바이패스를 갖는 메모리 모듈들에 관한 것이다.
컴퓨터 시스템들은 동적 랜덤 액세스 메모리("DRAM") 장치들과 같은 메모리 장치들을 이용하여 프로세서에 의해 액세스되는 데이터를 저장한다. 이들 메모리 장치들은 통상적으로, 컴퓨터 시스템에서 시스템 메모리로서 사용된다. 일반적인 컴퓨터 시스템에서, 프로세서는 프로세서 버스 및 메모리 제어기를 통해서 시스템 메모리와 통신한다. 일반적으로 다수의 메모리 장치들을 갖는 메모리 모듈들에 배열되는 시스템 메모리의 메모리 장치들은 메모리 버스를 통해서 메모리 제어기에 연결된다. 이 프로세서는 판독 명령과 같은 메모리 명령 및 데이터 또는 명령들을 판독하여야 하는 위치를 지정하는 어드레스를 포함하는 메모리 요청을 발행한다. 메모리 제어기는 명령 및 어드레스를 이용하여, 메모리 버스를 통해서 시스템 메모리로 인가되는 적절한 명령 신호들뿐만 아니라 로우 및 칼럼 어드레스들을 발생시킨다. 명령들 및 어드레스들에 응답하여, 데이터는 시스템 메모리 및 프로세서 간에 전송된다. 메모리 제어기는 종종 시스템 제어기의 파트인데, 이 제어기는 또한 PCI 버스와 같은 확장 버스(expansion bus)에 프로세서 버스를 연결하는 버스 브리지 회로(bus bridge circuitry)를 포함한다.
메모리 시스템들에서, 고 데이터 대역폭이 바람직하다. 일반적으로, 대역폭 제한들은 메모리 제어기들과 상관되지 않는데, 그 이유는 메모리 제어기들이 메모리 장치들이 허용되는 만큼 빠르게 시스템 메모리에/로부터 데이터를 시퀀스하기 때문이다. 대역폭을 증가시키는 한 가지 방법은 메모리 제어기를 메모리 장치들에 연결하는 메모리 데이터 버스의 속도를 증가시키는 것이다. 따라서, 동일한 정보량이 적은 시간으로 메모리 데이터 버스를 통해서 이동될 수 있다. 그러나, 메모리 데이터 버스 속도를 증가시킴에도 불구하고, 이에 대응하여 대역폭이 증가되지 않는다. 데이터 버스 속도 및 대역폭 간의 비선형 관계를 위한 한 가지 이유는 메모리 장치들 자체들 내에서 하드웨어 제한들 때문이다. 즉, 메모리 제어기는 메모리 장치들로의 모든 메모리 명령들을 스케줄링함으로써, 하드웨어 제한들을 지키도록 하여야 한다. 이들 하드웨어 제한들이 메모리 장치의 설계를 통해서 어느 정도 감소될 수 있지만, 하드웨어 제한들을 감소시키면 통상적으로 메모리 장치들에 대한 비용, 전력 및/또는 크기를 부가시키기 때문에 절충이 이루어져야만 하므로, 이들 모두는 바람직한 대안이 아니다. 따라서, 이들 제약들이 주어지면, 메모리 장치들이 꾸준히 증가하는 속도로 "적절한(well-behaved)" 트래픽, 예를 들어 시퀄 트래픽(sequel traffic)을 메모리 장치의 동일한 페이지로 이동시키도록 하는데 용이하지만, 메모리 장치의 상이한 페이지들 또는 뱅크들 간의 바운싱과 같은 "부적절한 트래픽"을 메모리 장치들이 해결하는 것을 훨씬 더 어렵게 한다. 따라서, 메모리 데이터 버스 대역폭의 증가는 이에 대응하여 정보 대역폭을 증가시키지 못한다.
프로세서들 간에 그리고 메모리 장치들 간의 제한된 대역폭 이외에도, 컴퓨터 시스템들의 성능은 또한 시스템 메모리 장치들로부터 데이터를 판독하는데 필요로 되는 시간을 증가시키는 지연 문제들(latency problem)에 의해 제한된다. 특히, 메모리 장치 판독 명령은 동기 DRAM("SDRAM") 장치와 같은 시스템 메모리 장치에 연결될 때, 판독 데이터는 여러 클럭 기간들의 지연 후에만 SDRAM 장치로부터 출력된다. 그러므로, SDRAM 장치들이 고 데이터 속도로 버스트 데이터를 동기적으로 출력할 수 있지만, 데이터를 초기에 제공하는 지연은 SDRAM 장치들을 이용하는 컴퓨터 시스템의 동작 속도를 상당히 느리게 할 수 있다. 메모리 데이터 버스 속도를 증가시키면 지연 문제를 경감시키도록 사용될 수 있다. 그러나, 대역폭과 마찬가지로, 메모리 데이터 버스 속도의 증가는 근본적으로 상술된 동일한 이유들로 지연을 선형적으로 감소시키지 못한다.
메모리 데이터 버스 속도 증가가 어느 정도 대역폭을 증가시키고 지연을 감소시키지만, 다른 문제들이 이 방식에 의해 야기된다. 예를 들어, 메모리 데이터 버스의 속도가 증가될 때, 신호 무결성(signal integrity)을 유지시키기 위하여 메모리 버스상의 로딩을 감소시킬 필요가 있는데, 그 이유는 전통적으로 메모리 모듈들이 플러그 인되는 메모리 슬롯들 및 메모리 제어기간에 와이어만이 존재하기 때문이다. 여러 방법들이 메모리 데이터 버스 속도의 증가를 수용하도록 취해진다. 예를 들어, 메모리 슬롯들의 수를 감소시키며, 메모리 모듈 상의 메모리 장치들에 제어 신호들의 충분한 팬아웃(fanout)을 제공하기 위한 메모리 모듈 상에 버퍼 회로들을 부가하고, 메모리 모듈 상에 다수의 메모리 장치 인터페이스들을 제공하는데, 그 이유는 단일 메모리 장치 인터페이스 상에 너무 적은 메모리 모듈 커넥터들(memory module connectors)이 존재하기 때문이다. 그러나, 이들 종래 방법들의 효율성은 제한된다. 이들 기술들이 과거에 사용되는 이유는 이와 같이 하는 것이 비용 효율적이기 때문이다. 그러나, 단지 하나의 메모리 모듈이 인터페이스 당 플러그 인될 수 있을 때, 비용이 너무 많이 들어 각 필요로 되는 메모리 슬롯을 위한 별도의 메모리 인터페이스를 부가하지 못한다. 다시 말해서, 시스템 제어기들 패키지를 일 상품 범주에서 벗어나 부티크 범주로 확장하는 데에 많은 비용이 수반된다.
비용 효율적인 방식으로 메모리 데이터 버스 속도를 증가시키는 한 가지 최근 방법은 메모리 허브(memory hub)를 통해서 프로세서에 연결되는 다수의 메모리 장치들을 이용하는 것이다. 메모리 허브 아키텍처, 또는 허브-기반 메모리 서브-시스템에서, 시스템 제어기 또는 메모리 제어기는 고속 양방향 또는 단방향 메모리 제어기/허브 인터페이스를 통해서 여러 메모리 모듈들에 연결된다. 일반적으로, 메모리 모듈들은 지점간 또는 직렬 연결 방식 아키텍처(daisy chain architecture)로 연결되어, 메모리 모듈들이 직렬로 서로에 접속되도록 한다. 따라서, 메모리 제어기는 제 1 메모리 모듈에 연결되는데, 상기 제 1 메모리 모듈은 제 2 메모리 모듈에, 제 2 메모리 모듈은 제 3 메모리 모듈에, 등등의 직렬 연결 방식으로 연결된다.
각 메모리 모듈은 메모리 제어기/허브 인터페이스 및 상기 모듈 상의 다수의 메모리 장치들에 연결되는데, 상기 메모리 허브들은 상기 메모리 제어기/허브 인터페이스를 통해서 상기 제어기 및 상기 메모리 장치들 간에 메모리 요청들 및 응답들을 효율적으로 라우팅시킨다. 이 아키텍처를 사용하는 컴퓨터 시스템들은 고속 메모리 데이터 버스를 이용할 수 있는데, 그 이유는 신호 무결성이 메모리 데이터 버스상에 유지될 수 있기 때문이다. 게다가, 이 아키텍처는 또한 종래 메모리 버스 아키텍처들에서 발생되는 것과 같은 더 많은 메모리 모듈들이 부가될 때 신호 품질의 열화에 대한 걱정 없이 시스템 메모리를 손쉽게 팽창시킨다.
메모리 허브들을 이용하는 컴퓨터 시스템들이 우수한 성능을 제공할 수 있지만, 이들은 종종 다양한 이유들로 최적의 효율로 동작하는데 실패할 수 있다. 하나의 이와 같은 이유는 메모리 허브들을 통해서 메모리 제어기로/로부터 흐르는 데이터 간에서 데이터 충돌을 관리하는 문제이다. 종래의 메모리 제어기들에서, 데이터 충돌을 피하도록 하는 한 가지 방법은 다른 메모리 명령의 완료까지 한 메모리 명령의 실행을 지연시키는 것이다. 예를 들어, 종래의 메모리 제어기를 따르면, 메모리 버스상의 기록(즉, 아웃바운드(outbound)) 데이터와 충돌하는 판독(즉, 인바운드(inbound)) 데이터를 피하도록 하기 위하여 판독 명령이 거의 완료될 때까지 판독 명령 후 발행된 기록 명령은 시작하지 않도록 한다. 그러나, 기록 명령을 강제로 대기시키면 대역폭을 효율적으로 감소시키는데, 이것은 통상 메모리 시스템에서 바람직한 것과 일치하지 않게 된다.
본 발명의 일 양태는 데이터 바이패스 회로를 갖는 메모리 허브에 관한 것이다. 메모리 허브는 각 데이터 버스들에 연결하기 위한 제 1 및 제 2 링크 인터페이스, 상기 제 1 및 제 2 링크 인터페이스들에 연결되어 상기 제 1 및 제 2 링크 인터페이스들 간에 데이터를 전송하는 데이터 경로를 포함한다. 상기 메모리 허브는 상기 데이터 경로에 연결되어 상기 데이터 경로 상으로 기록 데이터를 연결하고 상기 기록 데이터를 일시적으로 저장시켜 상기 기록 데이터가 일시적으로 저장되는 동안 상기 데이터 경로를 통해서 판독 데이터를 전송하도록 하는 기록 바이패스 회로를 더 포함한다. 본 발명의 다른 양태에서, 메모리 버스에 연결되는 메모리 시스템 내의 메모리 위치에 데이터를 기록하는 방법이 제공된다. 이 방법은 메모리 시스템에서 판독 데이터에 액세스하는 단계, 기록 데이터를 메모리 버스 상으로 메모리 시스템에 제공하는 단계, 및 상기 기록 데이터를 일시적 저장시키는 레지스터에 연결하는 단계를 포함한다. 이 데이터가 일시적으로 저장되는 동안, 상기 판독 데이터는 상기 메모리 버스로부터 연결되고 판독을 위하여 제공된다. 이 기록 데이터는 상기 메모리 버스에 재결합되고 메모리 위치에 기록된다.
도 1은 본 발명의 실시예들이 수행될 수 있는 메모리 허브 아키텍처에서 메모리 모듈들을 갖는 컴퓨터 시스템의 블록도.
도 2는 도 1의 메모리 모듈들에 사용하기 위한 본 발명의 실시예에 따른 메모리 허브의 부분적인 블록도.
도 3은 본 발명의 실시예에 따른 도 2의 메모리 허브를 위한 데이터 바이패스 회로의 블록도.
도 4는 도 1의 메모리 허브 아키텍처 및 도 2의 메모리 허브를 갖는 컴퓨터 시스템용 도 3의 데이터 바이패스 회로의 동작을 도시하는 블록도.
본 발명의 실시예들은 허브-기반 메모리 서브-시스템에서 양방향 데이터 버스를 위한 데이터 바이패스들을 제공하는 바이패스 회로를 갖는 메모리 허브에 관한 것이다. 본 발명의 각종 실시예들의 충분한 이해를 위하여 특정 상세사항들이 설명된다. 그러나, 당업자는 본 발명의 이들 특정 상세사항들 이외에도 실시될 수 있다는 것을 이해할 것이다. 다른 예들에서, 널리 공지된 회로들, 제어 신호들, 및 타이밍 프로토콜들은 본 발명을 불필요하게 모호한 것을 피하도록 하기 위하여 상세히 도시하지 않았다.
도 1은 본 발명의 일 실시예를 따른 컴퓨터 시스템(100)을 도시한 것이다. 컴퓨터 시스템(100)은 특정 계산들 또는 작업들을 수행하기 위한 특정 소프트웨어를 실행하는 것과 같은 각종 계산 기능들을 수행하기 위한 프로세서(104)를 포함한다. 프로세서(104)는 통상적으로 어드레스 버스, 제어 버스, 및 데이터 버스를 포함하는 프로세서 버스(106)를 포함한다. 프로세서 버스(106)는 일반적으로 캐시 메모리(108)에 연결된다. 캐시 메모리(108)는 일반적으로, 정적 랜덤 액세스 메모리("SRAM")에 의해 제공된다. 프로세서 버스(106)는 또한, 때때로 버스 브리지(bus bridge)라 칭하는 시스템 제어기(110)에 연결된다.
시스템 제어기(110)는 각종 다른 부품들을 위한 프로세서(104)에 통신 경로로서 작용한다. 예를 들어, 도 1에 도시된 바와 같이, 시스템 제어기(110)는 일반적으로 그래픽 제어기(112)에 연결되는 그래픽 포트를 포함한다. 그래픽 제어기는 일반적으로 비디오 디스플레이와 같은 비디오 단말기(114)에 연결된다. 시스템 제어기(110)는 또한 키보드 또는 마우스와 같은 하나 이상의 입력 장치들(118)에 연결되어 오퍼레이터가 컴퓨터 시스템(100)과 인터페이스 하도록 한다. 일반적으로, 컴퓨터 시스템(110)은 또한, 시스템 제어기(110)를 통해서 프로세서(104)에 연결되는 프린터와 같은 하나 이상의 출력 장치들(120)을 포함한다. 하나 이상의 데이터 저장 장치들(124)은 또한 일반적으로 시스템 제어기(110)를 통해서 프로세서(104)에 연결되어 이 프로세서(104)가 내부 또는 외부 저장 매체(도시되지 않음)로부터 데이터를 저장 또는 검색하도록 한다. 일반적인 저장 장치들(124)의 예들로서 하드 및 플로피 디스크들, 테이프 카세트들, 및 컴팩트 디스크 판독 전용 메모리들(CD-ROMs)을 포함한다.
시스템 제어기(110)는 여러 메모리 모듈들(130a, 130b, 130c.. 130n)의 메모리 허브들(140)에 연결되는 메모리 허브 제어기(128)를 포함한다. 메모리 모듈들(130)은 컴퓨터 시스템(100)용 시스템 메모리로서 작용하고, 고속 양방향성 메모리 제어기/허브 인터페이스(134)를 통해서 메모리 허브 제어기(128)에 연결되는 것이 바람직하다. 메모리 제어기/허브 인터페이스(134)가 메모리 모듈들(130)의 메모리 허브들(140)을 통해서 연결되는 지점간 배열(arrangement) 내의 메모리 허브 제어기(128)에 메모리 모듈들(130)이 연결되는 것으로 도시된다. 즉, 메모리 제어기/허브 인터페이스(134)는 직렬로 메모리 허브들(140)에 연결하는 양방향 버스이다. 따라서, 메모리 제어기/허브 인터페이스(134)에 대한 정보는 "업스트림(upstream)" 메모리 모듈들(130)의 메모리 허브들(140)을 통해서 이동하여 "다운스트림" 목적지에 도달한다. 예를 들어, 도 1과 관련하여, 메모리 허브 제어기(128)로부터 메모리 모듈(130c)의 메모리 허브(140)에 전송되는 정보는 메모리 모듈들(130a, 130b)의 메모리 허브들(140)을 통과할 것이다.
그러나, 도 1의 지점간 배열 이외의 토폴로지들(topology)이 또한 사용될 수 있다는 것을 인지할 것이다. 예를 들어, 분리된 고속 링크(도시되지 않음)가 메모리 모듈들(130) 각각을 메모리 허브 제어기(128)에 결합하도록 하는 커플링 배열(coupling arrangement)이 사용된다. 메모리 허브 제어기(128)가 스위치(도시되지 않음)를 통해서 메모리 모듈들(130) 각각에 선택적으로 연결되는 스위칭 토폴로지(switching topology)가 또한 사용될 수 있다. 사용될 수 있는 다른 토폴로지들은 당업자에게 명백할 것이다. 게다가, 메모리 모듈들을 메모리 허브 제어기에 연결하는 메모리 제어기/허브 인터페이스(134)는 전기 또는 광 통신 경로일 수 있다. 그러나, 다른 유형들의 통신 경로들은 또한 메모리 제어기/허브 인터페이스(134)에 사용될 수 있다. 메모리 제어기/허브 인터페이스(134)가 광 통신 경로로서 구현되는 경우에, 광 통신 경로는 하나 이상의 광섬유들 형태일 수 있다. 이와 같은 경우에, 메모리 허브 제어기(128) 및 메모리 모듈들은 본 기술 분야에 공지된 바와 같이 광 통신 경로에 결합되는 분리된 입력 및 출력 포트들 또는 광 입력/출력 포트를 포함할 것이다.
메모리 허브들(140)은 각 메모리 모듈(130)의 메모리 장치들(148)로의 액세스를 제어한다. 도 1에서, 메모리 장치들은 동기식 동적 랜덤 액세스 메모리(synchronous dynamic random access memory; "SDRAM") 장치들로서 도시된다. 그러나, "SDRAM" 장치들 이외의 메모리 장치들이 또한 사용될 수 있다. 도 1에 도시된 바와 같이, 메모리 허브는 각 메모리 버스(150)를 통해서 메모리 장치들(148)의 4개의 세트들에 연결된다. 각 세트들은 각 메모리 모듈(130)을 위한 총 20개의 메모리 장치들(148)을 위한 4개의 메모리 장치들(148)을 포함한다. 메모리 버스들(150)은 통상적으로, 본 기술 분야에 공지된 바와 같은 제어 버스, 어드레스 버스, 및 데이터 버스를 포함한다. 그러나, 공유된 명령/어드레스 버스를 이용하는 버스 시스템과 같은 다른 버스 시스템들이 또한 본 발명의 범위를 벗어남이 없이 사용될 수 있다는 것을 당업자에게 인지될 것이다. 메모리 장치들(148)의 배열 및 메모리 장치들(148)의 수는 본 발명의 범위를 벗어남이 없이 수정될 수 있다는 것을 또한 인지할 것이다.
도 2는 본 발명의 실시예를 따른 메모리 허브(140)의 일부를 도시한 것이다. 메모리 허브(140)는 메모리 제어기/허브 인터페이스(134)(도 1)에 연결되는 로컬 허브 회로(local hub circuit; 214)를 포함한다. 로컬 허브 회로(214)는 또한 메모리 버스(150)를 통해서 메모리 장치들(148)에 연결된다. 로컬 허브 회로(214)는 메모리 제어기(128)로부터 발행된 메모리 명령들을 처리하고 메모리 버스(150)를 통해서 메모리 장치들(148)에 액세스하여 메모리 명령이 각 메모리 모듈(130)로 향할 때 대응하는 데이터를 제공하는 제어 논리(control logic)를 포함한다. 이와 같은 제어 논리의 설계 및 동작은 당업자에게 널리 공지되어 있음으로, 이에 대한 더 상세한 설명은 간결성을 위하여 생략된다. 메모리 허브(140)는 로컬 허브 회로(214)에 연결되는 데이터 바이패스 회로(286)를 더 포함한다. 이하에 더 상세하게 설명되는 바와 같이, 데이터 바이패스 회로(286)는 원격의 메모리 허브로 통과하는 데이터를 일시적으로 캡쳐링하기 위하여 사용되는데, 이는 상기 캡쳐링된 데이터가 상기 원격의 메모리 허브 상에 지속되기 전 다른 원격의 메모리 허브로부터 복귀하는 데이터가 메모리 허브(140)를 통과하도록 한다. 따라서, 데이터 바이패스 회로(286)는 메모리 허브(140)가 연결되는 양방향성 메모리 제어기/허브 인터페이스(134) 상에서 데이터 충돌들을 피하도록 하는데 사용될 수 있는 데이터 바이패스 메커니즘을 제공한다.
상술된 바와 같이, 데이터 충돌을 피하기 위하여 종래 메모리 서브 시스템들에 의해 취해진 한가지 방법은 다른 메모리 명령의 완료까지 하나의 메모리 명령의 실행을 지연시키기 위한 것이다. 예를 들어, 일반적인 메모리 시스템들에서, 판독 명령 후 발행된 기록 명령은 메모리 제어기/허브 인터페이스(134) 상의 기록(즉, 아웃바운드) 데이터와 충돌하는 판독(즉, 인바운드) 데이터를 피하도록 하기 위하여 판독 명령의 완료 근처까지 시작하도록 허용되지 않는다. 대조적으로, 데이터 바이패스 회로(286)를 갖는 메모리 허브(140)를 사용함으로써, 판독 명령 후 발행된 기록 명령들은 종래의 메모리 시스템들과 비교하여 더욱 조기에 시퀀스화됨으로써, 조기에 스케줄링된 기록 명령 다음 스케줄링된 메모리 명령들은 또한 더욱 일찍 실행될 수 있다.
도 3은 본 발명의 실시예를 따른 데이터 바이패스 회로(300)를 도시한 것이다. 데이터 바이패스 회로(300)는 데이터 바이패스 회로(286)(도 2)를 대체할 수 있고 당업자에게 공지된 종래의 설계들 및 회로들을 이용하여 구현될 수 있다. 데이터 바이패스 회로(300)는 입력 기록 데이터(WR-DATA_IN)을 수신하고 이를 바이패스 레지스터/FIFO(304) 및 멀티플렉서(306)의 제 1 입력에 제공하는 입력 버퍼(302)를 포함한다. 바이패스 레지스터/FIFO(304)의 출력은 멀티플렉서(306)의 제 2 입력에 연결된다. 멀티플렉서(306)의 출력에 연결하기 위하여 2개의 입력들 중 어느 입력을 선택하는 것은 바이패스 선택 논리(308)에 의해 발생된 인에이블 신호(EN)에 의해 행해진다. EN 신호는 또한 입력/출력 버퍼(310)를 활성 또는 비활성화는 출력 인에이블 신호로 입력/출력 버퍼(310)에 제공된다. 바이패스 선택 논리(308)는 메모리 허브 제어기(128)(도 1)에 의해 제공되는 활성 신호 BYPASS_EN 신호에 응답하여 적절한 EN 신호를 발생시킨다. 대안적으로, BYPASS_EN 신호는 동일한 메모리 시스템의 부분인 다른 메모리 허브들(도시되지 않음)로부터 제공될 수 있다. 데이터 바이패스 회로의 회로는 기존의 것이며, 데이터 바이패스 회로(300)의 회로들은 본 기술 분야에 널리 공지된 종래의 설계들 및 회로들을 이용하여 구현될 수 있다는 것을 인지할 것이다.
동작시, 데이터 바이패스 회로(300)에 의해 수신되는 WR_DATA_IN은 입력 버퍼(302)를 통해서 구동되고 멀티플렉서(306)의 제 1 입력에 제공된다. WR_DATA_IN은 또한 바이패스 레지스터/FIFO(304)에 세이브된다. 비활성 BYPASS_EN 신호에 응답하여, 활성 EN 신호는 바이패스 선택 논리(308)에 의해 발생된다. 활성 EN 신호는 입력/출력 버퍼(310)에 의해 출력되고 입력 버퍼(302)의 출력을 멀티플렉서(306)를 통해서 입력/출력 버퍼(310)의 입력에 결합시킨다. 따라서, WR_DATA_IN은 입력/출력 버퍼(310)의 입력에 직접 제공되고 WR_DATA-IN은 어떤 바이패스 없이 데이터 바이패스 회로(300)를 통해서 제공된다. 그러나, 활성 BYPASS_EN 신호에 응답하여, 바이패스 선택 논리(308)는 활성 EN 신호를 발생시켜, 입력/출력 버퍼(310)의 출력 기능을 디스에이블하고 이의 출력을 고 임피던스 상태로 배치한다. 게다가, 비활성 EN 신호는 입력/출력 버퍼(310)의 입력을 바이패스 레지스터/FIFO(304)의 출력에 연결한다. 이 방식으로, WR_DATA_IN은 바이패스 레지스터/FIFO(306)에 의해 저장되는 데이터 바이패스 회로(300)에 의해 수신되고 입력/출력 버퍼(310)의 입력에 인가된다. 그러나, EN 신호의 비활성 상태로 인해, WR_DATA_IN은 입력/출력 버퍼(310)에 의해 출력 데이터(WR_DATA_OUT)로서 제공되지 않는다. 따라서, WR_DATA_IN은 BYPASS_EN 신호가 비활성화될 때까지 바이패스 상태로 유지되는데, 이때에, EN 신호는 또 다시 활성화되어 입력/출력 버퍼(310)가 WR_DATA_IN 뿐만 아니라 WR_ATA_OUT 데이터를 제공하도록 한다. 멀티플렉서(306)는 또한 입력/출력 버퍼(310)의 입력에 직접 입력 버퍼(302)의 출력을 연결하도록 다시 스위칭되어, WR_DATA_IN가 감춰지지 않은 데이터 바이패스 회로를 통과시키도록 한다.
데이터 바이패스 회로(286)의 동작이 도 4와 관련하여 설명될 것이다. 도 4가 간단화한 것이라는 것을 제외하면, 도 4는 도 1과 유사하다. 특히, 도 1의 많은 기능 블록들이 생략되고, 단지 메모리 모듈들(130a 내지 130c)만이 도시되고, 메모리 허브들(140a 내지 140c)로 표시된다. 단지 하나의 메모리 장치(148a 내지 148c)는 각 메모리 버스(150a 내지 150c)를 통해서 각 메모리 허브(140a 내지 140c)에 연결되도록 도시된다. 도 1에 따라서, 메모리 허브들(140a 내지 140c)은 고속 양방향성 메모리 제어기/허브 인터페이스(134)에 의해 메모리 허브 제어기(128)에 연결된다.
도 4에서, 메모리 허브 제어기(128)가 판독 및 기록 명령들을 발행한다고 추정하는데, 판독 명령은 기록 명령 전 시퀀스된다. 판독 명령이 메모리 모듈(130b)로 향하고, 기록 명령이 메모리 모듈(130c)로 향한다. 즉, 데이터가 기록되는 메모리 모듈은 데이터가 판독되는 메모리 모듈보다 더 다운스트림된다. 판독 명령에 응답하여, 메모리 허브(140b)는 "(1)"로 도 4에 도시된 바와 같이 메모리 장치(148b)로부터 판독 데이터(RD)를 검색하기 시작한다. 발행된 판독 명령으로 인해, 기록 명령이 초기화되고, 기록 데이터(WD)는 메모리 제어기/허브 인터페이스(134) 상으로 제공된다. 그러나, 메모리 허브 제어기(128)가 RD가 메모리 모듈(130b)로부터 복귀될 것이라고 예상하기 때문에, 메모리 허브(140a)는 데이터 바이패스 회로(286a)에서 WD를 캡쳐링하도록 지시받는다. 따라서, 메모리 허브(286a)는 WD를 캡쳐링하여 도 4에서 "(2)"로 나타낸 바와 같이 RD가 메모리 허브 제어기(128)로 리턴되도록 메모리 제어기/허브 인터페이스(134)를 소거한다. 메모리 허브(140b)는 메모리 장치(148b)로부터 RD를 검색할 때, RD는 판독 요청을 완료하기 위하여 도 4에서 "(3)"으로 나타낸 바와 같이 메모리 제어기/허브 인터페이스(134)를 통해서 메모리 허브 제어기(128)로 제공된다. 메모리 허브 제어기(128)로 가는 경로 상의 메모리 허브(140a)를 RD가 통과시, 메모리 허브(140a)는 데이터 바이패스 회로(286a)로부터 WD를 릴리스하여 메모리 허브(140c)로 계속 진행한다. WD는 고속 링크를 통해서 메모리 허브(140c)로 제공되는데, 이는 메모리 허브(140a, 140c) 간에서 현재 소거된다. 메모리 허브(140c)에 도달시, WD는 도 4에서 "(4)"로 도시된 바와 같이 메모리 장치(148c)에 기록된다. 본 발명의 실시예에서, 데이터 바이패스 회로(286)를 통과하고 메모리 제어기/허브 인터페이스(134) 상의 RD 및 WD의 데이터 흐름을 조정하는 것은 메모리 허브 제어기(128)의 제어하에 있다. 예를 들어, 앞서의 예에서, 메모리 허브 제어기는 RD의 대향 방향으로 흐르는 임의의 WD가 메모리 모듈(130b)로부터 RD를 검색시 경로를 벗어나는 것을 보장한다. 그러나, 대안적인 실시예들에서, 메모리 제어기/허브 인터페이스(134) 및 데이터 바이패스 회로들(286)을 통한 데이터 흐름은 메모리 허브 제어기(128)가 메모리 허브들(140)과 데이터 흐름의 조정을 공유하는 것과 같이, 별도로 관리될 수 있다는 것이 인지될 것이다.
앞서의 예에서, RD는 종래의 메모리 시스템에서 처럼 메모리 허브 제어기(128)로 리턴된다. 즉, 메모리 장치(148)에 의해 전송되는 RD는 상당히 큰 어떤 지연 없이도 메모리 제어기에 제공된다. 그러나, 상술된 데이터 바이패스 메커니즘을 사용함으로써, 기록 명령들은 종래의 메모리 시스템들보다 조기에 스케줄링될 수 있다. 판독 명령 후 발행되는 기록 명령은 전형적인 메모리 시스템들에서 판독 명령의 완료 근처까지 시작하도록 허용되지 않는다. 대조적으로, 본 발명의 실시예들은 다음 발행된 기록 명령이 조기에 스케줄링되도록 하여, 판독 및 기록 명령들 간의 시간 갭을 감소시킨다. 따라서, 조기에 스케줄링된 기록 명령 다음에 스케줄링된 명령들은 전체 감소된 지연을 갖는다.
상술된 바로부터, 본 발명의 특정 실시예들이 예시를 위하여 설명되었지만, 본 발명의 원리 및 범위를 벗어남이 없이 각종 수정들이 행해질 수 있다는 것을 인지할 것이다. 따라서, 본 발명은 첨부된 청구항들에 의해서만 제한된다.

Claims (43)

  1. 허브-기반 메모리 모듈용 메모리 허브에 있어서,
    각 데이터 버스들에 연결하는 제 1 및 제 2 링크 인터페이스들;
    상기 제 1 및 제 2 링크 인터페이스들에 연결되어, 데이터를 상기 제 1 및 제 2 링크 인터페이스들 간에 전송하는 데이터 경로; 및
    상기 데이터 경로에 연결되어, 상기 데이터 경로 상에 기록 데이터를 연결하고 상기 기록 데이터를 일시적으로 저장시켜 상기 기록 데이터가 일시적으로 저장되는 동안 판독 데이터가 상기 데이터 경로를 통해서 전송되도록 하는 기록 바이패스 회로를 포함하는, 허브-기반 메모리 모듈용 메모리 허브.
  2. 제 1 항에 있어서,
    상기 기록 바이패스 회로는:
    상기 데이터 경로에 연결되는 제 1 입력을 갖고 제 2 입력, 출력, 및 선택 단자를 더 갖는 멀티플렉서로서, 상기 선택 단자에 인가되는 선택 신호에 따라서 상기 출력을 상기 제 1 또는 제 2 입력에 연결하는, 상기 멀티플렉서;
    상기 데이터 경로에 연결되는 입력을 갖고 상기 멀티플렉서의 제 2 입력에 연결되는 출력을 더 갖는 선입 선출(FIFO) 레지스터;
    상기 멀티플렉서의 출력에 연결되는 버퍼 입력을 갖고 버퍼 출력과 활성 단자를 더 갖는 출력 버퍼로서, 상기 활성 단자에 인가되는 활성 신호에 따라서 상기 버퍼 입력을 상기 버퍼 출력에 연결하는, 상기 출력 버퍼; 및
    상기 멀티플렉서에 연결되어, 상기 멀티플렉서의 상기 제 2 입력을 상기 멀티플렉서의 출력에 연결하도록 활성화될 때 상기 선택 신호 및 상기 활성 신호를 발생시키는 선택 회로를 포함하는, 허브-기반 메모리 모듈용 메모리 허브.
  3. 제 2 항에 있어서,
    상기 기록 바이패스 회로는 상기 데이터 경로에 연결되는 입력 및 상기 멀티플렉서와 상기 FIFO 레지스터의 입력들에 연결되는 출력을 갖는 입력 버퍼를 더 포함하는, 허브-기반 메모리 모듈용 메모리 허브.
  4. 제 1 항에 있어서,
    상기 데이터 경로에 연결되는 메모리 장치 인터페이스를 더 포함하고, 상기 메모리 장치 인터페이스는 데이터를 상기 메모리 장치 인터페이스가 연결될 수 있는 적어도 하나의 메모리 장치에 연결하는, 허브-기반 메모리 모듈용 메모리 허브.
  5. 허브-기반 메모리 모듈용 메모리 허브에 있어서,
    제 1 데이터 버스에 연결하여 데이터를 상기 제 1 데이터 버스에 제공하고 상기 제 1 데이터 버스로부터 데이터를 수신하는 제 1 링크 인터페이스;
    제 2 데이터 버스에 연결하여 데이터를 상기 제 2 데이터 버스에 제공하고 상기 제 2 데이터 버스로부터 데이터를 수신하는 제 2 링크 인터페이스;
    상기 제 1 및 제 2 링크 인터페이스들에 연결되어 상기 제 1 및 제 2 링크 인터페이스들 간에 데이터를 연결하는 스위칭 회로; 및
    상기 스위칭 회로에 연결된 데이터 바이패스 회로로서, 상기 제 1 또는 제 2 링크 인터페이스들 중 어느 하나에 의해 수신되는 제 1 세트의 데이터를 저장하여 제 2 세트의 데이터가 상기 제 1 세트의 데이터에 의한 간섭없이 상기 제 1 및 제 2 링크 인터페이스들 간에 연결되도록 하는, 상기 데이터 바이패스 회로를 포함하는, 허브-기반 메모리 모듈용 메모리 허브.
  6. 제 5 항에 있어서,
    상기 데이터 바이패스 회로는:
    상기 스위칭 회로에 연결되는 제 1 입력을 갖고 제 2 입력, 출력, 및 선택 단자를 더 갖는 멀티플렉서로서, 상기 선택 단자에 인가되는 선택 신호에 따라서 상기 출력을 상기 제 1 또는 제 2 입력에 연결하는, 상기 멀티플렉서;
    상기 스위칭 회로에 연결되는 입력을 갖고 상기 멀티플렉서의 상기 제 2 입력에 연결되는 출력을 더 갖는 선입 선출(FIFO) 레지스터;
    상기 멀티플렉서의 출력에 연결되는 버퍼 입력을 갖고 버퍼 출력과 활성 단자를 더 갖는 출력 버퍼로서, 상기 활성 단자에 인가되는 활성 신호에 따라서 상기 버퍼 입력을 상기 버퍼 출력에 연결하는, 상기 출력 버퍼; 및
    상기 멀티플렉서에 연결되어, 상기 멀티플렉서의 상기 제 2 입력을 상기 멀티플렉서의 출력에 연결하도록 활성화될 때 상기 선택 신호 및 활성 신호를 발생시키는 선택 회로를 포함하는, 허브-기반 메모리 모듈용 메모리 허브.
  7. 제 6 항에 있어서,
    상기 데이터 바이패스 회로는 상기 스위칭 회로에 연결되는 입력 및 상기 멀티플렉서와 상기 FIFO 레지스터의 입력들에 연결되는 출력을 갖는 입력 버퍼를 더 포함하는, 허브-기반 메모리 모듈용 메모리 허브.
  8. 제 5 항에 있어서,
    상기 스위칭 회로에 연결되는 메모리 장치 인터페이스를 더 포함하고, 상기 메모리 장치 인터페이스는 데이터를 상기 메모리 장치 인터페이스가 연결될 수 있는 적어도 하나의 메모리 장치에 연결하는, 허브-기반 메모리 모듈용 메모리 허브.
  9. 제 8 항에 있어서,
    상기 메모리 장치 인터페이스는:
    메모리 제어기 버스를 통해서 상기 데이터 경로에 연결되고 메모리 장치가 연결될 수 있는 메모리 장치 단자를 더 갖는 메모리 제어기;
    상기 메모리 제어기에 연결되어 메모리 요청들을 저장하는 기록 버퍼; 및
    상기 메모리 제어기에 연결되어 데이터를 저장하는 캐시를 포함하는, 허브-기반 메모리 모듈용 메모리 허브.
  10. 제 5 항에 있어서,
    상기 제 1 세트의 데이터는 기록 데이터를 나타내고 상기 제 2 세트의 데이터는 판독 데이터를 나타내는, 허브-기반 메모리 모듈용 메모리 허브.
  11. 메모리 모듈에 있어서,
    다수의 메모리 장치들; 및
    상기 다수의 메모리 장치들에 연결되는 메모리 허브를 포함하고:
    상기 메모리 허브는,
    각 데이터 버스들에 연결하는 제 1 및 제 2 링크 인터페이스들;
    상기 제 1 및 제 2 링크 인터페이스들에 연결되어 데이터를 상기 제 1 및 제 2 링크 인터페이스들 간에 전송하는 데이터 경로; 및
    상기 데이터 경로에 연결되어, 상기 데이터 경로 상에 기록 데이터를 연결하고 상기 기록 데이터를 일시적으로 저장시켜 상기 기록 데이터가 일시적으로 저장되는 동안 판독 데이터가 상기 데이터 경로를 통해서 전송되도록 하는 기록 바이패스 회로를 포함하는, 메모리 모듈.
  12. 제 11 항에 있어서,
    상기 메모리 허브의 기록 바이패스 회로는:
    상기 데이터 경로에 연결되는 제 1 입력을 갖고 제 2 입력, 출력, 및 선택 단자를 더 갖는 멀티플렉서로서, 상기 선택 단자에 인가되는 선택 신호에 따라서 상기 출력을 상기 제 1 또는 제 2 입력에 연결하는, 상기 멀티플렉서;
    상기 데이터 경로에 연결되는 입력을 갖고 상기 멀티플렉서의 제 2 입력에 연결되는 출력을 더 갖는 선입 선출(FIFO) 레지스터;
    상기 멀티플렉서의 출력에 연결되는 버퍼 입력을 갖고 버퍼 출력과 활성 단자를 더 갖는 출력 버퍼로서, 상기 활성 단자에 인가되는 활성 신호에 따라서 상기 버퍼 입력을 상기 버퍼 출력에 연결하는, 상기 출력 버퍼; 및
    상기 멀티플렉서에 연결되어, 상기 멀티플렉서의 상기 제 2 입력을 상기 멀티플렉서의 출력에 연결하도록 활성화될 때 상기 선택 신호 및 활성 신호를 발생시키는 선택 회로를 포함하는, 메모리 모듈.
  13. 제 12 항에 있어서,
    상기 메모리 허브의 상기 기록 바이패스 회로는 상기 데이터 경로에 연결되는 입력 및 상기 멀티플렉서와 상기 FIFO 레지스터의 입력들에 연결되는 출력을 갖는 입력 버퍼를 더 포함하는, 메모리 모듈.
  14. 제 11 항에 있어서,
    상기 메모리 허브는 상기 데이터 경로 및 상기 다수의 메모리 장치들 중 적어도 하나에 연결되는 메모리 장치 인터페이스를 더 포함하고, 상기 메모리 장치 인터페이스는 데이터를 상기 메모리 장치에 연결하는, 메모리 모듈.
  15. 제 14 항에 있어서,
    상기 메모리 허브의 상기 메모리 장치 인터페이스는:
    메모리 제어기 버스를 통해서 상기 데이터 경로에 연결되고 메모리 장치 버스를 통해서 상기 다수의 메모리 장치들 중 적어도 하나에 더 연결되는 메모리 제어기;
    상기 메모리 제어기에 연결되어, 상기 메모리 제어기에 연결되는 상기 메모리 장치로 향하는 메모리 요청들을 저장하는 기록 버퍼; 및
    상기 메모리 제어기에 연결되어, 상기 메모리 장치에 제공되거나 상기 메모리 장치로부터 검색되는 데이터를 저장하는 캐시를 포함하는, 메모리 모듈.
  16. 메모리 모듈에 있어서,
    다수의 메모리 장치들; 및
    상기 다수의 메모리 장치들 중 적어도 하나에 연결되는 메모리 허브를 포함하고,
    상기 메모리 허브는,
    제 1 데이터 버스에 연결하여 데이터를 상기 제 1 데이터 버스에 제공하고 상기 제 1 데이터 버스로부터 데이터를 수신하는 제 1 링크 인터페이스;
    제 2 데이터 버스에 연결하여 데이터를 상기 제 2 데이터 버스에 제공하고 상기 제 2 데이터 버스로부터 데이터를 수신하는 제 2 링크 인터페이스;
    상기 제 1 및 제 2 링크 인터페이스들에 연결되어 상기 제 1 및 제 2 링크 인터페이스들 간에 데이터를 연결하는 스위칭 회로; 및
    상기 스위칭 회로에 연결되어, 상기 제 1 또는 제 2 링크 인터페이스들 중 어느 하나에 의해 수신되는 제 1 세트의 데이터를 저장하여 제 2 세트의 데이터가 상기 제 1 세트의 데이터에 의한 간섭없이 상기 제 1 및 제 2 링크 인터페이스들 간에 연결되도록 하는 데이터 바이패스 회로를 포함하는, 메모리 모듈.
  17. 제 16 항에 있어서,
    상기 메모리 허브의 상기 데이터 바이패스 회로는:
    상기 스위칭 회로에 연결되는 제 1 입력을 갖고 제 2 입력, 출력, 및 선택 단자를 더 갖는 멀티플렉서로서, 상기 선택 단자에 인가되는 선택 신호에 따라서 상기 출력을 상기 제 1 또는 제 2 입력에 연결하는, 상기 멀티플렉서;
    상기 스위칭 회로에 연결되는 입력을 갖고 상기 멀티플렉서의 상기 제 2 입력에 연결되는 출력을 더 갖는 선입 선출(FIFO) 레지스터;
    상기 멀티플렉서의 출력에 연결되는 버퍼 입력을 갖고 버퍼 출력과 활성 단자를 더 갖는 출력 버퍼로서, 상기 활성 단자에 인가되는 활성 신호에 따라서 상기 버퍼 입력을 상기 버퍼 출력에 연결하는, 상기 출력 버퍼; 및
    상기 멀티플렉서에 연결되어, 상기 멀티플렉서의 제 2 입력을 상기 멀티플렉서의 출력에 연결하도록 활성화될 때 상기 선택 신호 및 활성 신호를 발생시키는 선택 회로를 포함하는, 메모리 모듈.
  18. 제 17 항에 있어서,
    상기 메모리 허브의 상기 데이터 바이패스 회로는 상기 스위칭 회로에 연결되는 입력 및 상기 멀티플렉서와 상기 FIFO 레지스터의 입력들에 연결되는 출력을 갖는 입력 버퍼를 더 포함하는, 메모리 모듈.
  19. 제 16 항에 있어서,
    상기 메모리 허브는 상기 데이터 경로 및 상기 다수의 메모리 장치들 중 적어도 하나에 연결되는 메모리 장치 인터페이스를 더 포함하고, 상기 메모리 장치 인터페이스는 데이터를 상기 메모리 장치에 연결하는, 메모리 모듈.
  20. 제 16 항에 있어서,
    상기 제 1 세트의 데이터는 기록 데이터를 나타내고 상기 제 2 세트의 데이터는 판독 데이터를 나타내는, 메모리 모듈.
  21. 프로세서 기반 시스템에 있어서,
    프로세서 버스를 갖는 프로세서;
    상기 프로세서 버스에 연결되며, 시스템 메모리 포트 및 주변 장치 포트를 갖는 시스템 제어기;
    상기 시스템 제어기의 상기 주변 장치 포트에 연결되는 적어도 하나의 입력 장치;
    상기 시스템 제어기의 상기 주변 장치 포트에 연결되는 적어도 하나의 출력 장치;
    상기 시스템 제어기의 상기 주변 장치 포트에 연결되는 적어도 하나의 데이터 저장 장치; 및
    상기 시스템 제어기의 상기 시스템 메모리 포트에 연결되는 메모리 모듈을 포함하고,
    상기 메모리 모듈은:
    다수의 메모리 장치들; 및
    상기 다수의 메모리 장치들에 연결되는 메모리 허브를 포함하고,
    상기 메모리 허브는:
    각 데이터 버스들에 연결하는 제 1 및 제 2 링크 인터페이스들;
    상기 제 1 및 제 2 링크 인터페이스들에 연결되어 데이터가 상기 제 1 및 제 2 링크 인터페이스들 간에 전송되는 데이터 경로; 및
    상기 데이터 경로에 연결되어, 상기 데이터 경로 상에 기록 데이터를 연결하고 상기 기록 데이터를 일시적으로 저장시켜 상기 기록 데이터가 일시적으로 저장되는 동안 판독 데이터가 상기 데이터 경로를 통해서 전송되게 하는 기록 바이패스 회로를 포함하는, 프로세서-기반 시스템.
  22. 제 21 항에 있어서,
    상기 메모리 허브의 상기 기록 바이패스 회로는:
    상기 데이터 경로에 연결되는 제 1 입력을 갖고 제 2 입력, 출력, 및 선택 단자를 더 갖는 멀티플렉서로서, 상기 선택 단자에 인가되는 선택 신호에 따라서 상기 출력을 상기 제 1 또는 제 2 입력에 연결하는, 상기 멀티플렉서;
    상기 데이터 경로에 연결되는 입력을 갖고 상기 멀티플렉서의 제 2 입력에 연결되는 출력을 더 갖는 선입 선출(FIFO) 레지스터;
    상기 멀티플렉서의 출력에 연결되는 버퍼 입력을 갖고 버퍼 출력과 활성 단자를 더 갖는 출력 버퍼로서, 상기 활성 단자에 인가되는 활성 신호에 따라서 상기 버퍼 입력을 상기 버퍼 출력에 연결하는 상기 출력 버퍼; 및
    상기 멀티플렉서에 연결되어, 상기 멀티플렉서의 상기 제 2 입력을 상기 멀티플렉서의 상기 출력에 연결하도록 활성화될 때 상기 선택 신호 및 활성 신호를 발생시키는 선택 회로를 포함하는, 프로세서 기반 시스템.
  23. 제 22 항에 있어서,
    상기 메모리 허브의 상기 기록 바이패스 회로는 상기 데이터 경로에 연결되는 입력 및 상기 멀티플렉서와 상기 FIFO 레지스터의 입력들에 연결되는 출력을 갖는 입력 버퍼를 더 포함하는, 프로세서 기반 시스템.
  24. 제 21 항에 있어서,
    상기 메모리 허브는 상기 데이터 경로 및 상기 다수의 메모리 장치들 중 적어도 하나에 연결되는 메모리 장치 인터페이스를 더 포함하고, 상기 메모리 장치 인터페이스는 데이터를 상기 메모리 장치에 연결하는, 프로세서 기반 시스템.
  25. 제 24 항에 있어서,
    상기 메모리 허브의 상기 메모리 장치 인터페이스는:
    메모리 제어기 버스를 통해서 상기 데이터 경로에 연결되고 메모리 장치 버스를 통해서 상기 다수의 메모리 장치들 중 적어도 하나에 더 연결되는 메모리 제어기;
    상기 메모리 제어기에 연결되어, 상기 메모리 제어기에 연결되는 상기 메모리 장치로 향하는 메모리 요청들을 저장하는 기록 버퍼; 및
    상기 메모리 제어기에 연결되어, 상기 메모리 장치에 제공되거나 상기 메모리 장치로부터 검색되는 데이터를 저장하는 캐시를 포함하는, 프로세서 기반 시스템.
  26. 프로세서 기반 시스템에 있어서,
    프로세서 버스를 갖는 프로세서;
    상기 프로세서 버스에 연결되며, 시스템 메모리 포트 및 주변 장치 포트를 갖는, 시스템 제어기;
    상기 시스템 제어기의 상기 주변 장치 포트에 연결되는 적어도 하나의 입력 장치;
    상기 시스템 제어기의 상기 주변 장치 포트에 연결되는 적어도 하나의 출력 장치;
    상기 시스템 제어기의 상기 주변 장치 포트에 연결되는 적어도 하나의 데이터 저장 장치; 및
    상기 시스템 제어기의 상기 시스템 메모리 포트에 연결되는 메모리 모듈을 포함하고, 상기 메모리 모듈은:
    다수의 메모리 장치들; 및
    상기 다수의 메모리 장치들 중 적어도 하나에 연결되는 메모리 허브를 포함하고, 상기 메모리 허브는:
    제 1 데이터 버스에 연결하여 데이터를 상기 제 1 데이터 버스에 제공하고 상기 제 1 데이터 버스로부터 데이터를 수신하는 제 1 링크 인터페이스;
    제 2 데이터 버스에 연결하여 데이터를 상기 제 2 데이터 버스에 제공하고 상기 제 2 데이터 버스로부터 데이터를 수신하는 제 2 링크 인터페이스;
    상기 제 1 및 제 2 링크 인터페이스들에 연결되어 상기 제 1 및 제 2 링크 인터페이스들 간에 데이터를 연결하는 스위칭 회로; 및
    상기 스위칭 회로에 연결되어, 상기 제 1 또는 제 2 링크 인터페이스들 중 어느 하나에 의해 수신되는 제 1 세트의 데이터를 저장하여 제 2 세트의 데이터가 상기 제 1 세트의 데이터에 의한 간섭없이 상기 제 1 및 제 2 링크 인터페이스들 간에 연결되도록 하는 데이터 바이패스 회로를 포함하는, 프로세서 기반 시스템.
  27. 제 26 항에 있어서,
    상기 메모리 허브의 상기 데이터 바이패스 회로는:
    상기 스위칭 회로에 연결되는 제 1 입력을 갖고 제 2 입력, 출력, 및 선택 단자를 더 갖는 멀티플렉서로서, 상기 선택 단자에 인가되는 선택 신호에 따라서 상기 출력을 상기 제 1 또는 제 2 입력에 연결하는, 상기 멀티플렉서;
    상기 스위칭 회로에 연결되는 입력을 갖고 상기 멀티플렉서의 상기 제 2 입력에 연결되는 출력을 더 갖는 선입 선출(FIFO) 레지스터;
    상기 멀티플렉서의 출력에 연결되는 버퍼 입력을 갖고 버퍼 출력과 활성 단자를 더 갖는 출력 버퍼로서, 상기 활성 단자에 인가되는 활성 신호에 따라서 상기 버퍼 입력을 상기 버퍼 출력에 연결하는 상기 출력 버퍼; 및
    상기 멀티플렉서에 연결되어, 상기 멀티플렉서의 상기 제 2 입력을 상기 멀티플렉서의 출력에 연결하도록 활성화될 때 상기 선택 신호 및 활성 신호를 발생시키는 선택 회로를 포함하는, 프로세서 기반 시스템.
  28. 제 27 항에 있어서,
    상기 메모리 허브의 상기 데이터 바이패스 회로는 상기 스위칭 회로에 연결되는 입력 및 상기 멀티플렉서와 상기 FIFO 레지스터의 입력들에 연결되는 출력을 갖는 입력 버퍼를 더 포함하는, 프로세서 기반 시스템.
  29. 제 26 항에 있어서,
    상기 메모리 허브는 상기 데이터 경로에 연결되고 상기 다수의 메모리 장치들 중 적어도 하나에 연결되는 메모리 장치 인터페이스를 더 포함하고, 상기 메모리 장치 인터페이스는 데이터를 상기 메모리 장치에 연결하는, 프로세서 기반 시스템.
  30. 제 29 항에 있어서,
    상기 메모리 허브의 상기 메모리 장치 인터페이스는:
    메모리 제어기 버스를 통해서 상기 데이터 경로에 연결되고 메모리 장치 버스를 통해서 상기 다수의 메모리 장치들 중 적어도 하나에 더 연결되는 메모리 제어기;
    상기 메모리 제어기에 연결되어, 상기 메모리 제어기에 연결되는 상기 메모리 장치로 향하는 메모리 요청들을 저장하는 기록 버퍼; 및
    상기 메모리 제어기에 연결되어, 상기 메모리 장치에 제공되거나 상기 메모리 장치로부터 검색되는 데이터를 저장하는 캐시를 포함하는, 프로세서 기반 시스템.
  31. 제 26 항에 있어서,
    상기 제 1 세트의 데이터는 기록 데이터를 나타내고 상기 제 2 세트의 데이터는 판독 데이터를 나타내는, 프로세서 기반 시스템.
  32. 메모리 버스에 연결되는 메모리 시스템 내의 메모리 위치에 데이터를 기록하는 방법에 있어서,
    상기 메모리 시스템에 판독 데이터를 액세스하는 단계;
    상기 메모리 버스 상의 상기 메모리 시스템에 기록 데이터를 제공하는 단계;
    상기 기록 데이터의 일시적 저장을 위하여 상기 메모리 시스템 내의 레지스터에 상기 기록 데이터를 연결하는 단계;
    상기 메모리 버스에 상기 판독 데이터를 연결하고 판독을 위하여 상기 판독 데이터를 제공하는 단계;
    상기 레지스터에 저장되는 상기 기록 데이터를 상기 메모리 버스에 연결하는 단계; 및
    상기 기록 데이터를 상기 메모리 위치에 기록하는 단계를 포함하는, 데이터 기록 방법.
  33. 제 32 항에 있어서,
    기록 명령을 상기 메모리 시스템에 발행하기 전에 판독 명령을 상기 메모리 시스템에 발행하는 단계를 더 포함하는, 데이터 기록 방법.
  34. 제 32 항에 있어서,
    상기 메모리 시스템에 상기 기록 데이터를 제공하는 단계는 상기 기록 데이터를 상기 레지스터에 연결하기 전에 상기 메모리 시스템의 적어도 하나의 메모리 모듈을 통해서 상기 기록 데이터를 제공하는 단계를 포함하는, 데이터 기록 방법.
  35. 제 32 항에 있어서,
    상기 메모리 시스템은 상기 메모리 버스 상에 직렬로 연결되는 다수의 메모리 모듈들을 포함하고, 상기 메모리 위치에 상기 기록 데이터를 기록하는 단계는 상기 판독 데이터가 액세스되는 상기 메모리 모듈의 다운스트림에 위치되는 메모리 모듈에 위치되는 메모리 위치에 상기 기록 데이터를 기록하는 단계를 포함하는, 데이터 기록 방법.
  36. 메모리 버스를 갖는 메모리 시스템에서 메모리 명령들을 실행하는 방법에 있어서,
    판독 명령을 상기 메모리 시스템에 발행하는 단계;
    상기 메모리 시스템 내의 메모리 위치에 기록 명령을 발행하고 상기 메모리 시스템의 상기 메모리 버스에 기록 데이터를 제공하는 단계;
    상기 메모리 시스템에 판독 데이터를 액세스하는 단계;
    상기 메모리 시스템에서, 상기 메모리 버스로부터 상기 기록 데이터를 분리하는 단계;
    상기 메모리 버스 상으로 상기 메모리 시스템으로부터 상기 판독 데이터를 수신하는 단계;
    상기 메모리 버스에 상기 기록 데이터를 재연결하는 단계; 및
    상기 메모리 위치에 상기 기록 명령을 재개하는 단계를 포함하는, 메모리 명령 실행 방법.
  37. 제 36 항에 있어서,
    상기 메모리 시스템에 상기 판독 명령을 발행하는 단계는 상기 메모리 시스템에 상기 기록 명령을 발행하는 단계보다 앞서는, 메모리 명령 실행 방법.
  38. 제 36 항에 있어서,
    상기 판독 데이터의 수신 동안 바이패스 버퍼에 상기 기록 데이터를 일시적으로 저장하는 단계를 더 포함하는, 메모리 명령 실행 방법.
  39. 제 36 항에 있어서,
    상기 기록 데이터를 상기 메모리 버스에 제공하는 단계는 상기 메모리 버스로부터 상기 기록 데이터를 분리하기 전에 상기 메모리 시스템의 적어도 하나의 메모리 모듈을 통해서 상기 기록 데이터를 제공하는 단계를 포함하는, 메모리 명령 실행 방법.
  40. 메모리 버스를 갖는 메모리 시스템에서 판독 및 기록 명령들을 실행하는 방법에 있어서,
    상기 메모리 시스템 내의 제 1 메모리 위치에 액세스하도록 판독 명령을 발행하는 단계;
    상기 판독 명령의 완료 전, 상기 메모리 시스템 내의 제 2 메모리 위치에 데이터를 기록하기 위하여 기록 명령을 스케줄링하는 단계;
    상기 제 1 메모리 위치로부터 판독 데이터를 검색하는 단계;
    상기 메모리 시스템의 상기 메모리 버스로 기록 데이터를 제공하는 단계;
    상기 메모리 시스템에서, 상기 메모리 버스 상에서 상기 판독 데이터를 바이패스하는 단계;
    상기 메모리 시스템으로부터 상기 메모리 버스 상으로 상기 판독 데이터를 수신하는 단계; 및
    상기 메모리 버스에 상기 기록 데이터를 제공하는 단계를 포함하는, 판독 및 기록 명령 실행 방법.
  41. 제 40 항에 있어서,
    상기 메모리 버스 상에서 상기 판독 데이터를 바이패스하는 단계는 상기 메모리 버스 상에서 데이터 충돌을 피하기 위하여 시간 기간 동안 상기 메모리 버스로부터 상기 기록 데이터를 분리하는 단계를 포함하는, 판독 및 기록 명령 실행 방법.
  42. 제 41 항에 있어서,
    상기 판독 데이터의 수신 동안 바이패스 버퍼에 상기 기록 데이터를 일시적으로 저장하는 단계를 더 포함하는, 판독 및 기록 명령 실행 방법.
  43. 제 41 항에 있어서,
    상기 메모리 버스에 상기 기록 데이터를 제공하는 단계는 상기 메모리 버스로부터 상기 기록 데이터를 분리하기 전에 상기 메모리 시스템의 적어도 하나의 메모리 모듈을 통해서 상기 기록 데이터를 제공하는 단계를 포함하는, 판독 및 기록 명령 실행 방법.
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