JPH10283301A - アドレスとデータをメモリモジュールへ分配する装置及び方法 - Google Patents
アドレスとデータをメモリモジュールへ分配する装置及び方法Info
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- JPH10283301A JPH10283301A JP9370116A JP37011697A JPH10283301A JP H10283301 A JPH10283301 A JP H10283301A JP 9370116 A JP9370116 A JP 9370116A JP 37011697 A JP37011697 A JP 37011697A JP H10283301 A JPH10283301 A JP H10283301A
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- JP
- Japan
- Prior art keywords
- controller
- memory module
- data
- optical
- driver
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
Abstract
(57)【要約】
【課題】メモリモジュールとの通信のアップフロント待
ち時間を減少させる。 【解決手段】装置１０はメモリモジュール２０を制御す
る制御器１２を含み、制御器は光送信機１４と受信機２
４からなる。複数の光ファイバ１８をもつ光ケーブル１
６は制御器の光送信機へ接続される。複数のメモリモジ
ュールは、各々が光ファイバの１つに接続されかつデー
タを送信するためのドライバをもっている。通信バス２
２はメモリモジュールのドライバ２１に接続されかつ制
御器の受信機に接続される。制御器はアドレスとデータ
情報を光ファイバを経由してメモリモジュールへ一斉送
信することができ、またメモリモジュールはデータをド
ライバと通信バスを経由して制御器へ送信できる。
ち時間を減少させる。 【解決手段】装置１０はメモリモジュール２０を制御す
る制御器１２を含み、制御器は光送信機１４と受信機２
４からなる。複数の光ファイバ１８をもつ光ケーブル１
６は制御器の光送信機へ接続される。複数のメモリモジ
ュールは、各々が光ファイバの１つに接続されかつデー
タを送信するためのドライバをもっている。通信バス２
２はメモリモジュールのドライバ２１に接続されかつ制
御器の受信機に接続される。制御器はアドレスとデータ
情報を光ファイバを経由してメモリモジュールへ一斉送
信することができ、またメモリモジュールはデータをド
ライバと通信バスを経由して制御器へ送信できる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に電子システ
ムの分野に関し、より詳しくは、アドレスとデータをメ
モリモジュールへ分配する装置と方法に関する。
ムの分野に関し、より詳しくは、アドレスとデータをメ
モリモジュールへ分配する装置と方法に関する。
【０００２】
【従来の技術】処理装置と主メモリモジュールとの間の
通信には、ある与えられた物理的バスの長さを通しての
通信が必要である。この物理的バス長に起因して、バス
を通る信号の伝播時間により生じるアップフロント（ｕ
ｐｆｒｏｎｔ）待ち時間が存在する。例えば、典型的な
アップフロント待ち時間は、１０ナノ秒である。処理速
度が５００ＭＨｚ範囲以上に増加するにつれて、典型的
な１０ナノ秒の待ち時間は、問題になり始めている。メ
モリモジュールとの通信の速度を増加させるための一つ
の従来の二地点間通信プロトコルはＲＡＭＬＩＮＫであ
り、これはＩＥＥＥ規格１５９６．４に定義されてい
る。
通信には、ある与えられた物理的バスの長さを通しての
通信が必要である。この物理的バス長に起因して、バス
を通る信号の伝播時間により生じるアップフロント（ｕ
ｐｆｒｏｎｔ）待ち時間が存在する。例えば、典型的な
アップフロント待ち時間は、１０ナノ秒である。処理速
度が５００ＭＨｚ範囲以上に増加するにつれて、典型的
な１０ナノ秒の待ち時間は、問題になり始めている。メ
モリモジュールとの通信の速度を増加させるための一つ
の従来の二地点間通信プロトコルはＲＡＭＬＩＮＫであ
り、これはＩＥＥＥ規格１５９６．４に定義されてい
る。
【０００３】
【発明が解決しようとする課題】しかし、メモリモジュ
ールとの通信のアップフロント待ち時間を、この様なプ
ロトコルの使用を必要とすることなく減少させることが
望ましい。
ールとの通信のアップフロント待ち時間を、この様なプ
ロトコルの使用を必要とすることなく減少させることが
望ましい。
【０００４】
【課題を解決するための手段】本発明によれば、従来の
計算機システムの問題点及び不利益点を本質的に減少又
は除去する、アドレスとデータをメモリモジュールへ分
配する装置及び方法が提供される。
計算機システムの問題点及び不利益点を本質的に減少又
は除去する、アドレスとデータをメモリモジュールへ分
配する装置及び方法が提供される。
【０００５】本発明の一つの実施例によれば、アドレス
とデータをメモリモジュールへ分配する装置が提供され
る。この装置は、メモリモジュールを制御する制御器を
含み、制御器は、光送信機と受信機を含む。複数の光フ
ァイバをもつ光ケーブルが、制御器の光送信機に接続さ
れる。複数のメモリモジュールの各々は、光ファイバの
１つに接続されかつデータを送信するためのドライバを
もっている。通信バスは、メモリモジュールのドライバ
と制御器の受信機とに接続される。制御器は、アドレス
とデータ情報を光ファイバを経由してメモリモジュール
へ一斉送信することができ、またメモリモジュールは、
データをドライバと通信バスを経由して制御器へ送信す
ることができる。
とデータをメモリモジュールへ分配する装置が提供され
る。この装置は、メモリモジュールを制御する制御器を
含み、制御器は、光送信機と受信機を含む。複数の光フ
ァイバをもつ光ケーブルが、制御器の光送信機に接続さ
れる。複数のメモリモジュールの各々は、光ファイバの
１つに接続されかつデータを送信するためのドライバを
もっている。通信バスは、メモリモジュールのドライバ
と制御器の受信機とに接続される。制御器は、アドレス
とデータ情報を光ファイバを経由してメモリモジュール
へ一斉送信することができ、またメモリモジュールは、
データをドライバと通信バスを経由して制御器へ送信す
ることができる。
【０００６】本発明の技術的利点は、メモリモジュール
と通信するために光ドライブと光ファイバを使用するこ
とと、アップフロント待ち時間を減らしかつ、低電力の
解決方法を提供するために、データを戻す低電力ドライ
バを使用することである。
と通信するために光ドライブと光ファイバを使用するこ
とと、アップフロント待ち時間を減らしかつ、低電力の
解決方法を提供するために、データを戻す低電力ドライ
バを使用することである。
【０００７】
【発明の実施の形態】図１は、本発明の教示によりアド
レスとデータを分配するための、全般的に１０で示す装
置の実施例のブロック図である。装置１０は、光送信機
１４をもつ制御器１２を含む。光ケーブル１６は光送信
機１４に接続され、複数の個々の光ファイバ１８を含
む。個々の光ファイバ１８は、関連するメモリモジュー
ル２０に接続される。メモリモジュール２０は、ＤＲＡ
Ｍ、ＳＲＡＭ又は電子システムにおいて使用される他の
型式のメモリモジュールでよい。メモリモジュール２０
は、低電力ドライバ２１により駆動されるデータを戻す
ため、通信バス２２を経由して制御器１２に接続され
る。制御器１２は、メモリモジュール２０から通信バス
２２を受け入れる受信機２４を含む。
レスとデータを分配するための、全般的に１０で示す装
置の実施例のブロック図である。装置１０は、光送信機
１４をもつ制御器１２を含む。光ケーブル１６は光送信
機１４に接続され、複数の個々の光ファイバ１８を含
む。個々の光ファイバ１８は、関連するメモリモジュー
ル２０に接続される。メモリモジュール２０は、ＤＲＡ
Ｍ、ＳＲＡＭ又は電子システムにおいて使用される他の
型式のメモリモジュールでよい。メモリモジュール２０
は、低電力ドライバ２１により駆動されるデータを戻す
ため、通信バス２２を経由して制御器１２に接続され
る。制御器１２は、メモリモジュール２０から通信バス
２２を受け入れる受信機２４を含む。
【０００８】動作において、制御器１２は、メモリモジ
ュール２０により供給されるメモリスペースの動作を管
理するため、計算機システム内の処理装置又は他のコン
ポーネントと通信する。この機能を達成するために、制
御器１２は、信号をケーブル１６及びファイバ１８上へ
駆動し、アドレスとデータ情報をメモリモジュール２０
へ通信するために光送信機１４を使用する。通信バス２
２は、受信機２４を経由してデータを制御器１２へ戻す
ため、メモリモジュール２０上の低電力ドライバ２１に
より駆動される。この様にして、本発明の装置１０は、
メモリモジュールとの通信のアップフロント待ち時間を
減少させるため、制御器１２からメモリモジュール２０
へのアドレスとデータ情報の高速度通信を提供する。も
し読出し動作が行われると、データは低電力ドライバ２
１を使用して制御器１２へ戻され、これにより装置１０
は、アップフロント待ち時間の減少と低電力動作の両方
を提供する。
ュール２０により供給されるメモリスペースの動作を管
理するため、計算機システム内の処理装置又は他のコン
ポーネントと通信する。この機能を達成するために、制
御器１２は、信号をケーブル１６及びファイバ１８上へ
駆動し、アドレスとデータ情報をメモリモジュール２０
へ通信するために光送信機１４を使用する。通信バス２
２は、受信機２４を経由してデータを制御器１２へ戻す
ため、メモリモジュール２０上の低電力ドライバ２１に
より駆動される。この様にして、本発明の装置１０は、
メモリモジュールとの通信のアップフロント待ち時間を
減少させるため、制御器１２からメモリモジュール２０
へのアドレスとデータ情報の高速度通信を提供する。も
し読出し動作が行われると、データは低電力ドライバ２
１を使用して制御器１２へ戻され、これにより装置１０
は、アップフロント待ち時間の減少と低電力動作の両方
を提供する。
【０００９】従来の同期ＤＲＡＭ（ＳＤＲＡＭ）は、例
えば、１００ＭＨｚの動作ができる。ＳＤＲＡＭ及び他
のメモリモジュールは、２００ＭＨｚ以上で動作するこ
とが期待される。幾つかの従来の計算機シススムは２０
０ＭＨｚで動作し、間もなく３００ＭＨｚ以上で動作す
るであろう。帯域幅は、同期ＤＲＡＭにより本質的に改
善される。しかし、物理的待ち時間は、メモリモジュー
ルの数及び速度が増加するにつれて比較的大きくなる。
従来のＲＡＭＬＩＮＫプロトコルは、物理的待ち時間に
応対しないインタフェースプロトコルである。従って、
本発明はアドレスとデータを高速光ファイバを通してメ
モリモジュールへ一斉送信することにより従来のシステ
ムに対して利点を提供している。ＲＡＭＬＩＮＫプロト
コルは、それでも、もし希望すればデータを制御器１２
へ戻すために使用することができる。本発明は、光受信
機への追加のメモリモジュールの入力ピン総数を減少
し、また図２に示す様に、メモリモジュール毎に差動的
なリンクとなる負荷出力を減少させる。物理的待ち時間
の増加の大部分は、正しいメモリモジュールのアドレス
を得ることによるので、本発明は、このアドレス待ち時
間の増加を本質的に減少させる。トレードオフとして、
出力物理的待ち時間は、それを光駆動としかつ一斉送信
よりはむしろ集収動作を行うことにより減少させること
ができることになるが、この場合は全部のファイバは１
つの場所に終端されることになろう。しかし、これは、
メモリモジュール上の低電力ドライバを使用するよりも
大きな電力を必要とするであろう。
えば、１００ＭＨｚの動作ができる。ＳＤＲＡＭ及び他
のメモリモジュールは、２００ＭＨｚ以上で動作するこ
とが期待される。幾つかの従来の計算機シススムは２０
０ＭＨｚで動作し、間もなく３００ＭＨｚ以上で動作す
るであろう。帯域幅は、同期ＤＲＡＭにより本質的に改
善される。しかし、物理的待ち時間は、メモリモジュー
ルの数及び速度が増加するにつれて比較的大きくなる。
従来のＲＡＭＬＩＮＫプロトコルは、物理的待ち時間に
応対しないインタフェースプロトコルである。従って、
本発明はアドレスとデータを高速光ファイバを通してメ
モリモジュールへ一斉送信することにより従来のシステ
ムに対して利点を提供している。ＲＡＭＬＩＮＫプロト
コルは、それでも、もし希望すればデータを制御器１２
へ戻すために使用することができる。本発明は、光受信
機への追加のメモリモジュールの入力ピン総数を減少
し、また図２に示す様に、メモリモジュール毎に差動的
なリンクとなる負荷出力を減少させる。物理的待ち時間
の増加の大部分は、正しいメモリモジュールのアドレス
を得ることによるので、本発明は、このアドレス待ち時
間の増加を本質的に減少させる。トレードオフとして、
出力物理的待ち時間は、それを光駆動としかつ一斉送信
よりはむしろ集収動作を行うことにより減少させること
ができることになるが、この場合は全部のファイバは１
つの場所に終端されることになろう。しかし、これは、
メモリモジュール上の低電力ドライバを使用するよりも
大きな電力を必要とするであろう。
【００１０】図２は、本発明の教示によるアドレスとデ
ータの分配のための装置の別の実施例のブロック図で、
この装置は全般的に２０で示す。示される様に、制御器
１２は、光ケーブル１６に接続される送信レーザ１４を
含む。送信レーザ１４は、アドレスとデータを光ケーブ
ル１６を経由して種々のメモリモジュールへ光学的に送
信するため動作する。データはメモリモジュールから差
動的に差動ライン２２上を差動受信機２４へ戻される。
この様にして、メモリモジュールから戻されるデータ
は、ＲＡＭＬＩＮＫプロトコルの様な二地点間通信プロ
トコルを使用することができる。
ータの分配のための装置の別の実施例のブロック図で、
この装置は全般的に２０で示す。示される様に、制御器
１２は、光ケーブル１６に接続される送信レーザ１４を
含む。送信レーザ１４は、アドレスとデータを光ケーブ
ル１６を経由して種々のメモリモジュールへ光学的に送
信するため動作する。データはメモリモジュールから差
動的に差動ライン２２上を差動受信機２４へ戻される。
この様にして、メモリモジュールから戻されるデータ
は、ＲＡＭＬＩＮＫプロトコルの様な二地点間通信プロ
トコルを使用することができる。
【００１１】本発明を詳細に記載したが、特許請求の範
囲に定義した発明の精神及び範囲を逸脱することなく種
々の変更、置換及び修正がなされ得ることを理解すべき
である。
囲に定義した発明の精神及び範囲を逸脱することなく種
々の変更、置換及び修正がなされ得ることを理解すべき
である。
【００１２】以上の説明に関して更に以下の項を開示す
る。 （１） アドレスとデータをメモリモジュールへ分配す
る装置であって、メモリモジュールを制御するための、
光送信機と受信機を含む制御器と、制御器の光送信機に
接続される、複数の光ファイバをもつ光ケーブルと、各
々が光ファイバの１つに接続され、かつデータを送信す
るためのドライバをもつ複数のメモリモジュールと、メ
モリモジュールのドライバへかつ制御器の受信機に接続
される通信バスと、アドレスとデータ情報を光ファイバ
を経由してメモリモジュールに一斉送信することができ
る該制御器と、データをドライバと通信バスを経由して
制御器へ送信することができる該メモリモジュールとか
らなる、アドレスとデータをメモリモジュールへ分配す
る装置。 （２） 第１項記載の装置において、各メモリモジュー
ルのドライバは低電力ドライバである、アドレスとデー
タを分配する装置。 （３） 第１項記載の装置において、各メモリモジュー
ルのドライバは光送信機であり、また通信バスは光ファ
イバから形成される、アドレスとデータを分配する装
置。 （４） 第１項記載の装置において、通信バスは差動ラ
インからなり、またメモリモジュールはデータをＲＡＭ
ＬＩＮＫプロトコルを使用して送信する、アドレスとデ
ータを分配する装置。
る。 （１） アドレスとデータをメモリモジュールへ分配す
る装置であって、メモリモジュールを制御するための、
光送信機と受信機を含む制御器と、制御器の光送信機に
接続される、複数の光ファイバをもつ光ケーブルと、各
々が光ファイバの１つに接続され、かつデータを送信す
るためのドライバをもつ複数のメモリモジュールと、メ
モリモジュールのドライバへかつ制御器の受信機に接続
される通信バスと、アドレスとデータ情報を光ファイバ
を経由してメモリモジュールに一斉送信することができ
る該制御器と、データをドライバと通信バスを経由して
制御器へ送信することができる該メモリモジュールとか
らなる、アドレスとデータをメモリモジュールへ分配す
る装置。 （２） 第１項記載の装置において、各メモリモジュー
ルのドライバは低電力ドライバである、アドレスとデー
タを分配する装置。 （３） 第１項記載の装置において、各メモリモジュー
ルのドライバは光送信機であり、また通信バスは光ファ
イバから形成される、アドレスとデータを分配する装
置。 （４） 第１項記載の装置において、通信バスは差動ラ
インからなり、またメモリモジュールはデータをＲＡＭ
ＬＩＮＫプロトコルを使用して送信する、アドレスとデ
ータを分配する装置。
【００１３】（５） アドレスとデータをメモリモジュ
ールへ分配する装置であって、メモリモジュールを制御
する制御器と複数のメモリモジュールとを複数の光ファ
ィバをもつ光ケーブルへ接続し、該光ケーブルは制御器
の光送信機へ接続されている段階と、アドレスとデータ
情報を制御器から光ファイバを経由してメモリモジュー
ルへ一斉送信する段階と、データを複数のメモリモジュ
ールから通信バスを経由して制御器へ送信する段階とか
らなる、アドレスとデータをメモリモジュールへ分配す
る方法。 （６） 第５項記載の方法において、データの送信は低
電力ドライバを用いて達成される、アドレスとデータを
メモリモジュールへ分配する方法。 （７） 第５項記載の方法において、データの送信は光
送信機と、光ファイバから形成される通信バスとを用い
て達成される、アドレスとデータをメモリモジュールへ
分配する方法。 （８） 第５項記載の方法において、データの送信は差
動ラインからなる通信バスを経由し、またＲＡＭＬＩＮ
Ｋプロトコルを用いて達成される、アドレスとデータを
メモリモジュールへ分配する方法。
ールへ分配する装置であって、メモリモジュールを制御
する制御器と複数のメモリモジュールとを複数の光ファ
ィバをもつ光ケーブルへ接続し、該光ケーブルは制御器
の光送信機へ接続されている段階と、アドレスとデータ
情報を制御器から光ファイバを経由してメモリモジュー
ルへ一斉送信する段階と、データを複数のメモリモジュ
ールから通信バスを経由して制御器へ送信する段階とか
らなる、アドレスとデータをメモリモジュールへ分配す
る方法。 （６） 第５項記載の方法において、データの送信は低
電力ドライバを用いて達成される、アドレスとデータを
メモリモジュールへ分配する方法。 （７） 第５項記載の方法において、データの送信は光
送信機と、光ファイバから形成される通信バスとを用い
て達成される、アドレスとデータをメモリモジュールへ
分配する方法。 （８） 第５項記載の方法において、データの送信は差
動ラインからなる通信バスを経由し、またＲＡＭＬＩＮ
Ｋプロトコルを用いて達成される、アドレスとデータを
メモリモジュールへ分配する方法。
【００１４】（９） 装置１０はアドレスとデータをメ
モリモジュール２０へ分配するために提供される。この
装置１０はメモリモジュールを制御する制御器１２を含
み、これは光送信機１４と受信機２４からなる。複数の
光ファイバ１８をもつ光ケーブル１６は、制御器１２の
光送信機１４へ接続される。複数のメモリモジュール２
０は各々が光ファイバ１８の１つに接続されかつデータ
を送信するためのドライバをもっている。通信バス２２
はメモリモジュール２０のドライバへ接続されかつ制御
器１２の受信機２４へ接続される。制御器１２はアドレ
スとデータ情報を光ファイバ１６を経由してメモリモジ
ュール２０へ一斉送信することができ、またメモリモジ
ュール２０はデータをドライバと通信バス２２を経由し
て制御器へ送信するため動作できる。
モリモジュール２０へ分配するために提供される。この
装置１０はメモリモジュールを制御する制御器１２を含
み、これは光送信機１４と受信機２４からなる。複数の
光ファイバ１８をもつ光ケーブル１６は、制御器１２の
光送信機１４へ接続される。複数のメモリモジュール２
０は各々が光ファイバ１８の１つに接続されかつデータ
を送信するためのドライバをもっている。通信バス２２
はメモリモジュール２０のドライバへ接続されかつ制御
器１２の受信機２４へ接続される。制御器１２はアドレ
スとデータ情報を光ファイバ１６を経由してメモリモジ
ュール２０へ一斉送信することができ、またメモリモジ
ュール２０はデータをドライバと通信バス２２を経由し
て制御器へ送信するため動作できる。
【図１】本発明の教示によるアドレスとデータを分配す
るための装置の実施例のブロック図。
るための装置の実施例のブロック図。
【図２】本発明の教示によるアドレスとデータを分配す
るための装置の別の実施例のブロック図。
るための装置の別の実施例のブロック図。
１０ アドレスとデータを分配する装置 １２ 制御器 １４ 光送信機 １６ 光ケーブル １８ 光ファイバ ２０ メモリモジュール ２１ ドライバ ２２ 通信バス ２４ 受信機
Claims (2)
- 【請求項１】 アドレスとデータをメモリモジュールへ
分配する装置であって、 メモリモジュールを制御するための、光送信機と受信機
を含む制御器と、 制御器の光送信機に接続される、複数の光ファイバをも
つ光ケーブルと、 各々が光ファイバの１つに接続され、かつデータを送信
するためのドライバをもつ複数のメモリモジュールと、 メモリモジュールのドライバ及び制御器の受信機に接続
される通信バスと、を含み、 前記制御器は、アドレスとデータ情報を光ファイバを経
由してメモリモジュールに一斉送信することができ、前
記メモリモジュールは、データをドライバと通信バスを
経由して制御器に送信することができる、前記装置。 - 【請求項２】 アドレスとデータをメモリモジュールへ
分配する方法であって、 メモリモジュールを制御する制御器と複数のメモリモジ
ュールとを複数の光ファイバを有する光ケーブルに接続
し、該光ケーブルは制御器の光送信機に接続される段階
と、 アドレスとデータ情報を制御器から光ファイバを経由し
てメモリモジュールに一斉送信する段階と、 データを複数のメモリモジュールから通信バスを経由し
て制御器に送信する段階と、を含む前記方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US3350996P | 1996-12-19 | 1996-12-19 | |
| US033509 | 1996-12-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10283301A true JPH10283301A (ja) | 1998-10-23 |
Family
ID=21870806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9370116A Pending JPH10283301A (ja) | 1996-12-19 | 1997-12-19 | アドレスとデータをメモリモジュールへ分配する装置及び方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0849685A3 (ja) |
| JP (1) | JPH10283301A (ja) |
| KR (1) | KR19980064365A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009051755A1 (en) * | 2007-10-16 | 2009-04-23 | Hewlett-Packard Development Company, L.P. | Optical interconnect system providing communication between computer system components |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP1253521B1 (en) * | 2001-04-24 | 2011-01-26 | Rambus Inc. | Method and apparatus for signaling between devices of a memory system |
| US6675272B2 (en) | 2001-04-24 | 2004-01-06 | Rambus Inc. | Method and apparatus for coordinating memory operations among diversely-located memory components |
| US7941056B2 (en) | 2001-08-30 | 2011-05-10 | Micron Technology, Inc. | Optical interconnect in high-speed memory systems |
| US7133972B2 (en) | 2002-06-07 | 2006-11-07 | Micron Technology, Inc. | Memory hub with internal cache and/or memory access prediction |
| US7200024B2 (en) * | 2002-08-02 | 2007-04-03 | Micron Technology, Inc. | System and method for optically interconnecting memory devices |
| US7117316B2 (en) * | 2002-08-05 | 2006-10-03 | Micron Technology, Inc. | Memory hub and access method having internal row caching |
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