KR0156390B1 - 멀티플 메모리를 사용한 고속 전송 인터페이스 회로 - Google Patents
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Abstract
본 발명은 모듈형 시스템의 모듈간 고속 전송이 가능하도록 하기 위한 멀티플 메모리를 사용한 고속 전송 인터페이스 회로에 관한 것이다.
종래의 모듈간 데이터 전송 회로는 각 모듈의 데이터가 로칼 메모리에 저장된 후 자신이 가고자하는 다른 모듈로 하나의 백본 버스를 사용하여 전송하기 때문에 각각의 모듈이 동시에 전송하려고 하면 백본전송부의 버스상에 병목현상이 발생되어 데이터의 전송속도가 저하되는 문제점이 있었다.
이를 해결하기 위해 본 발명은 임의의 모듈로부터 다른 어떤 모듈로 데이터를 전송하고자 하는 경우 해당 데이터와 그에 따른 어드레스를 해당 모듈로부터 입력받아 전송하는 로칼 전송수단과, 콘트롤 신호에 따라 입력되는 데이터를 소정량씩 순번에 따라 저장하는 제 1 내지 제 4 로칼메모리와, 로칼 전송수단으로부터 발생되는 어드레스와 데이터를 입력받아 로칼메모리들에 균등하게 저장시키고 로칼메모리들에 저장되어 있는 데이터를 동시에 액세스하여 전송하는 고속전송 정합수단과, 고속전송 정합수단으로부터 발생되는 데이터를 다른 모듈로 이동시키기 위한 고속 백본 전송수단으로 구성된것이다.
Description
제1도는 종래 모듈간 데이터 전송 회로의 블록 구성도.
제2도는 본 발명에 의한 멀티플 메모리를 사용한 고속 전송 인터페이스 회로.
제3도는 제2도의 고속 전송 인터페이스 회로 및 로칼 메모리의 연결 구성도.
* 도면의 주요부분에 대한 부호의 설명
10 : 로칼 전송부 20∼50 : 제 1 내지 제 4 로칼메모리
60 : 고속전송 인터페이스 회로 70 : 고속 백본 전송부
본 발명은 모듈형 시스템의 모듈간 고속 전송에 관한 것으로, 특히 모듈간 데이터 통신시 데이터 버스의 병목현상을 방지하고 고속의 데이터 전송이 가능하도록 하기 위한 멀티플 메모리를 사용한 고속 전송 인터페이스 회로에 관한 것이다.
제1도는 모듈간 데이터 전송 회로의 블록 구성도로서, 이에 도시한 바와같이 임의의 모듈로부터 다른 어떤 모듈로 데이터를 전송하고자 하는 경우 해당 데이터와 그에 따른 어드레스를 해당 모듈로부터 입력받아 전송하는 로칼 전송부(1)와, 상기 로칼 전송부(1)로부터 발생되는 어드레스와 데이터를 입력받아 콘트롤 신호에 따라 해당 데이터를 저장하는 로칼메모리(2)와, 상기 로칼메모리(2)에 저장되어 있던 데이터를 다른 모듈로 이동시키기 위한 고속 백본(Backbone) 전송부(3)로 구성된다.
이와 같이 구성된 종래 모듈간 데이터 전송 회로의 동작을 설명하면 다음과 같다.
먼저, 각 모듈의 로칼 데이터가 로칼 전송부(1)를 통하여 로칼 메모리(2)에 저장된다.
그런 뒤 이 데이터는 고속 백본 전송부(3)를 통해 자신이 가야할 모듈로 상기 고속 백본전송부의 어드레스와 데이터 버스를 통해 전송하게 된다.
그러나, 이러한 종래 모듈간 데이터 전송 회로는 각 모듈의 데이터가 로칼 메모리에 저장된 후 자신이 가고자하는 다른 모듈로 백본전송부의 버스를 사용하여 전송할 때 각각의 모듈이 동시에 전송하려고 하면 백본전송부의 버스상에 병목현상이 발생되어 데이터의 전송속도가 저하되는 문제점이 있었다.
따라서 본 발명은 상기와 같은 종래 기술의 제반 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 다수개의 로칼메모리를 구비하고 로칼 전송부에서 고속 백본 전송부로의 데이터 전송시 상기 로칼메모리들간의 데이터 정합을 위한 수단을 구비하여 모듈간 데이터 통신시 데이터 버스상의 병목현상을 방지하여 고속의 데이터 전송이 가능하도록 하기 위한 멀티플 메모리를 사용한 고속 전송 인터페이스 회로를 제공함에 있다.
이러한 본 발명의 목적을 달성하기 위한 기술적 수단은 임의의 모듈로부터 다른 어떤 모듈로 데이터를 전송하고자 하는 경우 해당 데이터와 그에 따른 어드레스를 해당 모듈로부터 입력받아 전송하는 로칼 전송수단과, 콘트롤 신호에 따라 입력되는 데이터를 소정량씩 순번에 따라 저장하는 다수개의 로칼메모리와, 상기 로칼 전송수단으로부터 발생되는 어드레스와 데이터를 입력받아 상기 로칼메모리들에 균등하게 저장시키고 상기 로칼메모리들에 저장되어 있는 데이터를 동시에 억세스하여 전송하는 고속전송 정합수단과, 상기 고속전송 정합수단으로부터 발생되는 데이터를 다른 모듈로 이동시키기 위한 고속 백본 전송수단으로 구성된다.
이하, 본 발명을 첨부된 도면 제2도와 제3도에 의거 상세히 설명하면 다음과 같다.
제2도는 본 발명에 의한 멀티플 메모리를 사용한 고속 전송 인터페이스 회로로서, 이에 도시된 바와같이, 임의의 모듈로부터 다른 어떤 모듈로 데이터를 전송하고자 하는 경우 해당 데이터와 그에 따른 어드레스를 해당 모듈로부터 입력받아 전송하는 로칼 전송부(10)와, 상기 로칼 전송부(10)로부터 발생되는 어드레스와 데이터를 입력받아 콘트롤 신호에 따라 해당 데이터를 순차적으로 순번에 따라 저장하는 다수개의 로칼메모리(20∼50)와, 상기 로칼메모리들(20∼50)에 저장되어 있는 데이터를 동시에 억세스하여 전송하는 고속전송 인터페이스 회로(60)와, 상기 고속전송 인터페이스 회로(60)로부터 발생되는 데이터를 다른 모듈로 이동시키기 위한 고속 백본 전송부(70)로 구성된다.
상기 고속전송 인터페이스 회로(60)및 로칼 메모리(20∼50)의 연결 구성도는 제3도에 도시되어 있는 바와같이, 제 1 내지 제 4 로칼 메모리(20∼50)는 어드레스,버스를 공유하고 있으며, 역시 상기 로칼 전송부(10)와 연결되어 있는 데이터버스도 공유하고 있다.
이때, 상기 고속 백본 전송부(70)와의 데이터 버스는 각각 따로 연결되어 있으므로 병렬 버스로 연결 구성된다.
이와 같이 구성된 본 발명에 의한 멀티플 메모리를 사용한 고속 전송 인터페이스 회로의 작용 및 효과를 설명하면 다음과 같다.
먼저, 고속 백본 전송부(70)에서는 전송하고자 하는 데이터를 어드레스 버스와 데이터 버스를 통하여 전송하는데, 이때 멀티플 메모리부를 구성하고 있는 제 1 내지 제 4 로칼 메모리(20∼50)는 콘트롤신호에 의하여 순차적으로 인에이블 동작 또는 리딩(Reading)동작을 수행한다.
상기 콘트롤신호에 의하여 동작하는 로칼 메모리는 하나만이 동작하기 때문에 상기 로칼전송부(10)에 의하여 다른 모듈로 전송될 데이터는 순차적으로 한 번에 한 블록씩 분할 저장된다.
상기와 같은 동작에 의하여 전송하고자 하는 데이터가 상기 제 1 내지 제 4 로칼 메모리(20∼50)에 균등하게 저장이 완료되면, 상기 제 1 내지 제 4 로칼 메모리(20∼50)를 각각 제어하던 각 콘트롤 신호는 동일하게 라이팅(writting)동작을 수행하도록 전환된다.
이때, 각각의 제 1 내지 제 4 로칼 메모리(20∼50)는 저장되어 있던 데이터를 출력하고 각각의 메모리에 연결되어 있는 데이터 버스를 통하여 병렬방식으로 고속 백본 전송부(70)를 통하여 해당 모듈로 전송된다.
이상에서 설명한 바와 같이 동작하는 본 발명에 따른 멀티플 메모리(Multiple Memory)를 사용한 고속 전송 인터페이스 회로를 제공하면, 백본전송부의 버스상에 병목 현상이 발생되지 않으면서 멀티플 메모리부에 저장해 놓는 데이터가 일시에 고속 전송 백본부를 통해 고속으로 전송되는 효과가 있다.
Claims (3)
- 임의의 모듈로부터 다른 어떤 모듈로 데이터를 전송하고자 하는 경우 해당 데이터와 그에 따른 어드레스를 해당 모듈로부터 입력받아 전송하는 로칼 전송수단(10)과, 콘트롤 신호에 따라 입력되는 데이터를 소정량씩 순번에 따라 저장하는 제 1 내지 제 4 로칼메모리(20∼50)와,상기 로칼 전송수단(10)으로부터 발생되는 어드레스와 데이터를 입력받아 상기 제 1 내지 제 4 로칼메모리(20∼50)에 균등하게 저장시키고 상기 로칼메모리(20∼50)에 저장되어 있는 데이터를 동시에 액세스하여 전송하는 고속전송 정합수단(60)과, 상기 고속전송 정합수단(60)으로부터 발생되는 데이터를 다른 모듈로 이동시키기 위한 고속 백본 전송수단(70)으로 구성된 것을 특징으로 하는 멀티플 메모리를 사용한 고속 전송 인터페이스 회로.
- 제1항에 있어서, 상기 제 1 내지 제 4 로칼 메모리(20∼50)는 어드레스 버스를 공유하고 있는 동시에 상기 로칼 전송부(10)와 연결되어 있는 데이터버스도 공유하도록 구성된 것을 특징으로 하는 멀티플 메모리를 사용한 고속 전송 인터페이스 회로.
- 제1항 또는 제2항에 있어서, 상기 제 1 내지 제 4 로칼 메모리(20∼50)는 각각 상기 고속 백본 전송부(70)와 연결된 데이터 버스가 구비되는 것을 특징으로 하는 멀티플 메모리를 사용한 고속 전송 인터페이스 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950035810A KR0156390B1 (ko) | 1995-10-17 | 1995-10-17 | 멀티플 메모리를 사용한 고속 전송 인터페이스 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950035810A KR0156390B1 (ko) | 1995-10-17 | 1995-10-17 | 멀티플 메모리를 사용한 고속 전송 인터페이스 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970022783A KR970022783A (ko) | 1997-05-30 |
| KR0156390B1 true KR0156390B1 (ko) | 1998-11-16 |
Family
ID=19430419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950035810A KR0156390B1 (ko) | 1995-10-17 | 1995-10-17 | 멀티플 메모리를 사용한 고속 전송 인터페이스 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0156390B1 (ko) |
-
1995
- 1995-10-17 KR KR1019950035810A patent/KR0156390B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970022783A (ko) | 1997-05-30 |
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