JP5562329B2 - フラッシュ・メモリ・コントローラとフラッシュ・メモリ・アレイの間でインタフェースをとるための方法および装置 - Google Patents
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- 230000015654 memory Effects 0.000 title claims description 141
- 238000000034 method Methods 0.000 title claims description 63
- 230000000630 rising effect Effects 0.000 claims description 18
- 238000004891 communication Methods 0.000 claims description 6
- 230000000116 mitigating effect Effects 0.000 description 38
- 238000012546 transfer Methods 0.000 description 18
- 230000008569 process Effects 0.000 description 17
- 239000000872 buffer Substances 0.000 description 12
- 238000009826 distribution Methods 0.000 description 11
- 238000005516 engineering process Methods 0.000 description 9
- 230000008859 change Effects 0.000 description 8
- 230000006870 function Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 238000003860 storage Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 230000003044 adaptive effect Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
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Description
本出願は、参照によりそれぞれ本明細書に組み込まれている、2008年7月1日に出願した米国仮特許出願第61/133,675号、2008年7月3日に出願した米国仮特許出願第61/133,921号、および2008年7月10日に出願した米国仮特許出願第61/134,688号の優先権を主張する。
マルチレベル・セルNANDフラッシュ・メモリにおいて、しきい値検出器が、或る特定のセルに関連する電圧値を、事前定義されたメモリ状態に変換するのに通常、使用される。図2は、参照により本明細書に組み込まれている米国特許第6,522,580号の教示に基づく、図1の例示的なマルチレベル・セル・フラッシュ・メモリ170に関する例示的なしきい値電圧分布を示す。一般に、セルのしきい値電圧は、セルが或る量の電流を伝導するようにセルに印加される必要がある電圧である。しきい値電圧は、セルの中に格納されたデータに関する測度である。
前述したとおり、ICIは、セル間の寄生静電容量の結果であり、一般に、歪みの最も顕著な原因の1つであると考えられる。図7は、いくつかの例示的なアグレッサ・セル720からの寄生静電容量に起因してターゲット・セル710に関して存在するICIを示す。以下の表記が図7において使用される。
WL:ワード線
BL:ビット線
BLo:奇ビット線
BLe:偶ビット線、および
C:静電容量。
図8は、本発明によるコントローラ・ベースのICI軽減技術を組み込む例示的なフラッシュ・メモリ・システム800の概略ブロック図である。図8に示されるとおり、例示的なフラッシュ・メモリ・システム800は、インタフェース850によって接続された、フラッシュ制御システム810と、フラッシュ・メモリ・ブロック860とを備える。例示的なフラッシュ制御システム810は、通常、1つまたは複数の集積回路上に、フラッシュ・コントローラ820と、読み取りチャネル825とを備える。例示的なフラッシュ・コントローラ820は、本発明の特徴および機能をサポートするようにこの場合、変形される、例えば、よく知られた市販の技術および/または製品を使用して実施されることが可能である。
前述したとおり、本発明は、フラッシュ・メモリ・コントローラ820、920とフラッシュ・メモリ・アレイ870、970の間で改良されたインタフェース850、950を提供する。本発明の一態様によれば、ターゲット・セル710に関するデータが、クロック信号の第1のエッジ(立ち上りエッジなどの)で転送され、さらにその転送されるデータについてのさらなる情報が、クロック信号の第2のエッジ(立ち下りエッジなどの)で伝送される。開示されるインタフェースは、消費電力または表面積を大幅に増加させることなしに、伝送されるデータについてのさらなる情報のためのさらなる帯域幅を提供する。
図10は、本発明による書き込みアクセスのための該当する波形を示す。図10に示されるとおり、フラッシュ・メモリのDQバス上のデータは、通常、CLK信号もしくはDQS(ストローブ)信号、またはその両方を使用してクロック制御される。一般に、DQS信号がイネーブルにされる場合、DQS信号は、CLK信号の各立ち上りエッジ、および各立ち下りエッジにそれぞれ対応する立ち上りエッジおよび立ち下りエッジを有する。
図11は、本発明による読み取りアクセスのための該当する波形を示す。図11に示されるとおり、フラッシュ・メモリのDQバス上のデータは、通常、CLK信号もしくはDQS(ストローブ)信号、またはその両方を使用してクロック制御される。一般に、DQS信号がイネーブルにされる場合、DQS信号は、CLK信号の各立ち上りエッジ、および各立ち下りエッジにそれぞれ対応する立ち上りエッジおよび立ち下りエッジを有する。
本明細書のいくつかの流れ図は、ステップの例示的な順序を説明するが、その順序が変更され得ることも本発明の実施形態である。本発明の代替の実施形態として、アルゴリズムの様々な置換が企図される。本発明の例示的な実施形態は、ソフトウェア・プログラムにおける処理ステップに関連して説明されてきたが、当業者には明白なとおり、様々な機能が、デジタル領域で、ソフトウェア・プログラムにおいて、回路要素もしくは状態マシンによってハードウェアにおいて、またはソフトウェアとハードウェアの両方の組合せにおいて、処理ステップとして実施されることが可能である。そのようなソフトウェアは、例えば、デジタルシグナルプロセッサ、特定用途向け集積回路、マイクロコントローラ、または汎用コンピュータにおいて使用されることが可能である。そのようなハードウェアおよびソフトウェアは、集積回路内で実施される回路内で実施されることが可能である。
Claims (10)
- フラッシュ・メモリ・コントローラ(120)とフラッシュ・メモリ・アレイ(160)の間でインタフェースをとるための方法であって、
クロック信号の第1のエッジを使用して前記フラッシュ・メモリ・アレイにおけるターゲット・セル(710)に関するデータを伝送すること、および
前記クロック信号の第2のエッジを使用して前記ターゲット・セルに関するさらなる情報を伝送することを特徴とし、
前記クロック信号の各々のエッジの種類は、立ち下りエッジと立ち上りエッジの内のひとつであり、前記クロック信号の前記第1のエッジの前記種類は、前記クロック信号の前記第2のエッジの前記種類とは異なり、前記データは前記さらなる情報とは異なった種類の情報である、方法。 - 前記伝送するステップは、書き込みアクセスを備え、さらに前記さらなる情報は、前記ターゲット・セルに関連する1つまたは複数のアグレッサ・セル(720)についての情報を備える請求項1に記載の方法。
- 前記1つまたは複数のアグレッサ・セルについての前記情報は、前記1つまたは複数のアグレッサ・セルに関するプログラム・データの1つまたは複数のビットを備える請求項2に記載の方法。
- 前記伝送するステップは、読み取りアクセスを備え、さらに前記さらなる情報は、前記第1のエッジで伝送される前記ターゲット・セルに関する前記データに関するソフト情報を備える請求項1に記載の方法。
- フラッシュ・メモリ・コントローラとフラッシュ・メモリ・アレイの間でインタフェースをとるための方法であって、
クロック信号の第1のエッジで前記フラッシュ・メモリ・アレイにおけるターゲット・セルに関するデータを受け取ること、および
前記クロック信号の第2のエッジで前記ターゲット・セルに関するさらなる情報を受け取ることを特徴とし、
前記クロック信号の各々のエッジの種類は、立ち下りエッジと立ち上りエッジの内のひとつであり、前記クロック信号の前記第1のエッジの前記種類は、前記クロック信号の前記第2のエッジの前記種類とは異なり、前記データは前記さらなる情報とは異なった種類の情報である、方法。 - 前記受け取るステップは、書き込みアクセスを備え、さらに前記さらなる情報は、前記ターゲット・セルに関連する1つまたは複数のアグレッサ・セルについての情報を備える請求項5に記載の方法。
- 前記1つまたは複数のアグレッサ・セルについての前記情報は、前記1つまたは複数のアグレッサ・セルに関するプログラム・データの1つまたは複数のビットを備える請求項6に記載の方法。
- 前記受け取るステップは、読み取りアクセスを備え、さらに前記さらなる情報は、前記第1のエッジで伝送される前記ターゲット・セルに関する前記データに関するソフト情報を備える請求項5に記載の方法。
- フラッシュ・メモリ・コントローラとフラッシュ・メモリ・アレイの間でインタフェースをとるためのインタフェースであって、
前記フラッシュ・メモリ・コントローラと前記フラッシュ・メモリ・アレイの間の通信チャネルを特徴とし、前記通信チャネルは、クロック信号の第1のエッジで前記フラッシュ・メモリ・アレイにおけるターゲット・セルに関するデータを伝送し、さらに前記通信チャネルは、前記クロック信号の第2のエッジで前記ターゲット・セルに関するさらなる情報を伝送し、前記クロック信号の各々のエッジの種類は、立ち下りエッジと立ち上りエッジの内のひとつであり、前記クロック信号の前記第1のエッジの前記種類は、前記クロック信号の前記第2のエッジの前記種類とは異なり、前記データは前記さらなる情報とは異なった種類の情報である、インタフェース。 - 前記さらなる情報は、前記ターゲット・セルに関連する1つまたは複数のアグレッサ・セルについての情報、及び前記第1のエッジで伝送される前記ターゲット・セルに関する前記データに関するソフト情報の内のひとつ又は複数を備える請求項9に記載のインタフェース。
Applications Claiming Priority (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13367508P | 2008-07-01 | 2008-07-01 | |
US61/133,675 | 2008-07-01 | ||
US13392108P | 2008-07-07 | 2008-07-07 | |
US61/133,921 | 2008-07-07 | ||
US13468808P | 2008-07-10 | 2008-07-10 | |
US61/134,688 | 2008-07-10 | ||
PCT/US2009/049328 WO2010002943A1 (en) | 2008-07-01 | 2009-06-30 | Methods and apparatus for interfacing between a flash memory controller and a flash memory array |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2011528154A JP2011528154A (ja) | 2011-11-10 |
JP2011528154A5 JP2011528154A5 (ja) | 2012-08-16 |
JP5562329B2 true JP5562329B2 (ja) | 2014-07-30 |
Family
ID=40996674
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011516837A Expired - Fee Related JP5562329B2 (ja) | 2008-07-01 | 2009-06-30 | フラッシュ・メモリ・コントローラとフラッシュ・メモリ・アレイの間でインタフェースをとるための方法および装置 |
Country Status (8)
Country | Link |
---|---|
US (1) | US8677056B2 (ja) |
EP (1) | EP2308054B1 (ja) |
JP (1) | JP5562329B2 (ja) |
KR (1) | KR101618677B1 (ja) |
CN (1) | CN102132349B (ja) |
IL (1) | IL210395A0 (ja) |
TW (1) | TWI470641B (ja) |
WO (1) | WO2010002943A1 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8775913B2 (en) | 2010-03-31 | 2014-07-08 | Lsi Corporation | Methods and apparatus for computing soft data or log likelihood ratios for received values in communication or storage systems |
US8504885B2 (en) | 2010-03-31 | 2013-08-06 | Lsi Corporation | Methods and apparatus for approximating a probability density function or distribution for a received value in communication or storage systems |
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KR102211709B1 (ko) | 2014-05-19 | 2021-02-02 | 삼성전자주식회사 | 신호 송수신 특성을 향상한 불휘발성 메모리 시스템, 호스트 장치, 불휘발성 메모리 시스템 및 호스트의 동작방법 |
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-
2009
- 2009-06-30 JP JP2011516837A patent/JP5562329B2/ja not_active Expired - Fee Related
- 2009-06-30 EP EP09774393.4A patent/EP2308054B1/en not_active Not-in-force
- 2009-06-30 KR KR1020117002516A patent/KR101618677B1/ko active IP Right Grant
- 2009-06-30 US US13/001,300 patent/US8677056B2/en active Active
- 2009-06-30 CN CN200980132504.6A patent/CN102132349B/zh not_active Expired - Fee Related
- 2009-06-30 WO PCT/US2009/049328 patent/WO2010002943A1/en active Application Filing
- 2009-07-01 TW TW98122265A patent/TWI470641B/zh not_active IP Right Cessation
-
2010
- 2010-12-30 IL IL210395A patent/IL210395A0/en unknown
Also Published As
Publication number | Publication date |
---|---|
CN102132349A (zh) | 2011-07-20 |
TWI470641B (zh) | 2015-01-21 |
KR20110039310A (ko) | 2011-04-15 |
IL210395A0 (en) | 2011-03-31 |
EP2308054A1 (en) | 2011-04-13 |
US8677056B2 (en) | 2014-03-18 |
TW201007766A (en) | 2010-02-16 |
CN102132349B (zh) | 2015-06-17 |
KR101618677B1 (ko) | 2016-05-09 |
US20110138114A1 (en) | 2011-06-09 |
WO2010002943A1 (en) | 2010-01-07 |
EP2308054B1 (en) | 2016-04-13 |
JP2011528154A (ja) | 2011-11-10 |
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Legal Events
Date | Code | Title | Description |
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A521 | Request for written amendment filed |
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A621 | Written request for application examination |
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|
RD04 | Notification of resignation of power of attorney |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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RD02 | Notification of acceptance of power of attorney |
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S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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