TWI470641B - 用於快閃記憶體控制器及快閃記憶體陣列之間界面的方法及裝置 - Google Patents
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Description
本發明大體上係關於快閃記憶體器件且更特定言之，係關於在此等快閃記憶體器件中用於控制器與記憶體陣列之間介面連接之技術。
本申請案主張2008年7月1日申請之美國臨時專利申請案第61/133,675號、2008年7月3日申請之美國臨時專利申請案第61/133,921號及2008年7月10日申請之美國臨時專利申請案第61/134,688號之優先權，該等申請案中之每一者以引用的方式併入本文中。
本申請案涉及2009年3月11日申請之名為「Methods and Apparatus for Storing Data in a Multi-Level Cell Flash Memory Device with Cross-Page Sectors,Multi-Page Coding and Per-Page Coding」之國際專利申請案第PCT/US09/36810號及名為「Methods and Apparatus for Read-Side Intercell Interference Mitigation in Flash Memories」之國際專利申請案、名為「Methods and Apparatus for Write-Side Intercell Interference Mitigation in Flash Memories」之國際專利申請案、名為「Methods and Apparatus for Intercell Interference Mitigation Using Modulation Coding」之國際專利申請案及名為「Methods and Apparatus for Soft Demapping and Intercell Interference Mitigation in Flash Memories」之國際專利申請案，該等國際專利申請案中之每一者與本發明同時申請
且以引用的方式併入本文中。
許多記憶體器件(諸如，快閃記憶體器件)使用類比記憶體單元以儲存資料。每一記憶體單元儲存一類比值，亦被稱為儲存值。該儲存值表示儲存於該單元中之資訊。舉例而言，在快閃記憶體器件中，每一類比記憶體單元通常儲存某一電壓。每一單元之可能類比值之範圍通常被分成多個臨限區域，其中每一區域對應於一或多個資料位元值。藉由寫入對應於所要一或多個位元之標稱類比值，將資料寫入至類比記憶體單元。
舉例而言，單位準單元(Single-level cell,SLC)快閃記憶體器件每記憶體單元儲存一個位元(或兩個可能之記憶體狀態)。另一方面，多位準單元(Multi-level cell,MLC)快閃記憶體器件每記憶體單元儲存兩個或兩個以上位元(亦即，每一單元具有四個或四個以上可程式化狀態)。在多位準單元器件中，至少三個臨限位準用於定義四個或四個以上不同臨限狀態。個別單元之操作範圍因此被分成增加數目之狀態，且每一狀態之範圍小於單位準單元器件之範圍。因此，多位準單元器件中之任何單一位元的可靠性通常低於單位準單元器件的可靠性。對於多位準碼的更詳細論述，請參見(例如)IEEE資訊理論會刊(IEEE Trans.on Information Theory)第45卷第5期第1361-91頁(1999)之U.Wachsmann等人的「Multilevel Codes：Theoretical Concepts and Practical Design Rules」，其以引用的方式併
入本文中。
快閃記憶體通常包含快閃記憶體陣列、快閃控制器及用於快閃記憶體陣列與快閃控制器之間之通信的介面。開放NAND快閃介面工作小組(ONFI)是開發用於NAND快閃記憶體器件及與其通信之器件之開放標準的產業聯盟。ONFI已提出用於NAND快閃晶片之標準介面的規格。ONFI版本2.0使用雙資料速率(DDR)技術，以在時脈信號之上升邊緣與下降邊緣兩者上傳送資料。雖然ONFI版本2.0已增加NAND快閃介面的資料載運量，但其不提供用於載運可改良效能之額外資訊的額外頻寬。
美國專利申請案公開號第2007/0189073號揭示一種非揮發性記憶體器件與程式化過程，藉由基於經程式化於隨後程式化週期的資料調整經程式化在鄰近記憶體單元中的臨限電壓位準以補償鄰近浮動閘極或非導電浮動節點記憶體單元(non-conductive floating node memory cell)的臨限閘極電壓之耦合效應，使得該耦合效應造成該等記憶體單元所欲的目標臨限電壓。在本發明的一個實施例中，藉由調整一記憶體陣列之一第一頁之一或多個記憶體單元之程式化位準至給定欲寫入至一第二頁之直接鄰近記憶體單元的資料/程式化位準之較高或較低的臨限驗證目標電壓(threshold verify target voltage)以補償記憶體單元耦合，使得該第一與第二頁的直接鄰近記憶體單元之間的耦合令該第一頁之記憶體單元達到其最終目標程式化位準。
美國專利申請案公開號第2004/0057284號揭示一種增強
快閃記憶體器件之改良的記憶體器件與架構，增強具有一SCRAM相容介面之一快閃記憶體器件。該記憶體器件採用虛擬分頁方案(virtual paging scheme)，允許在該記憶體架構內部實現有效率的快閃記憶體結構。在外部，該記憶體在邏輯上將該內部快閃記憶體架構映射至一SCRAM相容介面及虛擬架構，允許以一相容SCRAM控制器件進行記憶體存取及操作。提供一種雙資料速率介面，以允許資料同步於一時脈信號之上升與下降邊緣兩者自該記憶體被輸入及輸出。因此存在對快閃記憶體器件中控制器與記憶體陣列之間之改良介面的需要。存在對快閃記憶體器件中控制器與記憶體陣列之間之改良介面的另一需要，該介面提供用於關於經傳輸資料之額外資訊的額外頻寬。存在對快閃記憶體器件中控制器與記憶體陣列之間之改良介面的另一需要，該介面在不顯著增加功率消耗或表面積的情況下提供額外頻寬。
大體而言，提供用於快閃記憶體控制器與快閃記憶體陣列之間介面連接的方法及裝置。根據本發明之一態樣，提供用於在快閃記憶體控制器與快閃記憶體陣列之間使用的介面。該介面包含快閃記憶體控制器與快閃記憶體陣列之間的通信頻道，其中該通信頻道在時脈信號之第一邊緣上載運快閃記憶體陣列中之目標單元的資料，且其中通信頻道在時脈信號之第二邊緣上載運目標單元的額外資訊。
對於例示性寫入存取，額外資訊包含(例如)關於與目標
單元相關聯之一或多個干擾單元的資訊。舉例而言，關於該一或多個干擾單元之資訊可包含該一或多個干擾單元之程式資料的一或多個位元。對於例示性讀取存取，額外資訊包含(例如)在第一邊緣上傳輸之目標單元之資料的軟性資訊。
將藉由參考以下實施方式及圖式來獲得本發明之更完整理解以及本發明之其他特徵及優點。
本發明提供快閃記憶體控制器與快閃記憶體陣列之間的一改良介面。所揭示介面在不顯著增加功率耗散或表面積的情況下提供用於關於經傳輸資料之額外資訊之額外頻寬。雖然在ICI抑制之情況下說明本發明，其中額外經傳輸資訊包含(例如)關於與經傳輸目標單元資料有關的一或多個鄰近單元之經傳輸資料或值之軟性資訊，但如一般熟習此項技術者將顯而易見，本發明亦可應用於傳送額外資訊用於其他應用。根據本發明之一態樣，資料在時脈信號之第一邊緣(諸如，上升邊緣)上傳送，且關於經傳送資料之額外資訊在時脈信號之第二邊緣(諸如，下降邊緣)上傳輸。
本發明之各種態樣係針對用於抑制諸如單位準單元或多位準單元(MLC)NAND快閃記憶體器件之記憶體器件中之ICI的信號處理技術。如本文中所使用，多位準單元快閃記憶體包含一記憶體，其中每一記憶體單元儲存兩個或兩個以上位元。通常，儲存於一個快閃單元中之多個位元屬
於不同頁。雖然本發明在本文中使用儲存類比值作為電壓之記憶體單元來說明，但如一般熟習此項技術者將顯而易見，本發明可與用於快閃記憶體之任何儲存機制一起使用，諸如使用電壓或電流表示所儲存資料。
圖1為習知快閃記憶體系統100之示意性方塊圖。如圖1中所展示，例示性快閃記憶體系統100包含快閃控制系統110及快閃記憶體區塊160。例示性快閃控制系統110包含快閃控制器120、編碼器/解碼器區塊140及一或多個緩衝器145。在一替代實施例中，編碼器/解碼器區塊140及一些緩衝器145可在快閃控制器120內部實施。編碼器/解碼器區塊140及緩衝器145可(例如)使用熟知市售技術及/或產品來實施。
例示性快閃記憶體區塊160包含一記憶體陣列170及一或多個緩衝器180(每一者可使用熟知市售技術及/或產品來實施)。記憶體陣列170可體現為單位準或多位準單元快閃記憶體，諸如NAND快閃記憶體、相變記憶體(PCM)、MRAM記憶體、NOR快閃記憶體或另一非揮發性快閃記憶體。雖然主要在多位準單元NAND快閃記憶體之情況下說明本發明，但如一般熟習此項技術者將顯而易見，本發明亦可應用於單位準單元快閃記憶體及其他非揮發性記憶體。
多位準單元快閃記憶體
在多位準單元NAND快閃記憶體中，臨限值偵測器通常用於將與特定單元相關聯的電壓值轉譯為預定記憶體狀
態。圖2說明圖1之例示性多位準單元快閃記憶體170之例示性臨限電壓分布，其基於以引用的方式併入本文中之美國專利案第6,522,580號之教示。大體而言，一單元之臨限電壓為需要施加至該單元以使得該單元傳導某一量之電流的電壓。臨限電壓為對儲存於該單元中之資料之量測。
在圖2所展示之例示性實施例中，每一儲存元件使用四個可能之資料狀態將兩個資料位元儲存於每一記憶體單元中。圖2說明四個尖峰210-213，其中每一尖峰對應於一個狀態。在多位準單元快閃器件中，臨限電壓分布圖200之不同尖峰210-213用於將兩個位元儲存於該單元中。
臨限電壓分布圖200之尖峰210-213以相應二進位值標記。因此，當一單元處於第一狀態210時，其表示低位(亦被稱為最低有效位元LSB)之「1」及高位(亦被稱為最高有效位元MSB)之「1」。狀態210通常為單元之初始未被程式化狀態或抹除狀態。同樣地，當一單元處於第二狀態211時，其表示低位之「0」及高位之「1」。當一單元處於第三狀態212時，其表示低位之「0」及高位之「0」。最後，當一單元處於第四狀態213時，其表示低位之「1」及高位之「0」。
臨限電壓分布210表示陣列內處於抹除狀態(「11」資料狀態)之單元之臨限電壓Vt
的分布，其中負臨限電壓位準低於0伏特。分別儲存「10」及「00」使用者資料之記憶體單元之臨限電壓分布211及212經展示分別在0伏特與1伏特之間及1伏特與2伏特之間。臨限電壓分布213展示已程
式化至「01」資料狀態之單元之分布，其中臨限電壓位準設定在2伏特與讀通電壓(read pass voltage)4.5伏特之間。
因此，在圖2之例示性實施例中，0伏特、1伏特及2伏特可用作每一位準或狀態之間的電壓位準臨限值。電壓位準臨限值由快閃記憶體160(例如，快閃記憶體160中之感測電路)用於判定給定單元之電壓位準或狀態。快閃記憶體160將基於經量測電壓與電壓位準臨限值之比較來將一或多個位元指派至每一單元，該一或多個位元接著作為硬性決策傳輸至快閃控制系統110。另外或其他，在使用軟性資訊之實施例中，快閃記憶體160可將經量測電壓或經量測電壓之量化版本作為軟性資訊傳輸至快閃控制系統110，其中使用比儲存於記憶體單元中之位元數目大的位元數目來表示經量測電壓。
應進一步注意，單元通常使用熟知程式化/驗證技術程式化。大體而言，在程式化/驗證週期期間，快閃記憶體160施加逐漸增加的電壓以將電荷儲存於單元電晶體中直至超過最小目標臨限電壓。舉例而言，當在圖2之實例中程式化「10」資料狀態時，快閃記憶體160可施加逐漸增加的電壓以將電荷儲存於單元電晶體中直至超過0.4V之最小目標臨限電壓。
如下文進一步論述，儲存於單一記憶體單元中之兩個位元中之每一者來自不同頁。換言之，儲存於每一記憶體單元中之兩個位元中的每一位元載運不同的頁位址。當輸入下頁位址時存取圖2中所展示之右側位元。當輸入上頁位
址時存取左側位元。
圖3說明多位準單元(MLC)快閃記憶體器件160中之例示性快閃單元陣列300之架構，其中每一例示性單元通常對應於儲存兩個位元之浮動閘極電晶體。在圖3中，每一單元與兩個位元所屬之兩頁之兩個編號相關聯。例示性單元陣列區段300展示字線n
至n
+2及四個位元線。例示性快閃單元陣列300被劃分成偶數頁及奇數頁，其中(例如)具有偶數編號之單元(諸如，具有編號0及2之單元)對應於偶數頁，且具有奇數編號之單元(諸如，具有編號1及3之單元)對應於奇數頁。字線n
(例如)將偶數頁0及2儲存於偶數位元線中，且將奇數頁1及3儲存於奇數位元線中。
另外，圖3指示例示性程式序列，其中偶數或奇數位元線單元經選擇且以所指示次序依序(自下而上)程式化。編號指示程式化頁之次序。舉例而言，頁0在頁1之前被程式化。對於偶數頁及奇數頁之程式化之進一步論述，見(例如)IEEE固態電路期刊第43卷第4期第919-928頁(2008年4月)之K.-T.Park等人的「A Zeroing Cell-to-Cell Interference Page Architecture with Temporary LSB Storing and Parallel MSB Program Scheme for MLC NAND Flash Memories」，其以引用的方式併入本文中。
圖4說明用於圖2之電壓指派方案之例示性二階段MLC程式化方案400。如圖4中所展示，在LSB程式化階段期間，若LSB為零，則處於抹除狀態410之選定單元之狀態移動至最低程式化狀態411。因此，在LSB程式化階段，記憶體
單元自抹除狀態「11」經程式化至「10」。接下來，在MSB程式化階段期間，視先前LSB資料而定，兩個狀態(狀態「00」(412)及狀態「01」(413))依序形成。大體而言，在MSB程式化階段期間，「10」狀態經程式化至「00」，且狀態「11」經程式化至「01」。
應注意，圖4之程式化方案400說明與自狀態410至狀態413之狀態改變相關聯的最大電壓偏移。已提議或建議許多程式化方案以減小與狀態改變相關聯的最大電壓偏移，且藉此減小由電壓偏移引起之ICI。
圖5A及圖5B共同說明減小鄰近單元遭受之ICI之替代MLC程式化方案500。如圖5A中所展示，在LSB程式化階段期間，記憶體單元以類似於SLC程式化之方式自狀態「11」經程式化至作為臨時(或中間)狀態的狀態「x0」。在相同字線中之鄰近單元亦經LSB程式化之後，分布歸因於ICI而可能如由圖5A中之尖峰510所展示經加寬。此後，在圖5B中所展示之MSB程式化階段，「x0」狀態經程式化至作為對應於輸入資料之最終狀態的「00」及「10」，否則「11」狀態經程式化至最終「01」狀態。大體而言，除「11」單元以外的所有記憶體單元在MSB程式化階段自LSB資料之臨時程式化狀態再程式化至其最終狀態，以使得由鄰近單元引起之ICI可在很大程度上得以減小。處於最終狀態之單元將不經受在其處於中間狀態時所經歷之ICI，此係因為其已再程式化至最終狀態。處於最終狀態之單元將僅經受其自處於最終狀態以來所經歷之ICI。如
上所註釋，使用中間程式化狀態之圖5A及圖5B之多步程式化序列減小最大電壓改變及因此由此等電壓改變引起之ICI。圖5B中可見(例如)在MSB程式化階段期間最大電壓偏移分別與自狀態「11」至狀態「01」及自狀態「x0」至狀態「10」之轉變相關聯。此等電壓偏移顯著小於圖4中自狀態「11」至狀態「01」之最大電壓偏移。
圖6進一步詳細說明多位準單元(MLC)快閃記憶體器件130中之例示性快閃單元陣列600。如圖6中所展示，快閃單元陣列600每快閃單元c i
儲存三個位元。圖6說明一區塊之快閃單元陣列架構，其中每一例示性單元通常對應於儲存三個位元之浮動閘極電晶體。例示性單元陣列600由m
個字線及n
個位元線組成。通常，在當前多頁單元快閃記憶體中，單一單元內之位元屬於不同頁。在圖6之實例中，每一單元之三個位元對應於三個不同頁，且每一字線儲存三頁。在以下論述中，頁0、1及2被稱為字線內之下頁層級、中頁層級及上頁層級。
如上所指示，快閃單元陣列可進一步被劃分成偶數頁及奇數頁，其中(例如)具有偶數編號之單元(諸如，圖6中之單元2及4)對應於偶數頁，且具有奇數編號之單元(諸如，圖6中之單元1及3)對應於奇數頁。在此種狀況下，一頁(諸如，頁0)將含有偶數單元中之偶數頁(偶數頁0)及奇數單元中之奇數頁(奇數頁0)。
單元間干擾
如先前所指示，ICI為單元之間的寄生電容之後果且通
常被認為係失真之最突出來源中之一者。圖7說明目標單元710歸因於來自許多例示性干擾單元(aggressor cell)720之寄生電容而存在的ICI。以下記號用於圖7中：WL：字線；BL：位元線；BLo：奇數位元線；BLe：偶數位元線；及C：電容。
本發明認識到ICI由在已程式化目標單元710之後經程式化之干擾單元720引起。ICI改變目標單元710之電壓V t
。在例示性實施例中，假定「自下而上」程式化方案且字線i及i+1中之鄰近干擾單元對目標單元710引起ICI。在區塊之此自下而上程式化的情況下，移除來自下字線i-1之ICI，且多達五個的鄰近單元作為干擾單元720影響ICI，如圖7中所展示。然而，應注意本文中所揭示之技術可一般化為來自其他字線(諸如，字線i-1)之干擾單元亦影響ICI之狀況，如一般熟習此項技術者將顯而易見的。若來自字線i-1、i及i+1之干擾單元影響ICI，則需要考慮多達八個的最近鄰近單元。若較遠離目標單元之其他單元對ICI之影響可忽略，則其可被忽略。大體上，干擾單元720藉由分析程式化序列方案(諸如，自下而上或偶數/奇數技術)以識別在給定目標單元710之後經程式化之干擾單元720來識別。
由干擾單元720對目標單元710引起之ICI可在例示性實施例中模型化如下：
其中為干擾單元(w,b)之V t
電壓中之改變，為歸因於ICI之目標單元(i,j)之V t
電壓中之改變，且k x
、k y
及k xy
為電容耦合係數。
大體而言，V t
為表示儲存於單元上且在讀取操作期間獲得之資料的電壓。V t
可為(例如)比每單元所儲存之位元數目更具精確度之軟性電壓值，或量化至具有與每單元所儲存之位元數目(例如，3位元/單元快閃之3個位元)相同解析度之硬性電壓位準之值。
系統層級考慮
圖8為根據本發明之併有基於控制器之ICI抑制技術之例示性快閃記憶體系統800的示意性方塊圖。如圖8中所展示，例示性快閃記憶體系統800包含由介面850連接之快閃控制系統810與快閃記憶體區塊860。例示性快閃控制系統810包含快閃控制器820及讀取通道825(通常在一或多個積體電路上)。例示性快閃控制器820可(例如)使用熟知市售技術及/或產品來實施，如本文中經修改以支援本發明之特徵及功能。
例示性讀取通道825包含信號處理單元830、編碼器/解碼器區塊840及一或多個緩衝器845。應注意，術語「讀取通道」亦可包含寫入通道。在替代實施例中，編碼器/解碼器區塊840及一些緩衝器845可在快閃控制器820內部實施。編碼器/解碼器區塊840及緩衝器845可(例如)使用熟知
市售技術及/或產品來實施，如本文中經修改以提供本發明之特徵及功能。
例示性信號處理單元830包含實施以下結合(例如)圖10至圖12進一步論述之一或多個ICI抑制過程835的一或多個處理器。另外，在圖8所展示之各種區塊之中的資料流亦在以下結合(例如)圖10至圖12進一步論述。大體而言，如下結合圖11及圖12進一步論述，為了在讀取操作期間執行ICI抑制，一或多個ICI抑制過程835基於硬性或軟性讀取值計算新讀取值。同樣地，如下結合圖10進一步論述，為了在寫入操作期間執行ICI抑制，一或多個ICI抑制過程835基於目標單元及干擾單元之程式資料產生待儲存於記憶體陣列870中之預補償程式值。
例示性快閃記憶體區塊860包含記憶體陣列870及一或多個緩衝器880(每一者可使用熟知市售技術及/或產品來實施)。
根據以下結合圖10及圖11進一步論述之本發明之一態樣，例示性介面850相對於習知快閃記憶體系統可需要輸送額外資訊(諸如，表示與干擾單元相關聯的資訊之值)。因此，介面850可需要具有比習知快閃記憶體系統中之介面高的容量(例如，較多輸入或輸出引腳)或比習知快閃記憶體系統中之介面快的速率。
在寫入操作期間，介面850通常使用頁或字線層級存取技術傳送待儲存於目標單元中之預補償程式值。對於例示性頁或字線層級存取技術之更詳細論述，見(例如)2009年3月11日申請之名為「Methods and Apparatus for Storing
Data in a Multi-Level Cell Flash Memory Device with Cross-Page Sectors,Multi-Page Coding And Per-Page Coding」之國際專利申請案第PCT/US09/36810號，其以引用的方式併入本文中。通常，需要比用來表示原始程式值之位元多的位元來表示預補償程式值，此係因為預補償程式值之數目通常大於原始程式值之數目。因此，對於寫入側ICI抑制，介面850需要傳送比習知介面多的資料。
在讀取操作期間，介面850傳送目標單元及干擾單元之已自記憶體陣列870獲得的硬性及/或軟性讀取值。舉例而言，除關於目標單元之頁之讀取值以外，上字線/下字線或鄰近偶數或奇數位元線中之一或多個鄰近頁之讀取值經由介面匯流排傳送。
在圖8之實施例中，所揭示之寫入側或讀取側ICI抑制技術通常用為邏輯電路最佳化以達成最小面積之處理技術而在快閃記憶體外實施。然而，其以必須在介面850上傳送額外干擾單元資料為代價。
圖9為根據本發明替代實施例之併有基於記憶體之ICI抑制技術之例示性快閃記憶體系統900的示意性方塊圖。如圖9中所展示，例示性快閃記憶體系統900包含由介面950連接之快閃控制系統910與快閃記憶體區塊960。例示性快閃控制系統910包含快閃控制器920及可選讀取通道925(通常在一或多個積體電路上)。例示性讀取通道925包含編碼器/解碼器區塊940及一或多個緩衝器945。在替代實施例中，編碼器/解碼器區塊940及一些緩衝器945可在快閃控
制器920內部實施。例示性快閃控制器920可(例如)使用熟知市售技術及/或產品來實施，如本文中經修改以支援本發明之特徵及功能。編碼器/解碼器區塊940及緩衝器945可使用熟知市售技術及/或產品來實施。
例示性快閃記憶體區塊960包含記憶體陣列970及一或多個緩衝器980(每一者可使用熟知市售技術及/或產品來實施)。另外，例示性快閃記憶體區塊960包含一例示性信號處理單元985，信號處理單元985包含實施一或多個ICI抑制過程990之一或多個處理器。大體而言，為了在讀取操作期間執行ICI抑制，一或多個ICI抑制過程990基於自記憶體陣列970讀取之硬性或軟性讀取值計算新讀取值。同樣地，為了在寫入操作期間執行ICI抑制，一或多個ICI抑制過程990基於目標單元及干擾單元之自快閃控制器910所接收之程式資料產生預補償程式值。
根據以下結合圖10及圖11進一步論述之本發明之一態樣，例示性介面950相對於習知快閃記憶體系統可需要輸送額外資訊(諸如，表示與干擾單元相關聯的資訊之值)。因此，介面950可需要具有比習知快閃記憶體系統中之介面高的容量(例如，較多輸入或輸出引腳)或比習知快閃記憶體系統中之介面快的速率。
在寫入操作期間，介面950傳送待儲存於目標單元及干擾單元中之程式資料，且預補償程式值在快閃記憶體960內計算。介面950將如在習知快閃記憶體系統中傳送(例如)關於目標單元之頁之程式資料，且另外傳送關於干擾單元
之鄰近字線或偶數或奇數位元線之程式資料。通常，需要比用來表示預補償程式值少的位元來表示此程式資料。因此，對於寫入側ICI抑制，介面950通常將需要比介面850少的頻寬。然而，此係以使用用於製造快閃記憶體之記憶體處理技術在記憶體內實施寫入側ICI抑制過程為代價，該處理技術通常為記憶體而非為邏輯電路最佳化。
在讀取操作期間，介面950傳送該(等)目標單元及視需要干擾單元之由ICI抑制過程990所計算之新的硬性或軟性讀取值或資料。通常，針對單一讀取存取輸送之資訊為一頁或字線之資料。應注意，僅發送目標單元之資料降低介面950之頻寬要求，其係以使用用於製造快閃記憶體之記憶體處理技術在記憶體內實施讀取側ICI抑制過程為代價，該處理技術通常為記憶體而非為邏輯電路最佳化。
應注意，可在快閃控制系統810、910及/或快閃記憶體區塊860、960中計算用於圖8及圖9之ICI抑制技術之各實施例中的電容耦合係數k x
、k y
及k xy
。電容耦合係數k x
、k y
及k xy
在各自介面850、950上傳送可能是必要的。應注意，電容耦合係數可為適應性的，且在連續、偶爾或週期性基礎上加以更新。
對於例示性ICI抑制過程835、990之更詳細論述，請參見(例如)名為「Methods and Apparatus for Write-Side Intercell Interference Mitigation in Flash Memories」之PCT專利申請案第＿＿號及名為「Methods and Apparatus for Read-Side Intercell Interference Mitigation in Flash
Memories」之PCT專利申請案第＿＿號，該等申請案中之每一者與本發明同時申請，且以引用的方式併入本文中。
改良介面850、950
如先前所指示，本發明提供快閃記憶體控制器820與快閃記憶體陣列870之間的改良介面850、快閃記憶體控制器920與快閃記憶體陣列970之間的改良介面950。根據本發明之一態樣，目標單元710之資料在時脈信號之第一邊緣(諸如，上升邊緣)上傳送，且關於經傳送資料之額外資訊在時脈信號之第二邊緣(諸如，下降邊緣)上傳輸。所揭示之介面在不顯著增加功率耗散或表面積的情況下，提供用於關於經傳輸資料之額外資訊的額外頻寬。
大體而言，介面850、950可(例如)根據以引用的方式併入本文中的ONFI 2.0標準來實施，如本文中經修改以提供本發明的特徵及功能。以此方式，相同介面850、950可用於舊版快閃控制器820、920而無需處理軟性資料及發送額外寫入資料的能力。舊版快閃控制器820、920可忽略根據本發明之在下降邊緣上傳輸的額外資料。
如先前所指示，ONFI版本2.0使用雙資料速率(DDR)技術以在時脈信號之上升邊緣與下降邊緣兩者上傳送資料。雖然ONFI版本2.0已增加NAND快閃介面的資料載運量，但其不提供用於載運可改良效能之額外資訊的額外頻寬。在一例示性實施例中，目標單元710之資料在時脈信號之第一邊緣(諸如，上升邊緣)上傳送，且關於經傳送資料之額外資訊(諸如，軟性讀取資料及鄰近寫入資料)在時脈信
號之第二邊緣(諸如，下降邊緣)上傳輸。
A.寫入存取
圖10說明根據本發明之寫入存取之相關波形。如圖10中所展示，快閃記憶體之DQ匯流排上之資料通常使用CLK信號或DQS(選通)信號或兩者來時脈控制(clock)。大體而言，當啟用DQS信號時，DQS信號具有分別對應於CLK信號之每一上升邊緣及下降邊緣之上升邊緣及下降邊緣。
ONFI版本2.0在時脈信號之上升邊緣與下降邊緣兩者上傳送資料。本發明在CLK信號之第一邊緣(諸如，上升邊緣)上傳送目標單元710之資料，且關於目標單元710之經傳送資料之額外資訊在CLK信號之第二邊緣(諸如，下降邊緣)上傳輸。在寫入存取中，下降邊緣上之增加頻寬可用於將額外資訊(諸如，干擾資料資訊)分別自快閃記憶體控制器820、920傳送至快閃記憶體陣列870、970。在一例示性應用中，改良介面850、950提供額外頻寬以賦能目標單元710之干擾單元720的資訊傳送以用於ICI抑制。舉例而言，在CLK(或DQS)信號之下降邊緣上鎖存之資料可傳送目標單元710之上鄰近位元，其可由ICI抑制過程835、990用於調整程式化電壓以抑制單元間干擾。
B.讀取存取
圖11說明根據本發明之讀取存取之相關波形。如圖11中所展示，在快閃記憶體之DQ匯流排上之資料通常使用CLK信號或DQS(選通)信號或兩者來時脈控制。大體而言，當啟用DQS信號時，DQS信號具有分別對應於CLK信
號之每一上升邊緣及下降邊緣之上升邊緣及下降邊緣。
ONFI版本2.0在時脈信號之上升邊緣與下降邊緣兩者上傳送資料。本發明在CLK信號之第一邊緣(諸如，上升邊緣)上傳送目標單元710之資料，且關於目標單元710之經傳送資料之額外資訊在CLK信號之第二邊緣(諸如，下降邊緣)上傳輸。在讀取存取中，下降邊緣上之增加頻寬可用於傳送目標單元710之軟性資料(例如，機率資訊)，其與在上升邊緣上傳輸之目標單元710的硬性資料相關聯。傳送係分別自快閃記憶體陣列870、970至快閃記憶體控制器820、920。在一例示性應用中，改良介面850、950提供額外頻寬以賦能目標單元710的軟性資訊傳送以用於ICI抑制。舉例而言，在CLK(或DQS)信號之下降邊緣上鎖存之資料可傳送目標單元710之軟性資料，其可由ICI抑制過程835、990用於改良誤差校正及單元間干擾抑制。
過程、系統及製品細節
雖然本文中之許多流程圖描述例示性步驟序列，但可改變序列亦為本發明之實施例。預期演算法之各種排列為本發明之替代實施例。雖然已關於軟體程式中之處理步驟描述了本發明之例示性實施例，但如熟習此項技術者將顯而易見，各種功能可在數位域中實施為軟體程式中之處理步驟，藉由電路元件或狀態機以硬體實施或以軟體與硬體兩者之組合實施。此軟體可用於(例如)數位信號處理器、特殊應用積體電路、微控制器或通用電腦中。此硬體及軟體可體現於在積體電路內實施之電路內。
因此，本發明之功能可以方法及用於實踐彼等方法之裝置的形式體現。本發明之一或多個態樣可以程式碼(例如，儲存於儲存媒體中，載入至機器中及/或由機器執行或經由某傳輸媒體傳輸)之形式體現，其中當程式碼載入至機器(諸如，電腦)中且由機器(諸如，電腦)執行時，機器變為用於實踐本發明之裝置。當在通用處理器上實施時，程式碼片段與處理器結合以提供類似於特定邏輯電路操作之器件。本發明亦可在積體電路、數位信號處理器、微處理器及微控制器中之一或多者中實施。
如技術中已知的，本文中所論述之方法及裝置可作為一製品分散，其本身包含上面體現有電腦可讀碼構件之電腦可讀媒體。電腦可讀程式碼構件可結合電腦系統操作以實行所有或一些步驟以執行本文中所論述之方法或形成本文中所論述之裝置。電腦可讀媒體可為可記錄媒體(例如，軟碟、硬碟機、緊密光碟、記憶卡、半導體器件、晶片、特殊應用積體電路(ASIC))或可為傳輸媒體(例如，包含光纖之網路、全球資訊網、電纜、或使用分時多重存取、分碼多重存取之無線頻道、或其他射頻頻道)。可使用任何已知或經開發媒體，其可儲存適合於供電腦系統使用之資訊。電腦可讀碼構件為用於允許電腦讀取指令及資料(諸如，磁性媒體上之磁性變化或緊密光碟表面上之高度變化)之任何機構。
本文中所描述之電腦系統及伺服器中之每一者含有一記憶體，該記憶體將組態相關聯處理器以實施本文中所揭示
之方法、步驟及功能。記憶體可為分散式或本端記憶體且處理器可為分散式或單一處理器。記憶體可經實施為電、磁性或光學記憶體，或此等或其他類型之儲存器件之任何組合。此外，術語「記憶體」應被足夠廣泛地解釋以包含能夠自藉由相關聯處理器存取之可定址空間中之一位址讀取或寫入至該位址的任何資訊。藉由此定義，關於網路之資訊仍在記憶體內，此係因為相關聯處理器可自網路擷取資訊。
應理解，本文中所展示並描述之實施例及變型僅說明本發明之原理且各種修改可在不脫離本發明之範疇及精神的情況下由熟習此項技術者實施。
100‧‧‧快閃記憶體系統
110‧‧‧快閃控制系統
120‧‧‧快閃控制器
140‧‧‧編碼器/解碼器區塊
145‧‧‧緩衝器
160‧‧‧快閃記憶體區塊
170‧‧‧記憶體陣列
180‧‧‧緩衝器
200‧‧‧臨限電壓分布圖
210‧‧‧尖峰
211‧‧‧尖峰
212‧‧‧尖峰
213‧‧‧尖峰
300‧‧‧快閃單元陣列
400‧‧‧二階段MLC程式化方案
410‧‧‧狀態
411‧‧‧狀態
412‧‧‧狀態
413‧‧‧狀態
500‧‧‧MLC程式化方案
510‧‧‧尖峰
600‧‧‧快閃單元陣列
710‧‧‧目標單元
720‧‧‧干擾單元
800‧‧‧快閃記憶體系統
810‧‧‧快閃控制系統
820‧‧‧快閃控制器
825‧‧‧讀取通道
830‧‧‧信號處理單元
835‧‧‧ICI抑制過程
840‧‧‧編碼器/解碼器區塊
845‧‧‧緩衝器
850‧‧‧介面
860‧‧‧快閃記憶體區塊
870‧‧‧記憶體陣列
880‧‧‧緩衝器
900‧‧‧快閃記憶體系統
910‧‧‧快閃控制系統
920‧‧‧快閃控制器
925‧‧‧讀取通道
940‧‧‧編碼器/解碼器區塊
945‧‧‧緩衝器
950‧‧‧介面
960‧‧‧快閃記憶體區塊
970‧‧‧記憶體陣列
980‧‧‧緩衝器
985‧‧‧信號處理單元
990‧‧‧ICI抑制過程
圖1為習知快閃記憶體系統之示意性方塊圖；圖2說明圖1之例示性多位準單元快閃記憶體之例示性臨限電壓分布；圖3說明多位準單元(MLC)快閃記憶體器件中之例示性快閃單元陣列之架構；圖4說明用於圖2之電壓指派方案之例示性二階段MLC程式化方案；圖5A及圖5B共同說明減小鄰近單元遭受之ICI之替代MLC程式化方案；圖6進一步詳細說明多位準單元(MLC)快閃記憶體器件中之例示性快閃單元陣列；圖7說明目標單元歸因於來自許多例示性干擾單元之寄
生電容而存在的ICI；圖8為根據本發明之併有基於控制器之ICI抑制技術的例示性快閃記憶體系統之示意性方塊圖；圖9為根據本發明之一替代實施例的併有基於記憶體之ICI抑制技術的例示性快閃記憶體系統之示意性方塊圖；圖10說明根據本發明之寫入存取之相關波形；及圖11說明根據本發明之讀取存取之相關波形。
800‧‧‧快閃記憶體系統
810‧‧‧快閃控制系統
820‧‧‧快閃控制器
825‧‧‧讀取通道
830‧‧‧信號處理單元
835‧‧‧ICI抑制過程
840‧‧‧編碼器/解碼器區塊
845‧‧‧緩衝器
850‧‧‧介面
860‧‧‧快閃記憶體區塊
870‧‧‧記憶體陣列
880‧‧‧緩衝器
Claims (10)
- 一種用於一快閃記憶體控制器與一快閃記憶體陣列(160)之間介面連接的方法，其特徵在於：使用一時脈信號之一第一邊緣來傳輸該快閃記憶體陣列中之一目標單元的資料；及使用該時脈信號之一第二邊緣來傳輸該目標單元的額外資訊，其中該時脈信號之各邊緣之一類型係一下降邊緣類型與一上升邊緣類型的其中一者，其中該時脈信號之該第一邊緣之該類型不同於該時脈信號之該第二邊緣之該類型，且其中該資料的資訊類型不同於該額外資訊。
- 如請求項1之方法，其中該傳輸步驟包含一寫入存取，且其中該額外資訊包含關於與該目標單元相關聯之一或多個干擾單元(720)的資訊。
- 如請求項2之方法，其中關於該一或多個干擾單元之該資訊包含該一或多個干擾單元之程式資料的一或多個位元。
- 如請求項1之方法，其中該傳輸步驟包含一讀取存取，且其中該額外資訊包含在該第一邊緣上傳輸之該目標單元之該資料的軟性資訊。
- 一種用於一快閃記憶體控制器與一快閃記憶體陣列之間介面連接的方法，其特徵在於：在一時脈信號之一第一邊緣上，接收該快閃記憶體陣列中之一目標單元的資料；及 在該時脈信號之一第二邊緣上，接收該目標單元的額外資訊，其中該時脈信號之各邊緣之一類型係一下降邊緣類型與一上升邊緣類型的其中一者，其中該時脈信號之該第一邊緣之該類型不同於該時脈信號之該第二邊緣之該類型，且其中該資料的資訊類型不同於該額外資訊。
- 如請求項5之方法，其中該接收步驟包含一寫入存取，且其中該額外資訊包含關於與該目標單元相關聯之一或多個干擾單元的資訊。
- 如請求項6之方法，其中關於該一或多個干擾單元之該資訊包含該一或多個干擾單元之程式資料的一或多個位元。
- 如請求項5之方法，其中該接收步驟包含一讀取存取，且其中該額外資訊包含在該第一邊緣上傳輸之該目標單元之該資料的軟性資訊。
- 一種用於一快閃記憶體控制器與一快閃記憶體陣列之間介面連接的介面，其特徵在於：一通信頻道，其在該快閃記憶體控制器與該快閃記憶體陣列之間，其中該通信頻道在一時脈信號之一第一邊緣上載運該快閃記憶體陣列中之一目標單元的資料，且其中該通信頻道在該時脈信號之一第二邊緣上載運該目標單元的額外資訊，其中該時脈信號之各邊緣之一類型係一下降邊緣類型與一上升邊緣類型的其中一者，其中該時脈信號之該第一邊緣之該類型不同於該時脈信號之 該第二邊緣之該類型，且其中該資料的資訊類型不同於該額外資訊。
- 如請求項9之介面，其中該第一邊緣包含一上升邊緣，且該第二邊緣包含一下降邊緣。
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