JPH11149786A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】 安定した動作を行なうことができる不揮発性
半導体メモリ，及び高速なアクセス動作を行なうことが
できる不揮発性半導体メモリを提供する。 【解決手段】 メモリコア部４がアクセス動作するため
のタイミング信号を生成するタイミング生成手段５１
が、周期が同じで位相が異なる第１，第２のクロックを
用い、これら第１，第２のクロックのうち位相が進んだ
第１のクロックを用いて複数あるリードアクセスのイベ
ントのうち前半の少なくとも１つのイベントを処理する
ためのタイミング信号を生成し、第２のクロックを用い
て残りのイベントを処理するためのタイミング信号を生
成するものとした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は安定動作が可能な不
揮発性半導体メモリ，および高速アクセス動作が可能な
不揮発性半導体メモリに関するものである。

【０００２】

【従来の技術】図２０は、不揮発性半導体メモリである
従来のフラッシュＥＥＰＲＯＭに関する概略図である。
図２０において１０１１〜１０ｍｎはフローティングゲ
ートを有するＭＯＳ型メモリセルで、このメモリセルが
格子状に配置されている。全てのメモリセルのソースは
Ｖｓに接続され、ドレインはカラムゲートであるＮチャ
ネルトランジスタ１１１〜１１ｎのソースに接続され
る。メモリセルのコントロールゲートおよびカラムゲー
トであるＮチャネルトランジスタのゲートはアドレスデ
コード手段２に接続されている。更に、カラムゲートの
ドレインは電流検出手段３に接続されている。以上で構
成されたメモリを以下メモリコア部４と呼ぶ。また、ク
ロックを入力しメモリコア部４をアクセスするタイミン
グ信号を生成するタイミング生成手段５０があり、この
タイミング生成手段５０で生成されたタイミング信号
は、アドレスデコード手段２、電流検出手段３に入力さ
れる。また、アドレスデコード手段２にはアドレスが入
力されている。

【０００３】上記した構成のフラッシュＥＥＰＲＯＭに
おいて、データの読み出しは、アドレスデコード手段２
にアドレスが入力され、そのアドレスをもとにアドレス
デコード手段２により選択されるメモリセルに流れる電
流を電流検出手段３で検出し、その結果を出力すること
により行われる。このデータ読み出しの際にタイミング
生成手段５０から出力されるタイミング信号について図
２２を用いて説明する。一般にフラッシュＥＥＰＲＯＭ
は、ＮＣＥ（チップイネーブル信号），ＳＡＥ（センス
アンプイネーブル信号），ＰＲＣ（プリチャージ信
号），及び、ＤＬＥ（データラッチ信号）の４つの内部
信号により制御される。またクロックは動作の起点とな
る信号で、Ｄｏｕｔは出力ポートより出力されるデータ
出力を示している。全ての内部信号はクロックの立ち上
がりから生成される。ＮＣＥのＬＯＷ期間でリードアク
セスが行われＨＩＧＨ期間でリセットされる。ＰＲＣの
ＨＩＧＨ期間はワードラインやビットライン等のプリチ
ャージのイベントが行なわれる期間であり、この期間で
アドレスデコーダ手段２や電流検出手段３によりワード
ラインおよびビットラインが選択される。ＳＡＥがＨＩ
ＧＨかつＰＲＣがＬＯＷの期間はセンスアンプ（電流検
出手段３）が動作する期間で選択されたメモリセルに流
れる電流を検出するイベントが行なわれる。ＤＬＥはＬ
ＯＷ期間で電流検出手段３からの出力を出力ポートにス
ルーで出力するイベントが行なわれ、ＨＩＧＨ期間でラ
ッチして再びＬＯＷになるまで出力データを保持するイ
ベントが行なわれる。以上のような複数のイベントから
なる内部動作により、読み出し結果であるＤｏｕｔが出
力ポートより順次出力される。

【０００４】また、近年半導体集積回路およびそれを用
いたシステムの高速化が進んでいる。そのような中で例
えばマイコンでは、マイコン自体の処理能力は飛躍的に
伸びていてそれに伴いマスクＲＯＭやフラッシュＥＥＰ
ＲＯＭなどの一般的にアクセススピードの遅い主記憶メ
モリに対しても高速化の要求は強まっている。そこで、
一般的には主記憶メモリを複数のバンクメモリに分割
し、バンクメモリ間に水平方向にアドレス付けをし、連
続するアドレスへのアクセスが見かけ上高速化するイン
タリーブ手法を取っている。図２１は主記憶メモリが２
つのバンクメモリに分割されインタリーブ動作する従来
の不揮発性半導体メモリの構成を示す図である。図２１
において各々独立に動作可能なメモリコア部４が第１の
バンクメモリ４１、および第２のバンクメモリ４２とし
て２つ並列にある。第１のバンクメモリ４１はアドレス
の偶数番地の記憶領域、第２のバンクメモリ４２はアド
レス奇数番地の記憶領域である。また、タイミング生成
手段５０で各バンクメモリをアクセスするタイミング信
号をクロックおよびバンクメモリを選択するバンクアド
レスから生成する。各バンクメモリはアドレスおよびタ
イミング信号を入力とする。

【０００５】以上のような構成でクロックおよびアドレ
スを入力すると図２３に示すタイミング図のように動作
する。第１のバンクメモリアクセスおよび第２のバンク
メモリアクセスは各バンクメモリがどのアドレスに対す
るアクセスを行っている期間かを示している。また、第
１のバンクメモリ出力および第２のバンクメモリ出力は
各バンクメモリの出力を示している。以下、図２１およ
び図２３を用いて動作の説明をする。まず、アドレスは
インタリーブ動作が行われるため、連続したアドレスが
順次入力される。また、クロックの立ち上がりに同期し
てアクセスを開始し各バンクメモリが交互に動作するた
め、クロックの１サイクル毎にデータが出力される。実
際には、各バンクメモリは２クロックサイクルでアクセ
スしている。つまり同一バンクメモリへのアクセスの競
合を避けることで、連続したアドレスへのアクセス要求
を、各バンクメモリにおける動作サイクル（２クロック
サイクル）の半分の時間間隔でデータを出力する。つま
り、図２３に示すように各バンクメモリは交互に動作
し、１クロックサイクル毎にデータを出力する。

【０００６】

【発明が解決しようとする課題】従来の不揮発性半導体
メモリにおいては、図２２の破線矢印で示すように、内
部のタイミング信号はクロックの立ち上がりに同期して
生成される。例えば、クロックサイクルを１００ｎｓ、
ＮＣＥのＬＯＷ期間を８０ｎｓだとすると、ＮＣＥの立
ち上がりはクロックの立ち上がりを８０ｎｓディレイさ
せた信号から生成することとなるが、ＲＣ等でディレイ
回路を構成すると素子のばらつきなどでディレイ値がば
らつく。ディレイ値が短くなった場合はセンス期間の短
縮などで内部動作が間に合わず正常動作しないといった
問題が起こり、またディレイ値が長くなった場合は次の
アクセスサイクルにかかり正常動作しないといった問題
が起こる。つまり各動作期間が安定せず正常動作しなく
なるといった問題がある。

【０００７】また、高速動作のために上述したようなイ
ンタリーブ手法を用いられており、図２３に示すように
連続したアドレスへのアクセスにおいては、メモリ全体
でみると１クロックサイクル毎にデータが出力されてい
る。しかし、インタリーブ動作中にジャンプ処理等によ
り連続アドレスによるアクセスができなくなった場合、
アクセスペナルティが発生する。アドレス０番地（Ａ
０）による出力データ（Ｄ０）の結果によりアドレス１
１番地（Ａ１１）にジャンプする場合、つまり第１のバ
ンクメモリ４１から第２のバンクメモリ４２へのジャン
プではジャンプ元（Ａ０）に対するデータ（Ｄ０）が出
力されてからジャンプ先のアドレス（Ａ１１）に対する
データ（Ｄ１１）が出力されるまで２クロックサイクル
のペナルティが発生する。更に、アドレス１２（Ａ１
２）からアドレス２０（Ａ２０）へのジャンプのように
同一バンクメモリへのジャンプでは、第１のバンクメモ
リ４１、第２のバンクメモリ４２が交互に動作するので
ジャンプ元のデータ( Ｄ１２）が出力されてからジャン
プ先のアドレス（Ａ２０）に対するデータ（Ｄ２０）が
出力されるまで３クロックサイクルのペナルティが発生
する。つまり、マイコンでジャンプ処理等が発生した場
合、ジャンプ元のアドレスおよびジャンプ先のアドレス
によってはアクセスペナルティが異なってくるばかり
か、同一バンクメモリに対するジャンプ処理の場合３ク
ロックサイクルもペナルティが発生する。

【０００８】本発明は、このような問題点を解消するも
ので、安定した動作を行なうことができる不揮発性半導
体メモリを提供すること、及び高速なアクセス動作を行
なうことができる不揮発性半導体メモリを提供すること
を目的とする。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、本発明（請求項１）は、メモリセルが行方向および
列方向に格子状に配置されてなるメモリセルアレイ，前
記列方向および行方向を選択するアドレスデコード手
段，および前記アドレスデコード手段で選択されたメモ
リセルに流れる電流を検出する電流検出手段を有するメ
モリコア部と、周期が同じで位相が異なる第１，第２の
クロックを用いて前記メモリコア部がアクセス動作する
ためのタイミング信号を生成するタイミング生成手段で
あって、前記第１，第２のクロックのうち位相が進んだ
第１のクロックを用いて複数あるリードアクセスのイベ
ントのうち前半の少なくとも１つのイベントを処理する
ためのタイミング信号を生成し、第２のクロックを用い
て残りのイベントを処理するためのタイミング信号を生
成するタイミング生成手段とを備えたものである。

【００１０】また、本発明（請求項２）は、メモリセル
が行方向および列方向に格子状に配置されてなるメモリ
セルアレイ，前記列方向および行方向を選択するアドレ
スデコード手段，および前記アドレスデコード手段で選
択されたメモリセルに流れる電流を検出する電流検出手
段を有するメモリコア部と、周期が同じで位相が異なる
複数のクロックを用いて前記メモリコア部がアクセス動
作するためのタイミング信号を生成するタイミング生成
手段であって、前記複数のクロックのうち最も位相が進
んだクロックを用いて複数あるリードアクセスのイベン
トのうち前半の少なくとも１つのイベントを処理するた
めのタイミング信号を生成し、前記複数のクロックのう
ち前記最も位相が進んだクロック以外のクロックを用い
て残りのイベントを処理するためのタイミング信号を生
成するタイミング生成手段とを備えたものである。

【００１１】また、本発明（請求項３）は、メモリセル
が行方向および列方向に格子状に配置されてなるメモリ
セルアレイ，前記列方向および行方向を選択するアドレ
スデコード手段，および前記アドレスデコード手段で選
択されたメモリセルに流れる電流を検出する電流検出手
段を有するメモリコア部と、単相のクロックを用いて前
記メモリコア部がアクセス動作するためのタイミング信
号を生成するタイミング生成手段であって、前記単相の
クロックの１パルスのうち立ち上がりもしくは立ち下が
りの第１のエッジを用いて複数あるリードアクセスのイ
ベントのうち前半の少なくとも１つのイベントを処理す
るためのタイミングを生成し、前記単相のクロックの前
記第１のエッジの他方のエッジである第２のエッジを用
いて残りのイベントを処理するためのタイミング信号を
生成するタイミング生成手段とを備えたものである。

【００１２】また、本発明（請求項４）は、請求項２記
載の不揮発性半導体メモリにおいて、前記タイミング生
成手段が、前記複数のクロックのうち少なくとも１つの
クロックについて、そのクロックの１パルスのうち立ち
上がりもしくは立ち下がりの第１のエッジを用いて複数
あるリードアクセスのイベントのうち少なくとも１つの
イベントを処理するためのタイミングを生成し、該クロ
ックの前記第１のエッジの他方のエッジである第２のエ
ッジを用いて他のイベントを処理するためのタイミング
信号を生成するものである。

【００１３】また、本発明（請求項５）は、請求項１な
いし４のいずれかに記載の不揮発性半導体メモリにおい
て、前記メモリコア部が、それぞれ、メモリセルが行方
向および列方向に格子状に配置されてなるメモリセルア
レイ，前記列方向および行方向を選択するアドレスデコ
ード手段，および前記アドレスデコード手段で選択され
たメモリセルに流れる電流を検出する電流検出手段を備
えた複数のバンクメモリに分割されており、該複数のバ
ンクメモリの前記メモリセルに、順次アドレスが入力さ
れたときに該複数のバンクメモリが順にアクセス動作を
行なうようにアドレスを割り付けたものであり、前記タ
イミング生成手段が、バンクメモリを選択するバンクア
ドレスを入力とし、前記複数のバンクメモリを順次イン
タリーブ動作させるためのタイミング信号を生成するも
のである。

【００１４】また、本発明（請求項６）は、それぞれ、
メモリセルが行方向および列方向に格子状に配置されて
なるメモリセルアレイ，前記列方向および行方向を選択
するアドレスデコード手段，および前記アドレスデコー
ド手段で選択されたメモリセルに流れる電流を検出する
電流検出手段を備えた、偶数アドレスが割り付けられた
第１のバンクメモリ，および奇数アドレスが割り付けら
れた第２のバンクメモリと、前記第１および第２のバン
クメモリを交互にインタリーブ動作させるタイミング信
号を生成するタイミング生成手段とを有する不揮発性半
導体メモリにおいて、 前記タイミング生成手段が、前
記第１のバンクメモリに存在するアドレスが連続して入
力されたときに該第１のバンクメモリのアクセス動作を
リセットするタイミング信号を、前記第２のバンクメモ
リに存在するアドレスが連続して入力されたときに該第
２のバンクメモリのアクセス動作をリセットするタイミ
ング信号を、生成するものである。

【００１５】また、本発明（請求項７）は、請求項６記
載の不揮発性半導体メモリにおいて、前記タイミング生
成手段が、基準クロックと前記バンクメモリを選択する
バンクアドレスとを入力とし、前記基準クロックのサイ
クルにおいて現サイクルと１つ前のサイクルのバンクア
ドレスを比較し、これらのバンクアドレスが示すバンク
メモリがいずれも前記第１のバンクメモリであることを
検出したときに第１の一致信号を、これらのバンクアド
レスが示すバンクメモリがいずれも前記第２のバンクメ
モリであることを検出したときに第２の一致信号を出力
するアドレス比較部と、前記基準クロックと前記バンク
アドレスを入力とし前記バンクアドレスで指定された前
記第１または第２のバンクメモリに対して前記基準クロ
ックを用いて作成されたクロックを供給するセレクタ部
と、前記セレクタ部が出力する前記第１のバンクメモリ
に対するクロックを入力とし入力信号をディレイさせか
つディレイ途中の信号を出力する少なくとも１つの出力
ポートを有する第１のディレイ回路と、前記セレクタ部
が出力する前記第２のバンクメモリに対するクロックを
入力とし入力信号をディレイさせかつディレイ途中の信
号を出力する少なくとも１つの出力ポートを有する第２
のディレイ回路と、前記第１のディレイ回路出力の少な
くとも１つの出力と前記第１の一致信号を入力とし、前
記第１のディレイ回路出力により前記第１のバンクメモ
リをアクセスするためのタイミング信号を生成するとと
もに前記第１の一致信号が入力されたときに前記第１の
バンクメモリのアクセス動作をリセットするタイミング
信号を生成する第１のパルスジェネレータ部と、前記第
２のディレイ回路出力の少なくとも１つの出力と前記第
２の一致信号を入力とし、前記第２のディレイ回路出力
により前記第２のバンクメモリをアクセスするためのタ
イミング信号を生成するとともに前記第２の一致信号が
入力されたときに前記第２のバンクメモリのアクセス動
作をリセットするタイミング信号を生成する第２のパル
スジェネレータ部とを備えたものである。

【００１６】また、本発明（請求項８）は、請求項６記
載の不揮発性半導体メモリにおいて、前記タイミング生
成手段が、基準クロックと前記バンクメモリを選択する
バンクアドレスとを入力とし、前記基準クロックのサイ
クルにおいて現サイクルと１つ前のサイクルのバンクア
ドレスを比較し、これらのバンクアドレスが示すバンク
メモリがいずれも前記第１のバンクメモリであることを
検出したときに第１の一致信号を、これらのバンクアド
レスが示すバンクメモリがいずれも前記第２のバンクメ
モリであることを検出したときに第２の一致信号を出力
するアドレス比較部と、前記基準クロックと前記バンク
アドレスを入力とし前記バンクアドレスで指定された前
記第１または第２のバンクメモリに対して前記基準クロ
ックを用いて作成されたクロックを供給するセレクタ部
と、前記セレクタ部が出力する前記第１のバンクメモリ
に対するクロックを入力とし入力信号をディレイさせか
つディレイ途中の信号を出力する少なくとも１つの出力
ポートを有する第１のディレイ回路と、前記セレクタ部
が出力する前記第２のバンクメモリに対するクロックを
入力とし入力信号をディレイさせかつディレイ途中の信
号を出力する少なくとも１つの出力ポートを有する第２
のディレイ回路と、前記第１のディレイ回路出力の少な
くとも１つの出力，前記第２のディレイ回路出力の少な
くとも１つの出力，および前記第１の一致信号を入力と
し、該第１，第２のディレイ回路の出力により前記第１
のバンクメモリをアクセスするためのタイミング信号を
生成するとともに前記第１の一致信号が入力されたとき
に前記第１のバンクメモリのアクセス動作をリセットす
るタイミング信号を生成する第１のパルスジェネレータ
部と、前記第２のディレイ回路出力の少なくとも１つの
出力，前記第１のディレイ回路出力の少なくとも１つの
出力，および前記第２の一致信号を入力とし、該第１，
第２のディレイ回路の出力により前記第２のバンクメモ
リをアクセスするためのタイミング信号を生成するとと
もに前記第２の一致信号が入力されたときに前記第２の
バンクメモリのアクセス動作をリセットするタイミング
信号を生成する第２のパルスジェネレータ部とを備えた
ものである。

【００１７】また、本発明（請求項９）は、それぞれ、
メモリセルが行方向および列方向に格子状に配置されて
なるメモリセルアレイ，前記列方向および行方向を選択
するアドレスデコード手段，および前記アドレスデコー
ド手段で選択されたメモリセルに流れる電流を検出する
電流検出手段を備えた、偶数アドレスが割り付けられた
第１のバンクメモリ，および奇数アドレスが割り付けら
れた第２のバンクメモリと、前記第１および第２のバン
クメモリを交互にインタリーブ動作させるタイミング信
号を生成するタイミング生成手段とを有する不揮発性半
導体メモリにおいて、前記各バンクメモリのリードアク
セスのイベントの第１番目のイベントをアクセス動作の
リセットとしたものである。

【００１８】また、本発明（請求項１０）は、それぞ
れ、メモリセルが行方向および列方向に格子状に配置さ
れてなるメモリセルアレイ，前記列方向および行方向を
選択するアドレスデコード手段，および前記アドレスデ
コード手段で選択されたメモリセルに流れる電流を検出
する電流検出手段を備えた、偶数アドレスが割り付けら
れた第１のバンクメモリ，および奇数アドレスが割り付
けられた第２のバンクメモリと、基準クロックとバンク
アドレスを入力とし前記第１および第２のバンクメモリ
を交互にインタリーブ動作させるタイミング信号を生成
するタイミング生成手段とを有する不揮発性半導体メモ
リにおいて、前記タイミング生成手段が出力するタイミ
ング信号の一部または全てを前記基準クロックでセット
またはリセットするものである。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。 実施の形態１．図１は本発明の実施の形態1 による不揮
発性半導体メモリの構成を示す図、図２は本実施の形態
１による不揮発性半導体メモリの動作を説明するための
タイミングチャート図である。

【００２０】図１において図２０と同一符号は同一また
は相当部分である。５１は周期が同じで位相が異なる第
１，第２のクロックが入力され、これら２つのクロック
の立ち上がりからメモリをアクセスするアクセスタイミ
ング信号を生成するタイミング生成手段である。

【００２１】以上のように構成された不揮発性半導体メ
モリの動作について説明する。データの読み出しは、ア
ドレスデコード手段２にアドレスが入力され、そのアド
レスをもとにアドレスデコード手段２により選択される
メモリセルに流れる電流を電流検出手段３で検出し、そ
の結果を出力することにより行われる。このデータ読み
出しの際のアクセスタイミング信号をタイミング生成手
段５１で生成する。

【００２２】本実施の形態１による不揮発性半導体メモ
リは図２に示すようなタイミングで動作する。図２にお
いて、ＮＣＥはチップイネーブル信号、ＳＡＥはセンス
アンプイネーブル信号、ＰＲＣはプリチャージ信号、Ｄ
ＬＥはデータラッチ信号であり、Ｄｏｕｔはデータ出力
を示している。本実施の形態１による不揮発性半導体メ
モリが図２０の従来の不揮発性半導体メモリと異なる点
は、図２０の従来の不揮発性半導体メモリでは、タイミ
ング生成手段５０が単一のクロックの立ち上がりから全
てのアクセスタイミング信号を生成していたのに対し、
本実施の形態１による不揮発性半導体メモリでは、タイ
ミング生成手段５１が、周期は同じで位相が異なる第１
のクロック，および第２のクロックの、２つのクロック
の立ち上がりからアクセスタイミング信号を生成するよ
うにしているところにある。

【００２３】まず、第１のクロックの立ち上がりに同期
してＮＣＥがＬＯＷ，ＳＡＥおよびＰＲＣがＨＩＧＨと
なり、ワードラインおよびビットラインのプリチャージ
のイベントが開始される。しかる後、第１のクロックの
立ち上がりをディレイさせたタイミングでＰＲＣをＬＯ
Ｗとしてプリチャージを完了しセンス動作のイベントを
開始する。しかる後、第２のクロックの立ち上がりに同
期してＤＬＥがＬＯＷとなりデータラッチをスルー状態
にし電流検出手段３からの出力を出力ポートにスルーで
出力するイベントを行なう。しかる後、第２のクロック
の立ち上がりをディレイさせたタイミングでＤＬＥをＨ
ＩＧＨとして出力データをラッチするイベントを行な
う。しかる後、第２のクロックの立ち上がりをさらにデ
ィレイさせたタイミングでＮＣＥをＨＩＧＨ，ＳＡＥを
ＬＯＷとしてリードアクセスを完了する。すなわち、本
実施の形態１では、リードアクセスのための複数のイベ
ントのうち、時間的に前半にあるイベント（プリチャー
ジの開始，プリチャージの完了及びセンス動作の開始）
を位相が先行する第１のクロックを用いてそのタイミン
グ信号を生成し、その他のイベントを処理するためのタ
イミング信号を位相の遅れた第２のクロックを用いて生
成している。

【００２４】このように本実施の形態１による不揮発性
半導体メモリでは、タイミング生成手段が、周期が同じ
で位相が異なる第１，第２のクロックを用い、この第
１，第２のクロックのうち位相が進んだ第１のクロック
を用いて複数あるリードアクセスのイベントのうち前半
の少なくとも１つのイベントを処理するためのタイミン
グ信号を生成し、第２のクロックを用いて残りのイベン
トを処理するためのタイミング信号を生成する構成とし
たから、素子のばらつきなどによるディレイ値のばらつ
きを抑えることができ、より高精度なタイミング信号に
より安定に動作する不揮発性半導体メモリを実現でき
る。例えば、第１のクロックと第２のクロックが半周期
ずれていてクロックの周期が１０ＭＨｚであるとする
と、リードアクセスの期間が１００ｎｓとなる。ここ
で、クロックのディレイ時間を見ると最大５０ｎｓのデ
ィレイがあればよく、素子のばらつきなどによるディレ
イ値のばらつきを抑えることができ、より高精度なタイ
ミング信号を生成することが可能となる。

【００２５】実施の形態２．図３は本発明の実施の形態
２による不揮発性半導体メモリの構成を示す図、図４は
本実施の形態２による不揮発性半導体メモリの動作を説
明するためのタイミングチャート図である。

【００２６】図３において図１と同一符号は同一または
相当部分である。５２は周期が同じで位相が異なる第
１，第２，第３のクロックが入力され、これら３つのク
ロックの立ち上がりからメモリをアクセスするアクセス
タイミング信号を生成するタイミング生成手段である。

【００２７】本実施の形態２では、タイミング生成手段
に入力されるクロックを更に増やし、図３に示すように
第１〜第３の３つのクロックを加える構成としている。
図において、信号名は図２および図２２と同様にしてい
る。まず、第１のクロックの立ち上がりに同期してＮＣ
ＥがＬＯＷとなり、ＳＡＥおよびＰＲＣがＨＩＧＨとな
りワードラインおよびビットラインのプリチャージが開
始される。しかる後、第２のクロックの立ち上がりに同
期してＰＲＣをＬＯＷとしてプリチャージを完了しセン
ス動作を開始する。しかる後、第２のクロックからのデ
ィレイよりＤＬＥがＬＯＷとなりデータラッチをスルー
状態にし電流検出手段３からの出力を出力ポートにスル
ーで出力する。しかる後、第３のクロックの立ち上がり
に同期してＤＬＥをＨＩＧＨとして出力データをラッチ
する。しかる後、第３のクロックからのディレイにより
ＮＣＥをＨＩＧＨにＳＡＥをＬＯＷとしてリードアクセ
スを完了する。すなわち、本実施の形態２では、リード
アクセスのための複数のイベントのうち、時間的に前半
にあるイベント（プリチャージの開始）を位相が最も先
行する第１のクロックを用いてそのタイミング信号を生
成し、その他のイベントを処理するためのタイミング信
号を位相の遅れた第２，第３のクロックを用いて生成し
ている。

【００２８】このように本実施の形態２による不揮発性
半導体メモリでは、タイミング生成手段が、周期が同じ
で位相が異なる複数のクロックを用い、該複数のクロッ
クのうち最も位相が進んだクロックを用いて複数あるリ
ードアクセスのイベントのうち前半の少なくとも１つの
イベントを処理するためのタイミング信号を生成し、前
記複数のクロックのうち前記最も位相が進んだクロック
以外のクロックを用いて残りのイベントを処理するため
のタイミング信号を生成する構成としたから、素子のば
らつきなどによるディレイ値のばらつきを抑えることが
でき、より高精度なタイミング信号により安定に動作す
る不揮発性半導体メモリを実現できる。例えば、クロッ
クの周期が１００ｎｓで、そのアクセス開始からプリチ
ャージ完了までが４０ｎｓ、データスルーまで５０ｎ
ｓ、データラッチまで８０ｎｓ、アクセス完了まで９０
ｎｓであるとすると、第２クロックのディレイは１０ｎ
ｓ、第３のクロックのディレイは１０ｎｓとなり、クロ
ックのディレイ時間を１０ｎｓに抑えることができ、素
子のばらつきなどによるディレイ値のばらつきを抑える
ことができ、より高精度なタイミング信号を生成するこ
とが可能となる。

【００２９】実施の形態３．図５は本発明の実施の形態
３による不揮発性半導体メモリの構成を示す図、図６は
本実施の形態３による不揮発性半導体メモリの動作を説
明するためのタイミングチャート図である。図５におい
て図１と同一符号は同一または相当部分である。５３は
クロックが入力され、このクロックの立ち上がりおよび
立ち上がりからメモリをアクセスするアクセスタイミン
グ信号を生成するタイミング生成手段である。

【００３０】本実施の形態３では、タイミング生成手段
に入力されるクロックを１つとし、図６に示すように、
クロックの立ち上がりおよび立ち下がりを利用してタイ
ミング信号を生成する。信号名は図２，図４および図２
２と同様にしている。まず、クロックの立ち上がりに同
期してＮＣＥがＬＯＷとなり、ＳＡＥおよびＰＲＣがＨ
ＩＧＨとなりワードラインおよびビットラインのプリチ
ャージが開始される。しかる後、クロックの立ち上がり
のディレイによりＰＲＣをＬＯＷとしてプリチャージを
完了しセンス動作を開始する。しかる後、クロック立ち
下がりエッジに同期してＤＬＥがＬＯＷとなりデータラ
ッチをスルー状態にし電流検出手段３からの出力を出力
ポートにスルーで出力する。しかる後、クロックの立ち
下がりのディレイによりＤＬＥをＨＩＧＨとして出力デ
ータをラッチする。しかる後、クロックの立ち下がりの
ディレイによりＮＣＥをＨＩＧＨにＳＡＥをＬＯＷとし
てリードアクセスを完了する。すなわち、本実施の形態
２では、リードアクセスのための複数のイベントのう
ち、時間的に前半にあるイベント（プリチャージの開
始，プリチャージの完了及びセンス動作の開始）をクロ
ックの立ち上がりエッジを用いてそのタイミング信号を
生成し、その他のイベントを処理するためのタイミング
信号をクロックの立ち下がりエッジを用いて生成してい
る。

【００３１】このように本実施の形態３による不揮発性
半導体メモリでは、タイミング生成手段が、単相のクロ
ックを用い、この単相のクロックの１パルスのうち立ち
上がりもしくは立ち下がりの第１のエッジを用いて複数
あるリードアクセスのイベントのうち前半の少なくとも
１つのイベントを処理するためのタイミングを生成し、
前記単相のクロックの前記第１のエッジの他方のエッジ
である第２のエッジを用いて残りのイベントを処理する
ためのタイミング信号を生成する構成としたから、立ち
上がりエッジ及びそのディレイのみを用いてタイミング
信号を生成する従来の不揮発性半導体メモリに比して、
ディレイ値の絶対値を少なくすることができる。例え
ば、クロックの周期が１００ｎｓで、デューティが５０
で、そのアクセス開始からプリチャージ完了までが４０
ｎｓ、データスルーまで５０ｎｓ、データラッチまで８
０ｎｓ、アクセス完了まで９０ｎｓだとすると、クロッ
クの立ち上がりのディレイは４０ｎｓ、立ち下がりのデ
ィレイは４０ｎｓとなり、クロックのディレイ時間を最
大４０ｎｓに抑えることができ、素子のばらつきなどに
よるディレイ値のばらつきを抑えることができ、より高
精度なタイミング信号を生成することが可能となる。

【００３２】実施の形態４．図７は本発明の実施の形態
４による不揮発性半導体メモリの構成を示す図、図８は
本実施の形態４による不揮発性半導体メモリの動作を説
明するためのタイミングチャート図である。図７におい
て図１と同一符号は同一または相当部分である。５４は
第１，第２のクロックが入力され、これら２つのクロッ
クの立ち上がりおよび立ち上がりからメモリをアクセス
するアクセスタイミング信号を生成するタイミング生成
手段である。

【００３３】次に動作について説明する。まず、第１の
クロックの立ち上がりに同期してＮＣＥがＬＯＷ，ＳＡ
ＥおよびＰＲＣがＨＩＧＨとなり、ワードラインおよび
ビットラインのプリチャージが開始される。しかる後、
第１のクロックの立ち下がりのタイミングでＰＲＣをＬ
ＯＷとしてプリチャージを完了しセンス動作を開始す
る。しかる後、第２のクロックの立ち上がりに同期して
ＤＬＥがＬＯＷとなりデータラッチをスルー状態にし電
流検出手段３からの出力を出力ポートにスルーで出力す
る。しかる後、第２のクロックの立ち上がりをディレイ
させたタイミングでＤＬＥをＨＩＧＨとして出力データ
をラッチする。しかる後、第２のクロックの立ち下がり
のタイミングでＮＣＥをＨＩＧＨ，ＳＡＥをＬＯＷとし
てリードアクセスを完了する。

【００３４】以上のように本実施の形態４ではワードラ
インおよびビットラインのプリチャージを第１のクロッ
クの立ち上がりエッジおよび立ち下がりのエッジにより
動作させ、データラッチおよびセンス動作を第２のクロ
ックの立ち上がりエッジ，そのディレイ，および第２の
クロックの立ち下がりエッジにより動作させている。こ
れにより、素子のばらつきなどによるディレイ値のばら
つきを抑えることができ、より高精度なタイミング信号
を生成することが可能となる。また、クロックの立ち上
がりエッジと立ち下がりエッジの両方を利用するように
しているので、基準クロックの数をあまり増やすことな
くディレイ時間の絶対値を少なくすることができる。

【００３５】実施の形態５．図９は本発明の実施の形態
５による不揮発性半導体メモリの構成を示す図、図１０
は本実施の形態５による不揮発性半導体メモリの動作を
説明するためのタイミングチャート図である。図９にお
いて図２１と同一符号は同一または相当部分である。５
５はバンクアドレス，および周期が同じで位相が異なる
第１，第２のクロックが入力され、これら２つのクロッ
クの立ち上がりからメモリをアクセスするアクセスタイ
ミング信号を生成するタイミング生成手段である。

【００３６】また図１０においてＮＣＥ１、ＳＡＥ１、
ＰＲＣ１、ＤＬＥ１は第１のバンクメモリ４１のタイミ
ング信号、Ｄｏｕｔ１は第１のバンクメモリ４１の出力
を、ＮＣＥ２、ＳＡＥ２、ＰＲＣ２、ＤＬＥ２は第２の
バンクメモリ４２のタイミング信号、Ｄｏｕｔ２は第２
のバンクメモリ４２の出力を示す。

【００３７】以上のように構成された不揮発性半導体メ
モリの動作について説明する。まず、第１のバンクメモ
リ４１および第２のバンクメモリ４２にアドレスが供給
される。アドレス入力は、通常は、インタリーブ動作を
行うために連続したアドレスが順次入力される。タイミ
ング生成手段５５では第１のバンクメモリおよび第２の
バンクメモリをインタリーブ動作するようなタイミング
信号を生成し供給する。図１０に示すように第１のバン
クメモリは第１のクロックの、第２のバンクメモリは第
２のクロックの立ち上がりエッジに同期してアクセスを
開始する。第１のバンクメモリにおける動作を見ると、
まず第１のクロックの立ち上がりに同期してＮＣＥ１が
ＬＯＷ、ＳＡＥ１およびＰＲＣ１がＨＩＧＨとなり、ワ
ードラインおよびビットラインのプリチャージが開始さ
れる。しかる後、第１のクロックの立ち下がりに同期し
てＰＲＣ１をＬＯＷとしてプリチャージを完了しセンス
動作を開始する。しかる後、第１のクロックの立ち下が
りをディレイさせたタイミングでＤＬＥ１がＬＯＷとな
り、データラッチをスルー状態にし電流検出手段３から
の出力を出力ポートにスルーで出力する。しかる後、第
１のクロックの立ち下がりをさらにディレイさせたタイ
ミングでＤＬＥ１をＨＩＧＨとして、出力データをラッ
チする。また、第２のバンクメモリは第２のクロックの
立ち上がり，立ち下がり及びこれをディレイさせたタイ
ミングで上記第１のバンクメモリと同様の動作を行う。

【００３８】また、図１０に示す通り、第１のバンクメ
モリと第２のバンクメモリはインタリーブ動作を行うた
め、交互に動作しデータ出力する。従って、メモリ全体
でみると、各バンクメモリの実際のアクセスタイムの半
分のサイクルでデータが出力される。このように、同一
のバンクメモリへのアクセスの競合を避けることで、連
続したアドレスへのアクセス要求を、各バンクメモリに
おける動作サイクルの半分の時間間隔でデータを出力す
ることができる。

【００３９】このように、本実施の形態５では、インタ
ーリーブ動作を行なう不揮発性半導体メモリにおいて、
複数の基準クロックを用いてメモリのアクセス動作を行
なうタイミング信号を生成する構成としたので、ディレ
イ時間の絶対値を削減することができ、素子のばらつき
などによるディレイ値のばらつきを抑えることができ、
より高精度なタイミング信号により各バンクメモリを動
作させることができる。また、インタリーブ手法を用い
て各バンクメモリが単体で動作する場合と比較して、２
倍の高速動作を行わせることができ、比較的低速な主記
憶メモリの高速動作を実現することができる。

【００４０】なお、本実施の形態では入力するクロック
を第１，第２のクロックの２つとし、第１，第２のバン
クメモリがそれぞれ第１，第２のクロックの立ち上が
り，立ち下がり及びこれをディレイさせたタイミングで
動作する構成としたが、各バンクメモリがそれぞれ、上
記実施の形態１，２のように複数のクロックを用いて生
成されたタイミングで動作する構成としてもよい。

【００４１】また、本実施の形態では、タイミング生成
にクロックの立ち上がりおよび立ち下がりエッジの両方
を利用しているが、複数のクロックを用いる場合には、
クロックの立ち上がりのみや立ち下がりのみなど、様々
なクロック入力およびそのディレイによりアクセスタイ
ミング信号を生成するようにしてもよく、本実施の形態
と同様の効果を奏する。

【００４２】また、本実施の形態ではバンクメモリが偶
数アドレスが割り付けられた第１のバンクメモリ，およ
び奇数アドレスが割り付けられた第２のバンクメモリの
２つである場合について説明したが、３つ以上の複数の
バンクメモリを用いてインタリーブ動作させることも可
能であることは言うまでもない。

【００４３】実施の形態６．図１１は本発明の実施の形
態６による不揮発性半導体メモリの構成を示す図であ
る。図１１において図９と同一符号は同一または相当部
分である。５６はバンクアドレス，および基準クロック
が入力され、これらに基づいてメモリをアクセスするア
クセスタイミング信号を生成するタイミング生成手段で
ある。

【００４４】図１２は図１１中のタイミング生成手段５
６の内部の構成を示す図であり、図において、６はバン
クアドレスとクロックを入力とし第１のクロックと第２
のクロックを生成するセレクタ部、７１はセレクタ部６
が出力する第１のクロック信号をディレイさせかつディ
レイ途中の信号を出力する第１のディレイ回路、７２は
セレクタ部６が出力する第２のクロック信号をディレイ
させかつディレイ途中の信号を出力する第２のディレイ
回路である。９はクロックとバンクアドレスを入力と
し、現クロックサイクルにおけるバンクアドレスと１ク
ロックサイクル前におけるバンクアドレスを比較してい
ずれもが第１のバンクメモリ（偶数アドレスが割り付け
されたバンク）４１のアドレスであるときに第１の一致
信号を第１のアドレス比較出力として出力し、いずれも
が第２のバンクメモリ（奇数アドレスが割り付けされた
バンク）４２のアドレスであるときに第２の一致信号を
第２のアドレス比較出力として出力するアドレス比較部
９である。８１は第１のディレイ回路７１の出力および
第１のアドレス比較出力を入力とし第１のバンクメモリ
を動作させるタイミング信号（ＮＣＥ１，ＳＡＥ１，Ｐ
ＲＣ１，ＤＬＥ１）を生成する第１のパルスジェネレー
タ部、８２は第２のディレイ回路７２の出力および第２
のアドレス比較出力を入力とし第２のバンクメモリを動
作させるタイミング信号（ＮＣＥ２，ＳＡＥ２，ＰＲＣ
２，ＤＬＥ２）を生成する第２のパルスジェネレータ部
である。

【００４５】以上のように構成された不揮発性半導体メ
モリの動作について説明する。図１３は本実施の形態６
による不揮発性半導体メモリの動作を説明するためのタ
イミングチャート図であり、図１３において、クロック
はタイミング生成手段５６に入力される基準クロックで
ある。第１のクロック，第２のクロックはセレクタ部６
の出力であり、それぞれ第１のディレイ回路７１，第２
のディレイ回路７２に入力される。また、第１のクロッ
クディレイ１〜４は第１のディレイ回路７１の出力、第
２のクロックディレイ１〜４は第２のディレイ回路７２
の出力である。ＮＣＥ１、ＳＡＥ１、ＰＲＣ１、ＤＬＥ
１は第１のバンクメモリ４１のタイミング信号、Ｄｏｕ
ｔ１は第１のバンクメモリ４１の出力を、ＮＣＥ２、Ｓ
ＡＥ２、ＰＲＣ２、ＤＬＥ２は第２のバンクメモリ４２
のタイミング信号、Ｄｏｕｔ２は第２のバンクメモリ４
２の出力を示す。

【００４６】セレクタ部６が出力する第１のクロックは
第１のディレイ回路７１に入力され、第１のディレイ回
路７１は入力された第１のクロックをそのまま、あるい
は第１のクロックをディレイさせた第１のクロックディ
レイ１〜４として第１のパルスジェネレータ部８１に対
して出力する。アドレス比較部９は、現クロックサイク
ルにおけるバンクアドレスと１クロックサイクル前にお
けるバンクアドレスを比較していずれもが第１のバンク
メモリ（偶数アドレスが割り付けされたバンク）４１の
アドレスであるとき第１の一致信号を第１のアドレス比
較出力として出力する。すなわち、アドレス比較出力
（図１３では第１のアドレス比較出力を示す。）は、ジ
ャンプ処理が行われかつ同一バンクメモリへのジャンプ
の場合のみ出力され、これがパルスジェネレータ８１に
入力される。

【００４７】図１３において、アドレス０番地（Ａ０）
に対するクロック（基準クロック）がセレクタ部６に入
力され第１のクロックが生成され、また、第１のディレ
イ回路７１では第１のクロックをもとにディレイさせた
クロック第１のクロックディレイ１〜４が生成される。
まず、第１のクロックの立ち上がりに同期してＮＣＥ１
がＬＯＷとなり、ＳＡＥ１およびＰＲＣ１がＨＩＧＨと
なりワードラインおよびビットラインのプリチャージが
開始される。しかる後、第１のクロックディレイ１の立
ち上がりに同期してＰＲＣ１をＬＯＷとしてプリチャー
ジを完了しセンス動作を開始する。しかる後、第１のク
ロックディレイ２の立ち上がりに同期してＤＬＥ１がＬ
ＯＷとなりデータラッチをスルー状態にし電流検出手段
３からの出力を出力ポートにスルーで出力する。しかる
後、第１のクロックディレイ３の立ち上がりに同期して
ＤＬＥ１をＨＩＧＨとして出力データをラッチする。し
かる後、第１のクロックディレイ４の立ち上がりに同期
してＮＣＥ１がＨＩＧＨとなりＳＡＥがＬＯＷとなりア
クセスを完了する。

【００４８】通常は、インタリーブ動作を行うために連
続したアドレスが順次入力される。よってセレクタ部６
は第１のクロック、第２のクロックを交互に出力する。
通常のインターリーブ動作では第１，第２のバンクメモ
リに存在するアドレスが交互に入力されるので、アドレ
ス比較部９出力であるアドレス比較出力は出力されな
い。よって、各バンクメモリはそれぞれ第１のクロッ
ク、第２のクロックの立ち上がりをトリガとして１クロ
ックサイクル毎に交互にアクセスを開始し、交互にデー
タを出力する。各バンクメモリは２クロックサイクルで
アクセスしているが、インタリーブ動作を行うことでメ
モリ全体では１クロックサイクル毎にデータが出力され
る。

【００４９】次に、ジャンプ処理などで連続アドレスで
アクセスできなくなった場合について説明する。まず、
偶数アドレスから奇数アドレス、あるいは奇数アドレス
から偶数アドレスのように異なるバンクメモリに存在す
るアドレスにジャンプする場合は、連続して入力される
アドレスは異なるバンクメモリに存在するものであるの
で、アドレス比較出力は出力されず、通常のインターリ
ーブ動作と同様のアクセス動作が行なわれる。従ってこ
こでのジャンプ処理におけるペナルティは、図２３に示
す従来例と同様２クロックサイクルである。

【００５０】次に、偶数アドレスから偶数アドレス、あ
るいは奇数アドレスから奇数アドレスのように同じバン
クメモリに存在するアドレスにジャンプする場合、すな
わち、連続して同じバンクメモリに存在するアドレスが
入力されたときの動作について説明する。図１３は図２
３の従来例で示したものと同様、Ａ１２からＡ２０にジ
ャンプし、その結果、連続して第１のバンクメモリ４１
に存在するアドレス（Ａ１４，Ａ２０）が入力された場
合の例を示している。図１３に示すようにＡ１４とＡ２
０が連続して入力されると、アドレス比較部９は、第１
のバンクメモリ４１に存在するアドレスが連続して入力
されたことを検知して、第１の一致信号を第１のアドレ
ス比較出力として出力する。アドレス比較部９が出力す
るアドレス比較出力の入力により第１のパルスジェネレ
ータ部８１は、ＮＣＥ１、ＤＬＥ１をＨＩＧＨにＳＡＥ
１、ＰＲＣ１をＬＯＷにすることでアクセスをリセット
する。これによりアドレス１４番地（Ａ１４）に対する
アクセス動作は途中で強制的に終了され、その後直ちに
アドレス２０番地（Ａ２０）に対するアクセス動作が開
始される。これにより、従来、３クロックサイクルのペ
ナルティが発生していた自バンクメモリへのジャンプ処
理におけるペナルティを２クロックサイクルに抑えるこ
とができ、より高速なアクセス動作を実現することがで
きる。

【００５１】ここで、第１のパルスジェネレータ部８１
は、アドレス比較出力（第１のアドレス比較出力）によ
りアクセスを強制的にリセットにするようタイミング信
号を生成するが、第１のディレイ回路７１がアドレス１
４番地（Ａ１４）に対する第１のクロックのディレイ信
号を通常どおり出力すると、第１のクロックディレイ２
の点線で示した部分，および第１のクロックディレイ４
の点線で示した部分も出力されることとなる。しかし、
第１のクロックディレイ２の点線で示した部分に応じて
第１のパルスジェネレータ部８１がＤＬＥ１をＬＯＷと
するタイミング信号を出力すると、これにより不必要な
ところでデータをスルーすることとなり、また、第１の
クロックディレイ４の点線で示した部分に応じて第１の
パルスジェネレータ部８１がになる出力されると、ＮＣ
Ｅ１をＨＩＧＨ，ＳＡＥ１をＬＯＷとするタイミング信
号を出力すると、これによりＡ２０に対するアクセスを
行っている最中にリセットがかかってしまい誤動作が生
じることとなる。そこで第１のクロックディレイ２、４
はアドレス比較出力（第１の一致信号）が入った次のパ
ルスは第１のパルスジェネレータ部８１でキャンセルさ
せる。これにより不必要なデータのスルー，および誤動
作を回避できる。

【００５２】このように本実施の形態６による不揮発性
半導体メモリでは、タイミング生成手段が、第１のバン
クメモリに存在するアドレスが連続して入力されたとき
に該第１のバンクメモリのアクセス動作をリセットする
タイミング信号を、第２のバンクメモリに存在するアド
レスが連続して入力されたときに該第２のバンクメモリ
のアクセス動作をリセットするタイミング信号を、それ
ぞれ生成する構成としたから、従来、３クロックサイク
ルのペナルティが発生していた自バンクメモリへのジャ
ンプ処理におけるペナルティを２クロックサイクルに抑
えることができ、マイコンの主記憶メモリのようなラン
ダムアクセスするメモリの場合、高速アクセスを実現す
ることができる。

【００５３】なお、本実施の形態ではバンクアドレスに
基づいて入力されるクロックより第１，第２のクロック
を得て、第１，第２のバンクメモリがそれぞれ第１，第
２のクロックの立ち上がり及びこれをディレイさせたタ
イミングで動作する構成としたが、各バンクメモリがそ
れぞれ、上記実施の形態１，２のように複数のクロック
を用いて生成されたタイミングで動作する構成としても
よい。

【００５４】また、本実施の形態では、タイミング生成
にクロックの立ち上がりエッジおよびそのディレイを利
用しているが、立ち上がりエッジおよび立ち下がりエッ
ジの両方を利用するなど、様々なクロック入力およびそ
のディレイによりアクセスタイミング信号を生成するよ
うにしてもよく、本実施の形態と同様の効果を奏する。

【００５５】また、本実施の形態ではバンクメモリが２
つの場合について説明したが、３つ以上の複数のバンク
メモリを用いてインタリーブ動作させることも可能であ
ることは言うまでもない。

【００５６】実施の形態７．次に、本発明の実施の形態
７による不揮発性半導体メモリについて説明する。本実
施の形態７による不揮発性半導体メモリの全体の構成は
図１１に示す実施の形態６による不揮発性半導体メモリ
と同様であり、タイミング生成手段５６の内部の構成が
異なるものである。図１４は本発明の実施の形態７によ
る不揮発性半導体メモリのタイミング生成手段の内部の
構成を示す図である。図１４において図１２と同一符号
は同一または相当部分である。図１４に示す本実施の形
態７による不揮発性半導体メモリのタイミング生成手段
が図１２に示す実施の形態６による不揮発性半導体メモ
リのタイミング生成手段と異なる点は、第１のパルスジ
ェネレータ８１に第２のディレイ回路７２の出力の一部
を、第２のパルスジェネレータ部８２に第１のディレイ
回路７１の出力の一部を加える構成としている点であ
る。

【００５７】以上のように構成された本実施の形態７に
よる不揮発性半導体メモリの動作について説明する。図
１５は本実施の形態７による不揮発性半導体メモリの動
作を説明するためのタイミングチャート図であり、図１
５において、クロックはタイミング生成手段５６に入力
される基準クロックである。第１のクロック，第２のク
ロックはセレクタ部６の出力であり、それぞれ第１のデ
ィレイ回路７１，第２のディレイ回路７２に入力され
る。また、第１のクロックディレイ１は第１のディレイ
回路７１の出力、第２のクロックディレイ２，３は第２
のディレイ回路７２の出力である。ＮＣＥ１、ＳＡＥ
１、ＰＲＣ１、ＤＬＥ１は第１のバンクメモリ４１のタ
イミング信号、Ｄｏｕｔ１は第１のバンクメモリ４１の
出力を示す。図１５は第１のバンクメモリに関するタイ
ミング図であり以後この図を元に第１のバンクメモリの
動作について説明する。

【００５８】セレクタ部６が出力する第１のクロックは
第１のディレイ回路７１に入力され、第１のディレイ回
路７１は入力された第１のクロックをそのまま、あるい
は第１のクロックをディレイさせた第１のクロックディ
レイ１として第１のパルスジェネレータ部８１に対して
出力する。また、セレクタ部６が出力する第２のクロッ
クは第２のディレイ回路７２に入力され、第２のディレ
イ回路７２は入力された第２のクロックをそのまま、あ
るいは第２のクロックをディレイさせた第２のクロック
ディレイ２，３として第１のパルスジェネレータ部８１
に対して出力する。アドレス比較部９は、現クロックサ
イクルにおけるバンクアドレスと１クロックサイクル前
におけるバンクアドレスを比較していずれもが第１のバ
ンクメモリ（偶数アドレスが割り付けされたバンク）４
１のアドレスであるとき第１の一致信号を第１のアドレ
ス比較出力として出力する。すなわち、アドレス比較出
力（図１３では第１のアドレス比較出力を示す。）は、
ジャンプ処理が行われかつ同一バンクメモリへのジャン
プの場合のみ出力され、これがパルスジェネレータ８１
に入力される。

【００５９】図１５において、アドレス０番地（Ａ０）
に対するクロック（基準クロック）がセレクタ部６に入
力され第１のクロックが生成され、第１のディレイ回路
７１では第１のクロックをもとにディレイさせたクロッ
ク第１のクロックディレイ１が生成される。また、アド
レス１番地（Ａ１）に対するクロック（基準クロック）
がセレクタ部６に入力され第２のクロックが生成され、
第２のディレイ回路７２では第２のクロックをもとにデ
ィレイさせたクロック第２のクロックディレイ２，３が
生成される。まず、第１のクロックの立ち上がりに同期
してＮＣＥ１がＬＯＷとなり、ＳＡＥ１およびＰＲＣ１
がＨＩＧＨとなりワードラインおよびビットラインのプ
リチャージが開始される。しかる後、第１のクロックデ
ィレイ１の立ち上がりに同期してＰＲＣ１をＬＯＷとし
てプリチャージを完了しセンス動作を開始する。しかる
後、第２のクロックの立ち上がりに同期してＤＬＥ１が
ＬＯＷとなりデータラッチをスルー状態にし電流検出手
段３からの出力を出力ポートにスルーで出力する。しか
る後、第２のクロックディレイ２の立ち上がりに同期し
てＤＬＥ１をＨＩＧＨとして出力データをラッチする。
しかる後、第２のクロックディレイ３の立ち上がりに同
期してＮＣＥ１がＨＩＧＨとなりＳＡＥがＬＯＷとなり
アクセスを完了する。

【００６０】通常は、インタリーブ動作を行うために連
続したアドレスが順次入力される。よってセレクタ部６
は第１のクロック、第２のクロックを交互に出力する。
通常のインターリーブ動作では第１，第２のバンクメモ
リに存在するアドレスが交互に入力されるので、アドレ
ス比較部９出力であるアドレス比較出力は出力されな
い。よって、各バンクメモリはそれぞれ第１のクロッ
ク、第２のクロックの立ち上がりをトリガとして１クロ
ックサイクル毎に交互にアクセスを開始し、交互にデー
タを出力する。各バンクメモリは２クロックサイクルで
アクセスしているが、インタリーブ動作を行うことでメ
モリ全体では１クロックサイクル毎にデータが出力され
る。

【００６１】次に、ジャンプ処理などで連続アドレスで
アクセスできなくなった場合について説明する。まず、
偶数アドレスから奇数アドレス、あるいは奇数アドレス
から偶数アドレスのように異なるバンクメモリに存在す
るアドレスにジャンプする場合は、連続して入力される
アドレスは異なるバンクメモリに存在するものであるの
で、アドレス比較出力は出力されず、通常のインターリ
ーブ動作と同様のアクセス動作が行なわれる。従ってこ
こでのジャンプ処理におけるペナルティは、図２３に示
す従来例と同様２クロックサイクルである。

【００６２】次に、偶数アドレスから偶数アドレス、あ
るいは奇数アドレスから奇数アドレスのように同じバン
クメモリに存在するアドレスにジャンプする場合、すな
わち、連続して同じバンクメモリに存在するアドレスが
入力されたときの動作について説明する。図１５は図２
３の従来例で示したものと同様、Ａ１２からＡ２０にジ
ャンプし、その結果、連続して第１のバンクメモリ４１
に存在するアドレス（Ａ１４，Ａ２０）が入力された場
合の例を示している。図１５に示すようにＡ１４とＡ２
０が連続して入力されると、アドレス比較部９は、第１
のバンクメモリ４１に存在するアドレスが連続して入力
されたことを検知して、第１の一致信号を第１のアドレ
ス比較出力として出力する。アドレス比較部９が出力す
るアドレス比較出力の入力により第１のパルスジェネレ
ータ部８１は、ＮＣＥ１、ＤＬＥ１をＨＩＧＨにＳＡＥ
１、ＰＲＣ１をＬＯＷにすることでアクセスをリセット
する。これによりアドレス１４番地（Ａ１４）に対する
アクセス動作は途中で強制的に終了され、その後直ちに
アドレス２０番地（Ａ２０）に対するアクセス動作が開
始される。これにより、従来、３クロックサイクルのペ
ナルティが発生していた自バンクメモリへのジャンプ処
理におけるペナルティを２クロックサイクルに抑えるこ
とができ、より高速なアクセス動作を実現することがで
きる。

【００６３】本実施の形態７では、第１のクロックを用
いてＮＣＥ１をＬＯＷ、ＳＡＥ１およびＰＲＣ１をＨＩ
ＧＨとするタイミング信号，ＰＲＣ１をＬＯＷとするタ
イミング信号を生成し、第２のクロックを用いてＤＬＥ
１をＬＯＷとするタイミング信号，ＤＬＥ１をＨＩＧＨ
とするタイミング信号，及びＮＣＥ１をＨＩＧＨ、ＳＡ
ＥをＬＯＷとするタイミング信号を生成している。一
方、上述のジャンプ処理ではＡ１４の次にＡ２０が入力
されるので、Ａ１４へのアクセス動作のためのＤＬＥ１
をＬＯＷとするタイミング信号，ＤＬＥ１をＨＩＧＨと
するタイミング信号，及びＮＣＥ１をＨＩＧＨ、ＳＡＥ
をＬＯＷとするタイミング信号を生成するのに用いる第
２のクロックが発生しないので、これらのタイミング信
号は生成されない。従って、これらのタイミング信号が
生成された場合に生じる不必要なデータのスルー，およ
び誤動作を回避できる。

【００６４】以上のように、本実施の形態７による不揮
発性半導体メモリでは、上記実施の形態６と同様、タイ
ミング生成手段が、第１のバンクメモリに存在するアド
レスが連続して入力されたときに該第１のバンクメモリ
のアクセス動作をリセットするタイミング信号を、第２
のバンクメモリに存在するアドレスが連続して入力され
たときに該第２のバンクメモリのアクセス動作をリセッ
トするタイミング信号を、それぞれ生成する構成とした
から、従来、３クロックサイクルのペナルティが発生し
ていた自バンクメモリへのジャンプ処理におけるペナル
ティを２クロックサイクルに抑えることができ、マイコ
ンの主記憶メモリのようなランダムアクセスするメモリ
の場合、高速アクセスを実現することができる。

【００６５】また、本実施の形態７による不揮発性半導
体メモリでは、他バンクメモリ向けクロックおよびその
ディレイ信号も利用してアクセスのタイミング信号を生
成する構成としたので、ディレイ時間の絶対値を削減で
き、素子のばらつきなどによるディレイ値のばらつきが
抑制されたより高精度なタイミング信号により各バンク
メモリを動作させることができるとともに、他バンクメ
モリ向けクロックおよびそのディレイ信号も利用して生
成するタイミング信号を適切に選択することにより、ジ
ャンプ処理時に、不必要なデータのスルー，および誤動
作を回避できる。

【００６６】なお、本実施の形態では、タイミング生成
にクロックの立ち上がりエッジおよびそのディレイを利
用しているが、立ち上がりエッジおよび立ち下がりエッ
ジの両方を利用するなど、様々なクロック入力およびそ
のディレイによりアクセスタイミング信号を生成するよ
うにしてもよく、本実施の形態と同様の効果を奏する。
また、本実施の形態ではバンクメモリが２つの場合につ
いて説明したが、３つ以上の複数のバンクメモリを用い
てインタリーブ動作させることも可能であることは言う
までもない。

【００６７】実施の形態８．次に、本発明の実施の形態
８による不揮発性半導体メモリについて説明する。本実
施の形態８による不揮発性半導体メモリの全体の構成は
図１１に示す実施の形態６による不揮発性半導体メモリ
と同様であり、タイミング生成手段５６の内部の構成が
異なるものである。図１６は本発明の実施の形態８によ
る不揮発性半導体メモリのタイミング生成手段の内部の
構成を示す図である。図１６において図１２と同一符号
は同一または相当部分である。また、１８１は第１のデ
ィレイ回路７１の出力を入力とし第１のバンクメモリを
動作させるタイミング信号（ＮＣＥ１，ＳＡＥ１，ＰＲ
Ｃ１，ＤＬＥ１）を生成し、またセレクタ部６が出力す
る第１のクロックの立ち上がりのタイミングで第１のバ
ンクメモリのアクセス動作をリセットするタイミング信
号を出力する第１のパルスジェネレータ部、１８２は第
２のディレイ回路７２の出力を入力とし第２のバンクメ
モリを動作させるタイミング信号（ＮＣＥ２，ＳＡＥ
２，ＰＲＣ２，ＤＬＥ２）を生成し、またセレクタ部６
が出力する第２のクロックの立ち上がりのタイミングで
第２のバンクメモリのアクセス動作をリセットするタイ
ミング信号を出力する第２のパルスジェネレータ部であ
る。

【００６８】以上のように構成された本実施の形態８に
よる不揮発性半導体メモリの動作について説明する。図
１７は本実施の形態８による不揮発性半導体メモリの動
作を説明するためのタイミングチャート図であり、図１
７において、クロックはタイミング生成手段５６に入力
される基準クロックである。第１のクロックはセレクタ
部６の出力であり、第１のディレイ回路７１に入力され
る。また、第１のクロックディレイ１〜４は第１のディ
レイ回路７１の出力である。ＮＣＥ１、ＳＡＥ１、ＰＲ
Ｃ１、ＤＬＥ１は第１のバンクメモリ４１のタイミング
信号、Ｄｏｕｔ１は第１のバンクメモリ４１の出力を示
す。図１７は第１のバンクメモリに関するタイミング図
であり以後この図を元に第１のバンクメモリの動作につ
いて説明する。

【００６９】セレクタ部６が出力する第１のクロックは
第１のディレイ回路７１に入力され、第１のディレイ回
路７１は入力された第１のクロックをそのまま、あるい
は第１のクロックをディレイさせた第１のクロックディ
レイ１〜４として第１のパルスジェネレータ部１８１に
対して出力する。

【００７０】図１５において、アドレス０番地（Ａ０）
に対するクロック（基準クロック）がセレクタ部６に入
力され第１のクロックが生成され、第１のディレイ回路
７１では第１のクロックをもとにディレイさせたクロッ
ク第１のクロックディレイ１〜４が生成される。まず、
第１のクロックの立ち上がりに同期してＮＣＥ１がＨＩ
ＧＨとなり、ＳＡＥ１がＬＯＷとなりアクセスをリセッ
トしアクセス待機状態にする。しかる後、第１のクロッ
クディレイ４の立ち上がりに同期してＮＣＥ１がＬＯＷ
となり、ＳＡＥ１およびＰＲＣ１がＨＩＧＨとなりワー
ドラインおよびビットラインのプリチャージが開始され
る。しかる後、第１のクロックディレイ１の立ち上がり
に同期してＰＲＣ１をＬＯＷとしてプリチャージを完了
しセンス動作を開始する。しかる後、第１のクロックデ
ィレイ２の立ち上がりに同期してＤＬＥ１がＬＯＷとな
りデータラッチをスルー状態にし電流検出手段３からの
出力を出力ポートにスルーで出力する。しかる後、第１
のクロックディレイ３の立ち上がりに同期してＤＬＥ１
をＨＩＧＨとして出力データをラッチしアクセスを完了
する。

【００７１】通常は、インタリーブ動作を行うために連
続したアドレスが順次入力される。よってセレクタ部６
は第１のクロック、第２のクロックを交互に出力する。
通常のインターリーブ動作では第１，第２のバンクメモ
リに存在するアドレスが交互に入力されるので、アドレ
ス比較部９出力であるアドレス比較出力は出力されな
い。よって、各バンクメモリはそれぞれ第１のクロッ
ク、第２のクロックの立ち上がりをトリガとして１クロ
ックサイクル毎に交互にアクセスを開始し、交互にデー
タを出力する。各バンクメモリは２クロックサイクルで
アクセスしているが、インタリーブ動作を行うことでメ
モリ全体では１クロックサイクル毎にデータが出力され
る。

【００７２】また、ジャンプ処理などで連続アクセスが
できなくなった場合、第１のクロックが入力されるとま
ずアクセスをリセットする動作が入るので、このリセッ
ト動作により、ジャンプ後のアドレスの一つ前のアドレ
スに対するアクセス動作が強制的にリセットされること
となり、その結果、従来、３クロックサイクルのペナル
ティが発生していた自バンクメモリへのジャンプ処理に
おけるペナルティを２クロックサイクルに抑えることが
でき、より高速なアクセス動作を実現することができ
る。

【００７３】本実施の形態８による不揮発性半導体メモ
リでは、アクセス動作の最初のイベントを常にリセット
動作としているので、上記実施の形態６，７で用いたア
ドレス比較出力（一致信号）のような強制的にアクセス
をリセットするような信号は必要ない。

【００７４】以上のように、本実施の形態８による不揮
発性半導体メモリでは、インターリーブ動作を行なう不
揮発性半導体メモリにおいて、各バンクメモリのリード
アクセスのイベントの第１番目のイベントをアクセス動
作のリセットとしたから、従来、３クロックサイクルの
ペナルティが発生していた自バンクメモリへのジャンプ
処理におけるペナルティを２クロックサイクルに抑える
ことができ、マイコンの主記憶メモリのようなランダム
アクセスするメモリの場合、高速アクセスを実現するこ
とができる。

【００７５】また、本実施の形態８による不揮発性半導
体メモリでは、アクセス動作の最初のイベントを常にリ
セット動作としているので、上記実施の形態６，７で用
いたアドレス比較出力（一致信号）のような強制的にア
クセスをリセットするような信号は必要なく、装置の構
成を簡易なものとできる。

【００７６】なお、本実施の形態では、タイミング生成
にクロックの立ち上がりエッジおよびそのディレイを利
用しているが、立ち上がりエッジおよび立ち下がりエッ
ジの両方を利用するなど、様々なクロック入力およびそ
のディレイによりアクセスタイミング信号を生成するよ
うにしてもよく、本実施の形態と同様の効果を奏する。

【００７７】また、他バンクメモリ向けのクロックおよ
びそのディレイ出力によりアクセスタイミング信号を生
成することも可能である。また、本実施の形態ではバン
クメモリが２つの場合について説明したが、３つ以上の
複数のバンクメモリを用いてインタリーブ動作させるこ
とも可能であることは言うまでもない。

【００７８】実施の形態９．次に、本発明の実施の形態
９による不揮発性半導体メモリについて説明する。本実
施の形態９による不揮発性半導体メモリの全体の構成は
図１１に示す実施の形態６による不揮発性半導体メモリ
と同様であり、タイミング生成手段５６の内部の構成が
異なるものである。図１８は本発明の実施の形態９によ
る不揮発性半導体メモリのタイミング生成手段の内部の
構成を示す図である。図１６において図１２と同一符号
は同一または相当部分である。図１８に示す本実施の形
態９による不揮発性半導体メモリのタイミング生成手段
が図１２に示す実施の形態６による不揮発性半導体メモ
リのタイミング生成手段と異なる点は、第１のパルスジ
ェネレータ部８１，および第２のパルスジェネレータ部
８２にクロック（基準クロック）が入力されている点で
ある。

【００７９】以上のように構成された本実施の形態９に
よる不揮発性半導体メモリの動作について説明する。図
１９は本実施の形態９による不揮発性半導体メモリの動
作を説明するためのタイミングチャート図であり、図１
９において、クロックはタイミング生成手段５６に入力
される基準クロックである。第１のクロックはセレクタ
部６の出力であり、第１のディレイ回路７１に入力され
る。また、第１のクロックディレイ２〜４は第１のディ
レイ回路７１の出力である。ＮＣＥ１、ＳＡＥ１、ＰＲ
Ｃ１、ＤＬＥ１は第１のバンクメモリ４１のタイミング
信号、Ｄｏｕｔ１は第１のバンクメモリ４１の出力を示
す。図１９は第１のバンクメモリに関するタイミング図
である。

【００８０】セレクタ部６が出力する第１のクロックは
第１のディレイ回路７１に入力され、第１のディレイ回
路７１は入力された第１のクロックをそのまま、あるい
は第１のクロックをディレイさせた第１のクロックディ
レイ２〜４として第１のパルスジェネレータ部８１に対
して出力する。アドレス比較部９は、現クロックサイク
ルにおけるバンクアドレスと１クロックサイクル前にお
けるバンクアドレスを比較していずれもが第１のバンク
メモリ（偶数アドレスが割り付けされたバンク）４１の
アドレスであるとき第１の一致信号を第１のアドレス比
較出力として出力する。すなわち、アドレス比較出力
（図１９では第１のアドレス比較出力を示す。）は、ジ
ャンプ処理が行われかつ同一バンクメモリへのジャンプ
の場合のみ出力され、これが第１のパルスジェネレータ
部８１に入力される。

【００８１】図１９において、アドレス０番地（Ａ０）
に対するクロック（基準クロック）がセレクタ部６に入
力され第１のクロックが生成され、また、第１のディレ
イ回路７１では第１のクロックをもとにディレイさせた
クロックである第１のクロックディレイ２〜４が生成さ
れる。まず、第１のクロックの立ち上がりに同期してＮ
ＣＥ１がＬＯＷとなり、ＳＡＥ１およびＰＲＣ１がＨＩ
ＧＨとなりワードラインおよびビットラインのプリチャ
ージが開始される。しかる後、基準クロックの立ち上が
りに同期してＰＲＣ１をＬＯＷとしてプリチャージを完
了しセンス動作を開始する。しかる後、第１のクロック
ディレイ２の立ち上がりに同期してＤＬＥ１がＬＯＷと
なりデータラッチをスルー状態にし電流検出手段３から
の出力を出力ポートにスルーで出力する。しかる後、第
１のクロックディレイ３の立ち上がりに同期してＤＬＥ
１をＨＩＧＨとして出力データをラッチする。しかる
後、第１のクロックディレイ４の立ち上がりに同期して
ＮＣＥ１がＨＩＧＨとなりＳＡＥがＬＯＷとなりアクセ
スを完了する。

【００８２】このように、本実施の形態９による不揮発
性半導体メモリでは、ＰＲＣ信号を周期が保証されるク
ロックの立ち上がりによりＬＯＷとしてプリチャージ動
作を完了させるようにしており、これにより、素子のば
らつきなどによるディレイ値のばらつきを抑えることが
でき、より高精度なタイミング信号により各バンクメモ
リを動作させることができる。また、ディレイ信号の削
減も可能となる。なお、上記の例では、基準クロックを
プリチャージ完了のタイミングに使用したが、データラ
ッチのスルー開始のタイミングなどに使用することもも
ちろん可能である。

【００８３】通常は、インタリーブ動作を行うために連
続したアドレスが順次入力される。よってセレクタ部６
は第１のクロック、第２のクロックを交互に出力する。
通常のインターリーブ動作では第１，第２のバンクメモ
リに存在するアドレスが交互に入力されるので、アドレ
ス比較部９出力であるアドレス比較出力は出力されな
い。よって、各バンクメモリはそれぞれ第１のクロッ
ク、第２のクロックの立ち上がりをトリガとして１クロ
ックサイクル毎に交互にアクセスを開始し、交互にデー
タを出力する。各バンクメモリは２クロックサイクルで
アクセスしているが、インタリーブ動作を行うことでメ
モリ全体では１クロックサイクル毎にデータが出力され
る。

【００８４】次に、ジャンプ処理などで連続アドレスで
アクセスできなくなった場合について説明する。まず、
偶数アドレスから奇数アドレス、あるいは奇数アドレス
から偶数アドレスのように異なるバンクメモリに存在す
るアドレスにジャンプする場合は、連続して入力される
アドレスは異なるバンクメモリに存在するものであるの
で、アドレス比較出力は出力されず、通常のインターリ
ーブ動作と同様のアクセス動作が行なわれる。従ってこ
こでのジャンプ処理におけるペナルティは、図２３に示
す従来例と同様２クロックサイクルである。

【００８５】次に、偶数アドレスから偶数アドレス、あ
るいは奇数アドレスから奇数アドレスのように同じバン
クメモリに存在するアドレスにジャンプする場合、すな
わち、連続して同じバンクメモリに存在するアドレスが
入力されたときの動作について説明する。図１９は図２
３の従来例で示したものと同様、Ａ１２からＡ２０にジ
ャンプし、その結果、連続して第１のバンクメモリ４１
に存在するアドレス（Ａ１４，Ａ２０）が入力された場
合の例を示している。図１９に示すようにＡ１４とＡ２
０が連続して入力されると、アドレス比較部９は、第１
のバンクメモリ４１に存在するアドレスが連続して入力
されたことを検知して、第１の一致信号を第１のアドレ
ス比較出力として出力する。アドレス比較部９が出力す
るアドレス比較出力の入力により第１のパルスジェネレ
ータ部８１は、ＮＣＥ１、ＤＬＥ１をＨＩＧＨにＳＡＥ
１、ＰＲＣ１をＬＯＷにすることでアクセスをリセット
する。これによりアドレス１４番地（Ａ１４）に対する
アクセス動作は途中で強制的に終了され、その後直ちに
アドレス２０番地（Ａ２０）に対するアクセス動作が開
始される。これにより、従来、３クロックサイクルのペ
ナルティが発生していた自バンクメモリへのジャンプ処
理におけるペナルティを２クロックサイクルに抑えるこ
とができ、より高速なアクセス動作を実現することがで
きる。

【００８６】ここで、第１のパルスジェネレータ部８１
は、アドレス比較出力（第１のアドレス比較出力）によ
りアクセスを強制的にリセットにするようタイミング信
号を生成するが、第１のディレイ回路７１がアドレス１
４番地（Ａ１４）に対する第１のクロックのディレイ信
号を通常どおり出力すると、第１のクロックディレイ２
の点線で示した部分，および第１のクロックディレイ４
の点線で示した部分も出力されることとなる。しかし、
第１のクロックディレイ２の点線で示した部分に応じて
第１のパルスジェネレータ部８１がＤＬＥ１をＬＯＷと
するタイミング信号を出力すると、これにより不必要な
ところでデータをスルーすることとなり、また、第１の
クロックディレイ４の点線で示した部分に応じて第１の
パルスジェネレータ部８１がになる出力されると、ＮＣ
Ｅ１をＨＩＧＨ，ＳＡＥ１をＬＯＷとするタイミング信
号を出力すると、これによりＡ２０に対するアクセスを
行っている最中にリセットがかかってしまい誤動作が生
じることとなる。そこで第１のクロックディレイ２、４
はアドレス比較出力（第１の一致信号）が入った次のパ
ルスは第１のパルスジェネレータ部８１でキャンセルさ
せる。これにより不必要なデータのスルー，および誤動
作を回避できる。

【００８７】このように本実施の形態９による不揮発性
半導体メモリでは、インタリーブ動作を行なう不揮発性
半導体メモリにおいて、タイミング生成手段が出力する
タイミング信号の一部または全てを前記基準クロックで
セットまたはリセットする構成としたから、素子のばら
つきなどによるディレイ値のばらつきを抑えることがで
き、より高精度なタイミング信号により各バンクメモリ
を動作させることができ、また、タイミング信号生成の
ために作成すべきディレイ信号を削減することができ
る。

【００８８】なお、本実施の形態ではバンクアドレスに
基づいて入力されるクロックより第１，第２のクロック
を得て、第１，第２のバンクメモリがそれぞれ第１，第
２のクロックの立ち上がり及びこれをディレイさせたタ
イミングで動作する構成としたが、各バンクメモリがそ
れぞれ、上記実施の形態１，２のように複数のクロック
を用いて生成されたタイミングで動作する構成としても
よい。

【００８９】また、本実施の形態では、タイミング生成
にクロックの立ち上がりエッジおよびそのディレイを利
用しているが、立ち上がりエッジおよび立ち下がりエッ
ジの両方を利用するなど、様々なクロック入力およびそ
のディレイによりアクセスタイミング信号を生成するよ
うにしてもよく、本実施の形態と同様の効果を奏する。
また、本実施の形態ではバンクメモリが２つの場合につ
いて説明したが、３つ以上の複数のバンクメモリを用い
てインタリーブ動作させることも可能であることは言う
までもない。

【００９０】

【発明の効果】以上のように、本発明（請求項１）によ
れば、メモリセルが行方向および列方向に格子状に配置
されてなるメモリセルアレイ，前記列方向および行方向
を選択するアドレスデコード手段，および前記アドレス
デコード手段で選択されたメモリセルに流れる電流を検
出する電流検出手段を有するメモリコア部と、周期が同
じで位相が異なる第１，第２のクロックを用いて前記メ
モリコア部がアクセス動作するためのタイミング信号を
生成するタイミング生成手段であって、前記第１，第２
のクロックのうち位相が進んだ第１のクロックを用いて
複数あるリードアクセスのイベントのうち前半の少なく
とも１つのイベントを処理するためのタイミング信号を
生成し、第２のクロックを用いて残りのイベントを処理
するためのタイミング信号を生成するタイミング生成手
段とを備えた構成としたから、素子のばらつきなどによ
るディレイ値のばらつきを抑えることができ、より高精
度なタイミング信号により安定に動作する不揮発性半導
体メモリを実現できる効果がある。

【００９１】また、本発明（請求項２）によれば、メモ
リセルが行方向および列方向に格子状に配置されてなる
メモリセルアレイ，前記列方向および行方向を選択する
アドレスデコード手段，および前記アドレスデコード手
段で選択されたメモリセルに流れる電流を検出する電流
検出手段を有するメモリコア部と、周期が同じで位相が
異なる複数のクロックを用いて前記メモリコア部がアク
セス動作するためのタイミング信号を生成するタイミン
グ生成手段であって、前記複数のクロックのうち最も位
相が進んだクロックを用いて複数あるリードアクセスの
イベントのうち前半の少なくとも１つのイベントを処理
するためのタイミング信号を生成し、前記複数のクロッ
クのうち前記最も位相が進んだクロック以外のクロック
を用いて残りのイベントを処理するためのタイミング信
号を生成するタイミング生成手段とを備えた構成とした
から、素子のばらつきなどによるディレイ値のばらつき
を抑えることができ、より高精度なタイミング信号によ
り安定に動作する不揮発性半導体メモリを実現できる効
果がある。

【００９２】また、本発明（請求項３）によれば、メモ
リセルが行方向および列方向に格子状に配置されてなる
メモリセルアレイ，前記列方向および行方向を選択する
アドレスデコード手段，および前記アドレスデコード手
段で選択されたメモリセルに流れる電流を検出する電流
検出手段を有するメモリコア部と、単相のクロックを用
いて前記メモリコア部がアクセス動作するためのタイミ
ング信号を生成するタイミング生成手段であって、前記
単相のクロックの１パルスのうち立ち上がりもしくは立
ち下がりの第１のエッジを用いて複数あるリードアクセ
スのイベントのうち前半の少なくとも１つのイベントを
処理するためのタイミングを生成し、前記単相のクロッ
クの前記第１のエッジの他方のエッジである第２のエッ
ジを用いて残りのイベントを処理するためのタイミング
信号を生成するタイミング生成手段とを備えた構成とし
たから、素子のばらつきなどによるディレイ値のばらつ
きを抑えることができ、より高精度なタイミング信号に
より安定に動作する不揮発性半導体メモリを実現できる
効果がある。

【００９３】また、本発明（請求項４）によれば、請求
項２記載の不揮発性半導体メモリにおいて、前記タイミ
ング生成手段が、前記複数のクロックのうち少なくとも
１つのクロックについて、そのクロックの１パルスのう
ち立ち上がりもしくは立ち下がりの第１のエッジを用い
て複数あるリードアクセスのイベントのうち少なくとも
１つのイベントを処理するためのタイミングを生成し、
該クロックの前記第１のエッジの他方のエッジである第
２のエッジを用いて他のイベントを処理するためのタイ
ミング信号を生成する構成としたから、基準クロックの
数をあまり多くすることなく、素子のばらつきなどによ
るディレイ値のばらつきを抑えることができ、より高精
度なタイミング信号により安定に動作する不揮発性半導
体メモリを実現できる効果がある。

【００９４】また、本発明（請求項５）は、請求項１な
いし４のいずれかに記載の不揮発性半導体メモリにおい
て、前記メモリコア部が、それぞれ、メモリセルが行方
向および列方向に格子状に配置されてなるメモリセルア
レイ，前記列方向および行方向を選択するアドレスデコ
ード手段，および前記アドレスデコード手段で選択され
たメモリセルに流れる電流を検出する電流検出手段を備
えた複数のバンクメモリに分割されており、該複数のバ
ンクメモリの前記メモリセルに、順次アドレスが入力さ
れたときに該複数のバンクメモリが順にアクセス動作を
行なうようにアドレスを割り付けたものであり、前記タ
イミング生成手段が、バンクメモリを選択するバンクア
ドレスを入力とし、前記複数のバンクメモリを順次イン
タリーブ動作させるためのタイミング信号を生成する構
成としたから、インターリーブ動作を行なうことにより
メモリの高速動作を実現できるとともに、素子のばらつ
きなどによるディレイ値のばらつきを抑えることがで
き、より高精度なタイミング信号により安定に動作する
不揮発性半導体メモリを実現できる効果がある。

【００９５】また、本発明（請求項６）は、それぞれ、
メモリセルが行方向および列方向に格子状に配置されて
なるメモリセルアレイ，前記列方向および行方向を選択
するアドレスデコード手段，および前記アドレスデコー
ド手段で選択されたメモリセルに流れる電流を検出する
電流検出手段を備えた、偶数アドレスが割り付けられた
第１のバンクメモリ，および奇数アドレスが割り付けら
れた第２のバンクメモリと、前記第１および第２のバン
クメモリを交互にインタリーブ動作させるタイミング信
号を生成するタイミング生成手段とを有する不揮発性半
導体メモリにおいて、前記タイミング生成手段が、前記
第１のバンクメモリに存在するアドレスが連続して入力
されたときに該第１のバンクメモリのアクセス動作をリ
セットするタイミング信号を、前記第２のバンクメモリ
に存在するアドレスが連続して入力されたときに該第２
のバンクメモリのアクセス動作をリセットするタイミン
グ信号を、生成する構成としたから、従来、３クロック
サイクルのペナルティが発生していた自バンクメモリへ
のジャンプ処理におけるペナルティを２クロックサイク
ルに抑えることができ、マイコンの主記憶メモリのよう
なランダムアクセスするメモリの場合、高速アクセスを
実現することができる効果がある。

【００９６】また、本発明（請求項７）は、請求項６記
載の不揮発性半導体メモリにおいて、前記タイミング生
成手段が、基準クロックと前記バンクメモリを選択する
バンクアドレスとを入力とし、前記基準クロックのサイ
クルにおいて現サイクルと１つ前のサイクルのバンクア
ドレスを比較し、これらのバンクアドレスが示すバンク
メモリがいずれも前記第１のバンクメモリであることを
検出したときに第１の一致信号を、これらのバンクアド
レスが示すバンクメモリがいずれも前記第２のバンクメ
モリであることを検出したときに第２の一致信号を出力
するアドレス比較部と、前記基準クロックと前記バンク
アドレスを入力とし前記バンクアドレスで指定された前
記第１または第２のバンクメモリに対して前記基準クロ
ックを用いて作成されたクロックを供給するセレクタ部
と、前記セレクタ部が出力する前記第１のバンクメモリ
に対するクロックを入力とし入力信号をディレイさせか
つディレイ途中の信号を出力する少なくとも１つの出力
ポートを有する第１のディレイ回路と、前記セレクタ部
が出力する前記第２のバンクメモリに対するクロックを
入力とし入力信号をディレイさせかつディレイ途中の信
号を出力する少なくとも１つの出力ポートを有する第２
のディレイ回路と、前記第１のディレイ回路出力の少な
くとも１つの出力と前記第１の一致信号を入力とし、前
記第１のディレイ回路出力により前記第１のバンクメモ
リをアクセスするためのタイミング信号を生成するとと
もに前記第１の一致信号が入力されたときに前記第１の
バンクメモリのアクセス動作をリセットするタイミング
信号を生成する第１のパルスジェネレータ部と、前記第
２のディレイ回路出力の少なくとも１つの出力と前記第
２の一致信号を入力とし、前記第２のディレイ回路出力
により前記第２のバンクメモリをアクセスするためのタ
イミング信号を生成するとともに前記第２の一致信号が
入力されたときに前記第２のバンクメモリのアクセス動
作をリセットするタイミング信号を生成する第２のパル
スジェネレータ部とを備えた構成としたから、従来、３
クロックサイクルのペナルティが発生していた自バンク
メモリへのジャンプ処理におけるペナルティを２クロッ
クサイクルに抑えることができ、マイコンの主記憶メモ
リのようなランダムアクセスするメモリの場合、高速ア
クセスを実現することができる効果があり、また、上記
ディレイ回路の所定の出力について、上記一致信号が入
った次のパルスをキャンセルさせることにより不必要な
データのスルー，および誤動作を回避できる効果があ
る。

【００９７】また、本発明（請求項８）は、請求項６記
載の不揮発性半導体メモリにおいて、前記タイミング生
成手段が、基準クロックと前記バンクメモリを選択する
バンクアドレスとを入力とし、前記基準クロックのサイ
クルにおいて現サイクルと１つ前のサイクルのバンクア
ドレスを比較し、これらのバンクアドレスが示すバンク
メモリがいずれも前記第１のバンクメモリであることを
検出したときに第１の一致信号を、これらのバンクアド
レスが示すバンクメモリがいずれも前記第２のバンクメ
モリであることを検出したときに第２の一致信号を出力
するアドレス比較部と、前記基準クロックと前記バンク
アドレスを入力とし前記バンクアドレスで指定された前
記第１または第２のバンクメモリに対して前記基準クロ
ックを用いて作成されたクロックを供給するセレクタ部
と、前記セレクタ部が出力する前記第１のバンクメモリ
に対するクロックを入力とし入力信号をディレイさせか
つディレイ途中の信号を出力する少なくとも１つの出力
ポートを有する第１のディレイ回路と、前記セレクタ部
が出力する前記第２のバンクメモリに対するクロックを
入力とし入力信号をディレイさせかつディレイ途中の信
号を出力する少なくとも１つの出力ポートを有する第２
のディレイ回路と、前記第１のディレイ回路出力の少な
くとも１つの出力，前記第２のディレイ回路出力の少な
くとも１つの出力，および前記第１の一致信号を入力と
し、該第１，第２のディレイ回路の出力により前記第１
のバンクメモリをアクセスするためのタイミング信号を
生成するとともに前記第１の一致信号が入力されたとき
に前記第１のバンクメモリのアクセス動作をリセットす
るタイミング信号を生成する第１のパルスジェネレータ
部と、前記第２のディレイ回路出力の少なくとも１つの
出力，前記第１のディレイ回路出力の少なくとも１つの
出力，および前記第２の一致信号を入力とし、該第１，
第２のディレイ回路の出力により前記第２のバンクメモ
リをアクセスするためのタイミング信号を生成するとと
もに前記第２の一致信号が入力されたときに前記第２の
バンクメモリのアクセス動作をリセットするタイミング
信号を生成する第２のパルスジェネレータ部とを備えた
構成としたから、従来、３クロックサイクルのペナルテ
ィが発生していた自バンクメモリへのジャンプ処理にお
けるペナルティを２クロックサイクルに抑えることがで
き、マイコンの主記憶メモリのようなランダムアクセス
するメモリの場合、高速アクセスを実現することができ
る効果があり、また、他バンクメモリ向けクロックおよ
びそのディレイ信号も利用してアクセスのタイミング信
号を生成する構成としたので、ディレイ時間の絶対値を
削減でき、素子のばらつきなどによるディレイ値のばら
つきが抑制されたより高精度なタイミング信号により各
バンクメモリを動作させることができるとともに、他バ
ンクメモリ向けクロックおよびそのディレイ信号も利用
して生成するタイミング信号を適切に選択することによ
り、ジャンプ処理時に、不必要なデータのスルー，およ
び誤動作を回避できる効果がある。

【００９８】また、本発明（請求項９）によれば、それ
ぞれ、メモリセルが行方向および列方向に格子状に配置
されてなるメモリセルアレイ，前記列方向および行方向
を選択するアドレスデコード手段，および前記アドレス
デコード手段で選択されたメモリセルに流れる電流を検
出する電流検出手段を備えた、偶数アドレスが割り付け
られた第１のバンクメモリ，および奇数アドレスが割り
付けられた第２のバンクメモリと、前記第１および第２
のバンクメモリを交互にインタリーブ動作させるタイミ
ング信号を生成するタイミング生成手段とを有する不揮
発性半導体メモリにおいて、前記各バンクメモリのリー
ドアクセスのイベントの第１番目のイベントをアクセス
動作のリセットとしたから、従来、３クロックサイクル
のペナルティが発生していた自バンクメモリへのジャン
プ処理におけるペナルティを２クロックサイクルに抑え
ることができ、マイコンの主記憶メモリのようなランダ
ムアクセスするメモリの場合、高速アクセスを実現する
ことができ、また、アクセス動作の最初のイベントを常
にリセット動作としているので、強制的にアクセスをリ
セットするような信号を別途に生成する必要がなく、装
置の構成を簡易なものとできる効果がある。

【００９９】また、本発明（請求項１０）によれば、そ
れぞれ、メモリセルが行方向および列方向に格子状に配
置されてなるメモリセルアレイ，前記列方向および行方
向を選択するアドレスデコード手段，および前記アドレ
スデコード手段で選択されたメモリセルに流れる電流を
検出する電流検出手段を備えた、偶数アドレスが割り付
けられた第１のバンクメモリ，および奇数アドレスが割
り付けられた第２のバンクメモリと、基準クロックとバ
ンクアドレスを入力とし前記第１および第２のバンクメ
モリを交互にインタリーブ動作させるタイミング信号を
生成するタイミング生成手段とを有する不揮発性半導体
メモリにおいて、前記タイミング生成手段が出力するタ
イミング信号の一部または全てを前記基準クロックでセ
ットまたはリセットする構成としたから、素子のばらつ
きなどによるディレイ値のばらつきを抑えることがで
き、より高精度なタイミング信号により各バンクメモリ
を動作させることができ、また、タイミング信号生成の
ために作成すべきディレイ信号を削減することができる
効果がある。

【図面の簡単な説明】

【図１】本発明の実施の形態１による不揮発性半導体メ
モリの構成を示す図である。

【図２】実施の形態１による不揮発性半導体メモリの動
作を説明するためのタイミングチャート図である。

【図３】本発明の実施の形態２による不揮発性半導体メ
モリの構成を示す図である。

【図４】実施の形態２による不揮発性半導体メモリの動
作を説明するためのタイミングチャート図である。

【図５】本発明の実施の形態３による不揮発性半導体メ
モリの構成を示す図である。

【図６】実施の形態３による不揮発性半導体メモリの動
作を説明するためのタイミングチャート図である。

【図７】本発明の実施の形態４による不揮発性半導体メ
モリの構成を示す図である。

【図８】実施の形態４による不揮発性半導体メモリの動
作を説明するためのタイミングチャート図である。

【図９】本発明の実施の形態５による不揮発性半導体メ
モリの構成を示す図である。

【図１０】実施の形態５による不揮発性半導体メモリの
動作を説明するためのタイミングチャート図である。

【図１１】本発明の実施の形態６による不揮発性半導体
メモリの構成を示す図である。

【図１２】本発明の実施の形態６による不揮発性半導体
メモリのタイミング生成手段の内部の構成を示す図であ
る。

【図１３】実施の形態６による不揮発性半導体メモリの
動作を説明するためのタイミングチャート図である。

【図１４】本発明の実施の形態７による不揮発性半導体
メモリのタイミング生成手段の内部の構成を示す図であ
る。

【図１５】実施の形態７による不揮発性半導体メモリの
動作を説明するためのタイミングチャート図である。

【図１６】本発明の実施の形態８による不揮発性半導体
メモリのタイミング生成手段の内部の構成を示す図であ
る。

【図１７】実施の形態８による不揮発性半導体メモリの
動作を説明するためのタイミングチャート図である。

【図１８】本発明の実施の形態９による不揮発性半導体
メモリのタイミング生成手段の内部の構成を示す図であ
る。

【図１９】実施の形態９による不揮発性半導体メモリの
動作を説明するためのタイミングチャート図である。

【図２０】不揮発性半導体メモリである従来のフラッシ
ュＥＥＰＲＯＭの構成を示す概略図である。

【図２１】主記憶メモリが２つのバンクメモリに分割さ
れインタリーブ動作する従来の不揮発性半導体メモリの
構成を示す図である。

【図２２】図２０の従来例の動作を説明するためのタイ
ミングチャート図である。

【図２３】図２１の従来例の動作を説明するためのタイ
ミングチャート図である。

【符号の説明】

２ アドレスデコード手段 ３ 電流検出手段 ４ メモリコア部 ５１，５２，５３，５４，５５，５６ タイミング生成
手段 ４１ 第１のバンクメモリ ４２ 第２のバンクメモリ ６ セレクタ部 ７１ 第１のディレイ回路 ７２ 第２のディレイ回路 ８１，１８１ 第１のパルスジェネレータ部 ８２，１８２ 第２のパルスジェネレータ部 ９ アドレス比較部

フロントページの続き (72)発明者 渕上 郁雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 木村 智生 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 道山 淳児 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 メモリセルが行方向および列方向に格子
   状に配置されてなるメモリセルアレイ，前記列方向およ
   び行方向を選択するアドレスデコード手段，および前記
   アドレスデコード手段で選択されたメモリセルに流れる
   電流を検出する電流検出手段を有するメモリコア部と、 周期が同じで位相が異なる第１，第２のクロックを用い
   て前記メモリコア部がアクセス動作するためのタイミン
   グ信号を生成するタイミング生成手段であって、前記第
   １，第２のクロックのうち位相が進んだ第１のクロック
   を用いて複数あるリードアクセスのイベントのうち前半
   の少なくとも１つのイベントを処理するためのタイミン
   グ信号を生成し、第２のクロックを用いて残りのイベン
   トを処理するためのタイミング信号を生成するタイミン
   グ生成手段とを備えたことを特徴とする不揮発性半導体
   メモリ。
2. 【請求項２】 メモリセルが行方向および列方向に格子
   状に配置されてなるメモリセルアレイ，前記列方向およ
   び行方向を選択するアドレスデコード手段，および前記
   アドレスデコード手段で選択されたメモリセルに流れる
   電流を検出する電流検出手段を有するメモリコア部と、 周期が同じで位相が異なる複数のクロックを用いて前記
   メモリコア部がアクセス動作するためのタイミング信号
   を生成するタイミング生成手段であって、前記複数のク
   ロックのうち最も位相が進んだクロックを用いて複数あ
   るリードアクセスのイベントのうち前半の少なくとも１
   つのイベントを処理するためのタイミング信号を生成
   し、前記複数のクロックのうち前記最も位相が進んだク
   ロック以外のクロックを用いて残りのイベントを処理す
   るためのタイミング信号を生成するタイミング生成手段
   とを備えたことを特徴とする不揮発性半導体メモリ。
3. 【請求項３】 メモリセルが行方向および列方向に格子
   状に配置されてなるメモリセルアレイ，前記列方向およ
   び行方向を選択するアドレスデコード手段，および前記
   アドレスデコード手段で選択されたメモリセルに流れる
   電流を検出する電流検出手段を有するメモリコア部と、 単相のクロックを用いて前記メモリコア部がアクセス動
   作するためのタイミング信号を生成するタイミング生成
   手段であって、前記単相のクロックの１パルスのうち立
   ち上がりもしくは立ち下がりの第１のエッジを用いて複
   数あるリードアクセスのイベントのうち前半の少なくと
   も１つのイベントを処理するためのタイミングを生成
   し、前記単相のクロックの前記第１のエッジの他方のエ
   ッジである第２のエッジを用いて残りのイベントを処理
   するためのタイミング信号を生成するタイミング生成手
   段とを備えたことを特徴とする不揮発性半導体メモリ。
4. 【請求項４】 請求項２記載の不揮発性半導体メモリに
   おいて、 前記タイミング生成手段は、前記複数のクロックのうち
   少なくとも１つのクロックについて、そのクロックの１
   パルスのうち立ち上がりもしくは立ち下がりの第１のエ
   ッジを用いて複数あるリードアクセスのイベントのうち
   少なくとも１つのイベントを処理するためのタイミング
   を生成し、該クロックの前記第１のエッジの他方のエッ
   ジである第２のエッジを用いて他のイベントを処理する
   ためのタイミング信号を生成するものであることを特徴
   とする不揮発性半導体メモリ。
5. 【請求項５】 請求項１ないし４のいずれかに記載の不
   揮発性半導体メモリにおいて、 前記メモリコア部は、それぞれ、メモリセルが行方向お
   よび列方向に格子状に配置されてなるメモリセルアレ
   イ，前記列方向および行方向を選択するアドレスデコー
   ド手段，および前記アドレスデコード手段で選択された
   メモリセルに流れる電流を検出する電流検出手段を備え
   た複数のバンクメモリに分割されており、該複数のバン
   クメモリの前記メモリセルに、順次アドレスが入力され
   たときに該複数のバンクメモリが順にアクセス動作を行
   なうようにアドレスを割り付けたものであり、 前記タイミング生成手段は、バンクメモリを選択するバ
   ンクアドレスを入力とし、前記複数のバンクメモリを順
   次インタリーブ動作させるためのタイミング信号を生成
   することを特徴とする不揮発性半導体メモリ。
6. 【請求項６】 それぞれ、メモリセルが行方向および列
   方向に格子状に配置されてなるメモリセルアレイ，前記
   列方向および行方向を選択するアドレスデコード手段，
   および前記アドレスデコード手段で選択されたメモリセ
   ルに流れる電流を検出する電流検出手段を備えた、偶数
   アドレスが割り付けられた第１のバンクメモリ，および
   奇数アドレスが割り付けられた第２のバンクメモリと、
   前記第１および第２のバンクメモリを交互にインタリー
   ブ動作させるタイミング信号を生成するタイミング生成
   手段とを有する不揮発性半導体メモリにおいて、 前記タイミング生成手段は、前記第１のバンクメモリに
   存在するアドレスが連続して入力されたときに該第１の
   バンクメモリのアクセス動作をリセットするタイミング
   信号を、前記第２のバンクメモリに存在するアドレスが
   連続して入力されたときに該第２のバンクメモリのアク
   セス動作をリセットするタイミング信号を、生成するこ
   とを特徴とする不揮発性半導体メモリ。
7. 【請求項７】 請求項６記載の不揮発性半導体メモリに
   おいて、 前記タイミング生成手段は、基準クロックと前記バンク
   メモリを選択するバンクアドレスとを入力とし、前記基
   準クロックのサイクルにおいて現サイクルと１つ前のサ
   イクルのバンクアドレスを比較し、これらのバンクアド
   レスが示すバンクメモリがいずれも前記第１のバンクメ
   モリであることを検出したときに第１の一致信号を、こ
   れらのバンクアドレスが示すバンクメモリがいずれも前
   記第２のバンクメモリであることを検出したときに第２
   の一致信号を出力するアドレス比較部と、 前記基準クロックと前記バンクアドレスを入力とし前記
   バンクアドレスで指定された前記第１または第２のバン
   クメモリに対して前記基準クロックを用いて作成された
   クロックを供給するセレクタ部と、 前記セレクタ部が出力する前記第１のバンクメモリに対
   するクロックを入力とし入力信号をディレイさせかつデ
   ィレイ途中の信号を出力する少なくとも１つの出力ポー
   トを有する第１のディレイ回路と、 前記セレクタ部が出力する前記第２のバンクメモリに対
   するクロックを入力とし入力信号をディレイさせかつデ
   ィレイ途中の信号を出力する少なくとも１つの出力ポー
   トを有する第２のディレイ回路と、 前記第１のディレイ回路出力の少なくとも１つの出力と
   前記第１の一致信号を入力とし、前記第１のディレイ回
   路出力により前記第１のバンクメモリをアクセスするた
   めのタイミング信号を生成するとともに前記第１の一致
   信号が入力されたときに前記第１のバンクメモリのアク
   セス動作をリセットするタイミング信号を生成する第１
   のパルスジェネレータ部と、 前記第２のディレイ回路出力の少なくとも１つの出力と
   前記第２の一致信号を入力とし、前記第２のディレイ回
   路出力により前記第２のバンクメモリをアクセスするた
   めのタイミング信号を生成するとともに前記第２の一致
   信号が入力されたときに前記第２のバンクメモリのアク
   セス動作をリセットするタイミング信号を生成する第２
   のパルスジェネレータ部とを備えたものであることを特
   徴とする不揮発性半導体メモリ。
8. 【請求項８】 請求項６記載の不揮発性半導体メモリに
   おいて、 前記タイミング生成手段は、基準クロックと前記バンク
   メモリを選択するバンクアドレスとを入力とし、前記基
   準クロックのサイクルにおいて現サイクルと１つ前のサ
   イクルのバンクアドレスを比較し、これらのバンクアド
   レスが示すバンクメモリがいずれも前記第１のバンクメ
   モリであることを検出したときに第１の一致信号を、こ
   れらのバンクアドレスが示すバンクメモリがいずれも前
   記第２のバンクメモリであることを検出したときに第２
   の一致信号を出力するアドレス比較部と、 前記基準クロックと前記バンクアドレスを入力とし前記
   バンクアドレスで指定された前記第１または第２のバン
   クメモリに対して前記基準クロックを用いて作成された
   クロックを供給するセレクタ部と、 前記セレクタ部が出力する前記第１のバンクメモリに対
   するクロックを入力とし入力信号をディレイさせかつデ
   ィレイ途中の信号を出力する少なくとも１つの出力ポー
   トを有する第１のディレイ回路と、 前記セレクタ部が出力する前記第２のバンクメモリに対
   するクロックを入力とし入力信号をディレイさせかつデ
   ィレイ途中の信号を出力する少なくとも１つの出力ポー
   トを有する第２のディレイ回路と、 前記第１のディレイ回路出力の少なくとも１つの出力，
   前記第２のディレイ回路出力の少なくとも１つの出力，
   および前記第１の一致信号を入力とし、該第１，第２の
   ディレイ回路の出力により前記第１のバンクメモリをア
   クセスするためのタイミング信号を生成するとともに前
   記第１の一致信号が入力されたときに前記第１のバンク
   メモリのアクセス動作をリセットするタイミング信号を
   生成する第１のパルスジェネレータ部と、 前記第２のディレイ回路出力の少なくとも１つの出力，
   前記第１のディレイ回路出力の少なくとも１つの出力，
   および前記第２の一致信号を入力とし、該第１，第２の
   ディレイ回路の出力により前記第２のバンクメモリをア
   クセスするためのタイミング信号を生成するとともに前
   記第２の一致信号が入力されたときに前記第２のバンク
   メモリのアクセス動作をリセットするタイミング信号を
   生成する第２のパルスジェネレータ部とを備えたもので
   あることを特徴とする不揮発性半導体メモリ。
9. 【請求項９】 それぞれ、メモリセルが行方向および列
   方向に格子状に配置されてなるメモリセルアレイ，前記
   列方向および行方向を選択するアドレスデコード手段，
   および前記アドレスデコード手段で選択されたメモリセ
   ルに流れる電流を検出する電流検出手段を備えた、偶数
   アドレスが割り付けられた第１のバンクメモリ，および
   奇数アドレスが割り付けられた第２のバンクメモリと、
   前記第１および第２のバンクメモリを交互にインタリー
   ブ動作させるタイミング信号を生成するタイミング生成
   手段とを有する不揮発性半導体メモリにおいて、 前記各バンクメモリのリードアクセスのイベントの第１
   番目のイベントをアクセス動作のリセットとしたことを
   特徴とする不揮発性半導体メモリ。
10. 【請求項１０】 それぞれ、メモリセルが行方向および
    列方向に格子状に配置されてなるメモリセルアレイ，前
    記列方向および行方向を選択するアドレスデコード手
    段，および前記アドレスデコード手段で選択されたメモ
    リセルに流れる電流を検出する電流検出手段を備えたア
    ドレス偶数番地用の第１のバンクメモリ，およびアドレ
    ス奇数番地用の第２のバンクメモリと、基準クロックと
    バンクアドレスを入力とし前記第１および第２のバンク
    メモリを交互にインタリーブ動作させるタイミング信号
    を生成するタイミング生成手段とを有する不揮発性半導
    体メモリにおいて、 前記タイミング生成手段が出力するタイミング信号の一
    部または全てを前記基準クロックでセットまたはリセッ
    トすることを特徴とする不揮発性半導体メモリ。