JP4267028B2 - 冗長回路及び半導体記憶装置 - Google Patents

Description

本発明は、半導体装置に関し、特に、冗長セルで置き換えを行うアドレスをレーザカット等によりプログラミングする半導体装置のテスト技術に関する。

ランダムアクセスメモリ（ＲＡＭ）等のメモリ又はＲＡＭ等を内蔵した半導体集積回路においては、メモリアレイのカラム（列）及び／又はロウ（行）に対して、予め予備のメモリエリア（冗長エリア）を設けておき、ウエハーテスト等で検出されたメモリアレイの不良セルを冗長セルで置き換えることで、不良ビットを救済し、デバイスの歩留まりの向上を図るようにしている。メモリアレイの複数のロウ又はカラムアドレスがリペアできるように、ロウ又はカラムのそれぞれについて複数の冗長アドレスが設けられている。

そして、複数の冗長アドレスに対応して、複数の冗長ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）回路が設けられ、１つの冗長ＲＯＭ回路には１つアドレス情報（冗長アドレスで置換されるロウアドレス又はカラムアドレス、「リペアアドレス」ともいう）が記録される。冗長ＲＯＭ回路へのプログラムは、冗長ＲＯＭ回路内のアドレス情報のビット数に対応した複数のヒューズ（Ｆｕｓｅ）に対して、冗長置換されるアドレスに対応したビット位置のヒューズをレーザで溶断することで行われる。例えばアドレスの値が１のビットに対応するヒューズは溶断され、０のビットに対応するヒューズは溶断されない。溶断されたヒューズ回路の値はＨＩＧＨ電位、溶断されないヒューズ回路の値はＬＯＷ電位等に読み出される。

メモリ使用時、例えば外部コマンドにより冗長イネーブル信号が活性化されたとき、外部から入力されたアクセスアドレスは、冗長ＲＯＭ回路にプログラムされたアドレス情報と一致するか否か判定され、一致した場合、ヒット信号（冗長選択信号）が活性化され、活性化された冗長選択信号に対応する、冗長アドレスが選択される。そして、冗長アドレスが選択されたとき、ロウデコーダ又はカラムデコーダによる、アドレスのデコードは停止され、冗長選択信号に対応するロウ又はカラムの冗長アドレスが選択される。一方、冗長イネーブル信号が活性化されており、アクセスアドレスが複数の冗長ＲＯＭ回路にプログラムされたアドレス情報のいずれにも一致しない場合、通常のメモリアレイへのアクセスが行われる。

なお、冗長ＲＯＭ回路及び冗長ＲＯＭ回路を備えたＲＡＭの一般的な構成は当業者にはよく知られている。冗長回路を備えた半導体記憶装置に関する全体構成や、冗長デコーダ、冗長ＲＯＭ回路（ヒューズＲＯＭ）、デコーダキラー回路等については、例えば本願出願人による特許文献１等の記載が参照される。このため、本明細書では、冗長ＲＯＭ回路等の図面等による説明は省略する。

また、ロールコールテスト等により、入力したアドレスが冗長アドレスで置換されるものであるかをチェックすることは従来より行われている。特許文献２には、冗長回路のヒューズが正しい状態に設定されたかどうかを簡単に確認できるようにした半導体記憶装置として、第２のロールコールテストモードにおいて、冗長回路に設けられたヒューズのプログラム情報をチェックしチェック結果を、ロールコールテストと同様、出力端子に出力するようにした構成が開示されている。

特開２００４−２９６０５１号公報 特開２００６−１０７６６４号公報

従来の半導体記憶装置において、レーザカット等でプログラミングした複数のヒューズＲＯＭが、アドレスに関連して所定の順序でプログラミングされているか否かを判別する手段は存在していない。近時、半導体装置の微細化、高集積化の進展にともない、冗長ＲＯＭ回路のヒューズ回路も小型化（Ｓｈｒｉｎｋｉｎｇ ｉｎ Ｄｉｍｅｎｓｉｏｎ）が進み、冗長ＲＯＭ回路のプログラミング時、例えば、溶断すべきヒューズとは別のヒューズを溶断してしまう場合、あるいは、溶断すべきヒューズが溶断されていないという場合も生じる。従来、これらのエラーを検出するための手立てがない。冗長ＲＯＭ回路にプログラミングすべきアドレス（リペアアドレス）が例えば１０ビットで”０１０１００１０１１”である場合、ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）の隣のビットのヒューズを溶断すべきところ（ただし、ヒューズ溶断が１に対応するものとする）、ＭＳＢのヒューズが溶断されてしまうと、”１００１００１０１１”となり、メモリ使用時、不良アドレスとは別のアドレスが冗長アドレスで置換されてしまい、不良アドレスのリペアは行われず、不良デバイスとなる。

したがって、本発明は、複数の冗長ＲＯＭ回路がアドレスに関連して所定の順番でプログラミングされているかを判別可能とする回路、及び該回路を備えた半導体装置を提供することにある。

本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。

本発明の１つのアスペクト（側面）に係る冗長回路は、冗長アドレスによる置換対象のアドレス情報がプログラムされ、入力されたアドレスがプログラムされたアドレス情報と一致したとき、活性状態の冗長選択信号を出力する冗長記憶回路を複数備え、
複数の前記冗長記憶回路は、複数の前記冗長記憶回路のそれぞれにプログラムされるアドレスの大小に関する順序は、複数の前記冗長記憶回路の裁番の順序に対応しており、
前記順序に対応してアドレスが、順次、複数の前記冗長記憶回路に共通に入力され、
共通に入力されるアドレスと前記冗長記憶回路にプログラムされたアドレス情報とに関連して、一の冗長記憶回路から活性状態の冗長選択信号が出力される前に、前記一の冗長記憶回路に対応した、他の冗長記憶回路から活性状態の冗長選択信号が出力されることが正順とされる冗長回路であって、
前記一の冗長記憶回路からの冗長選択信号と、前記他の冗長記憶回路から活性状態の冗長選択信号がすでに出力されているか否かを示す情報とを入力し、前記一の冗長記憶回路から活性状態の冗長選択信号が出力されたとき、前記他の冗長記憶回路から活性状態の冗長選択信号が未だ出力されていない場合、逆順状態と判定し、判定結果を出力する判定回路を、少なくとも前記一の冗長記憶回路に対して備えている。

本発明の他のアスペクトに係る冗長回路は、冗長アドレスによる置換対象のアドレス情報がプログラムされ、入力されたアドレスがプログラムされたアドレス情報と一致したとき、活性状態の冗長選択信号を出力する冗長記憶回路を複数備え、
複数の前記冗長記憶回路は並置され、一側から昇順に裁番され、
裁番された番号に関して昇順に前記冗長記憶回路に対して、アドレスが昇順でプログラムされ、
アドレスが、昇順に、複数の前記冗長記憶回路に共通に入力され、
一の冗長記憶回路から活性状態の冗長選択信号が出力される前に、前記一の冗長記憶回路よりも、若番の他の冗長記憶回路から活性状態の冗長選択信号が出力されることが正順とされ、
前記一の冗長記憶回路からの冗長選択信号と、前記一の冗長記憶回路よりも若番の前記他の冗長記憶回路から活性状態の冗長選択信号がすでに出力されているか否かを示す情報とを入力し、前記一の冗長記憶回路から活性状態の冗長選択信号が出力されたとき、前記他の冗長記憶回路から未だ活性状態の冗長選択信号が出力されていない場合、逆順状態と判定する判定回路を、少なくとも前記一の冗長記憶回路に対して備えている。

本発明に係る冗長回路において、前記判定回路は、置換判定テストを制御する制御信号と、前記他の冗長記憶回路からの冗長選択信号に基づき、セット、リセットされるＳＲフリップフロップを前記他の冗長記憶回路に対応して備え、前記ＳＲフリップフロップは、少なくとも前記テストモードを制御する制御信号が活性化される前にセットされ、前記制御信号が活性状態とされ、前記他の冗長記憶回路から活性状態の冗長選択信号が出力されると、前記ＳＲフリップフロップの出力はリセットされ、前記一の冗長記憶回路からの冗長選択信号と、前記他の冗長記憶回路に対応した前記ＳＲフリップフロップの出力信号とを入力し、入力した２つの信号がともに活性状態のとき、逆順状態と判定して出力する論理回路を備えている。

本発明に係る冗長回路は、最初に前記判定回路で検出された逆順状態を保持するラッチ回路を備えている。

本発明のさらに他のアスペクトに係る冗長回路は、冗長アドレスによる置換対象のアドレス情報がプログラムされ、入力されたアドレスがプログラムされたアドレス情報と一致したとき、活性状態の冗長選択信号を出力する、第１乃至第ｎ（ただし、ｎは２以上の所定の整数）の冗長記憶回路と、置換判定テストを制御する置換判定イネーブル信号と、前記第１乃至第ｎの冗長記憶回路からの冗長選択信号に基づき、リセット、セットされる、第１乃至第ｎのＳＲフリップフロップを、前記第１乃至第ｎの冗長記憶回路にそれぞれ対応して備えている。前記置換判定イネーブル信号が活性状態になる前に、前記第１乃至第ｎのＳＲフリップフロップの出力は活性状態にセットされ、前記置換判定イネーブル信号が活性状態とされており、前記冗長記憶回路から活性状態の冗長選択信号が出力されると、前記冗長記憶回路に対応する前記ＳＲフリップフロップの出力はリセットされる。第２乃至第ｎの冗長記憶回路にそれぞれ対応して、前記冗長記憶回路からの冗長選択信号と、前段の冗長記憶回路に対応する前記ＳＲフリップフロップの出力とを、第１、第２の入力信号として入力し、入力した前記第１、第２の入力信号がともに活性状態のとき、活性状態の判定信号を出力し、その他の場合、非活性状態の判定信号を出力する、第１乃至第ｎ−１の論理回路を備えている。前記第１乃至第ｎ−１の論理回路からの判定信号を受け、前記判定信号がすべて非活性状態のとき、活性状態の信号を出力し、１つでも活性状態のとき、非活性状態の信号を出力する第ｎの論理回路と、前記第ｎの論理回路の出力と前記置換判定イネーブル信号に基づき、セット、リセットされ、出力を置換判定結果とし、前記置換判定イネーブル信号が活性状態になる前にリセットされ、前記置換判定イネーブル信号が活性状態であり、且つ、前記第ｎの論理回路の出力が非活性状態であるとき、出力が活性状態にセットされる、置換判定ラッチ用のＳＲフリップフロップとを備えている。

本発明のさらに他のアスペクトに係る冗長回路は、冗長アドレスによる置換対象のアドレス情報がプログラムされ、入力されたアドレスがプログラムされたアドレス情報と一致したとき、活性状態の冗長選択信号を出力する、第１乃至第ｎ（ただし、ｎは２以上の所定の整数）の冗長記憶回路と、置換判定テストを制御する置換判定イネーブル信号と、前記第１乃至第ｎの冗長記憶回路からの冗長選択信号に基づき、リセット、セットされる、第１乃至第ｎのＳＲフリップフロップを、前記第１乃至第ｎの冗長記憶回路にそれぞれ対応して備えている。前記置換判定イネーブル信号が非活性状態のとき、前記第１乃至第ｎのＳＲフリップフロップの出力は活性状態にセットされ、前記置換判定イネーブル信号が活性状態とされており、前記冗長記憶回路から活性状態の冗長選択信号が出力されると、前記冗長記憶回路に対応する前記ＳＲフリップフロップの出力はリセットされる。第２乃至第ｎの冗長記憶回路にそれぞれ対応して、前記冗長記憶回路からの冗長選択信号と、前段の冗長記憶回路に対応する前記ＳＲフリップフロップの出力とを第１、第２の入力信号として入力し、入力した前記第１、第２の入力信号がともに活性状態のとき、活性状態の判定信号を出力し、その他の場合、非活性状態の判定信号を出力する、第１乃至第ｎ−１の論理回路を備え、前記第２の冗長記憶回路に対応する前記第１の論理回路の出力を第２の判定信号とし、第ｉの判定信号と、前記第ｉ＋１（だたし、２≦ｉ≦ｎ−１）の冗長記憶回路に対応する第ｉの論理回路の出力との論理和演算をとる、第１乃至第ｎ−２の論理回路を備え、前記第１乃至第ｎ−２の論理回路の出力は、それぞれ第３乃至第ｎの判定信号とされ、前記第ｎの判定信号と前記置換判定イネーブル信号に基づき、セット、リセットされ、出力を置換判定結果とし、前記置換判定イネーブル信号が活性状態となる前に出力がリセットされ、前記置換判定イネーブル信号が活性状態であり、且つ、前記第ｎの判定信号が活性状態であるとき、出力が活性状態にセットされる、置換判定ラッチ用のＳＲフリップフロップを備えている。

本発明に係る冗長回路において、第ｊ（だたし、３≦ｊ≦ｎ）の冗長記憶回路に対して、前記第ｊの冗長記憶回路の冗長選択信号と、前記第ｊ−２の冗長記憶回路に対応するＳＲフリップフロップの出力とを入力し、第１、第２の入力信号として入力し、入力した前記第１、第２の入力信号がともに活性状態の判定信号を出力し、その他の場合、非活性状態の判定信号を出力する、別系統の第１乃至第ｎ−１の論理回路を備え、
前記第３の冗長記憶回路に対応する、前記別系統の第１の論理回路の出力を、別系統の第３の判定信号とし、
別系統の第ｉの判定信号と、前記第ｉ＋１（だたし、３≦ｉ≦ｎ−１）の冗長記憶回路に対応する第ｉの論理回路の出力との論理和演算をとる、別系統の第１乃至第ｎ−３の論理回路を備え、
別系統の前記第１乃至第ｎ−３の論理回路の出力は、それぞれ第４乃至第ｎの判定信号とされ、
前記第ｎの判定信号と前記置換判定イネーブル信号に基づき、セット、リセットされ、出力を置換判定結果とし、前記置換判定イネーブル信号が活性状態となる前に出力がリセットされ、前記置換判定イネーブル信号が活性状態であり、且つ、前記第ｎの判定信号が活性状態であるとき、出力が活性状態にセットされる、第２の置換判定ラッチ用のＳＲフリップフロップをさらに備えた構成としてもよい。

本発明に係る冗長回路において、前記冗長記憶回路は、ヒューズの溶断の有無により２値のビット情報を記録するヒューズＲＯＭを含む。

本発明に係る冗長回路において、前記冗長記憶回路は、冗長置換を行うか否かを制御する冗長イネーブル信号を入力し、前記冗長イネーブル信号が活性状態であり、入力されたアドレスがプログラムされたアドレス情報と一致した場合、前記冗長選択信号を活性化する。

本発明に係る半導体記憶装置は、上記した冗長回路を備えている。前記冗長記憶回路にプログラムされるアドレスは、置換対象のロウアドレス又はカラムアドレスとされる。

本発明のさらに他のアスペクトに係る回路は、入力された信号に基づき、予め定められた順番で活性状態の出力信号をそれぞれ出力する複数の回路に対して、前記複数の回路からの出力信号の出力順に逆転があるか否かを判定する判定回路であって、
逆転の判定を制御する判定イネーブル信号と、前記第１乃至第ｎの回路からの出力信号に基づき、リセット、セットされる、第１乃至第ｎのＳＲフリップフロップを、前記第１乃至第ｎの回路にそれぞれ対応して備え、前記判定イネーブル信号が活性状態になる前に、前記第１乃至第ｎのＳＲフリップフロップの出力は活性状態にセットされ、
前記判定イネーブル信号が活性状態とされており、前記回路から活性状態の出力信号が出力されると、前記回路に対応する前記ＳＲフリップフロップの出力はリセットされる。第２乃至第ｎの回路にそれぞれ対応して、前記回路からの出力信号と、前段の回路に対応する前記ＳＲフリップフロップの出力とを第１、第２の入力信号として入力し、入力した前記第１、第２の入力信号がともに活性状態のとき、活性状態の判定信号を出力し、その他の場合、非活性状態の判定信号を出力する、第１乃至第ｎ−１の論理回路を備え、前記第１乃至第ｎ−１の論理回路からの判定信号を受け、前記判定信号がすべて非活性状態のとき、活性状態の信号を出力し、１つでも活性状態のとき、非活性状態の信号を出力する第ｎの論理回路と、前記第ｎの論理回路の出力と前記判定イネーブル信号に基づき、セット、リセットされ、出力を判定結果とし、前記判定イネーブル信号が活性状態になる前にリセットされ、前記判定イネーブル信号が活性状態であり、且つ、前記第ｎの論理回路の出力が非活性状態であるとき、出力が活性状態にセットされる、ＳＲフリップフロップと、を備えている。

本発明によれば、複数の冗長ＲＯＭ回路が、アドレスに関連して所定の順番でプログラミングされているか否かをチェックすることで、プログラミングエラーを判別可能としている。

本発明は、冗長アドレスで置換されるアドレス（リペアアドレス）をヒューズの溶断の有無によってプログラムしておき、メモリ使用時、アクセスアドレスが、プログラムされたアドレス情報と一致したとき冗長選択信号を出力する冗長記憶回路を、複数の冗長アドレスに対応して複数組備え、例えば複数の冗長記憶回路について、一側から昇順に裁番し、アドレスに関して昇順に冗長置換を順番に行うという条件下で、一の冗長記憶回路よりも若番の冗長記憶回路で冗長選択信号がすでに出力された状態で、前記一の冗長記憶回路から冗長選択信号が出力された場合、これを正順と判定する。一方、一の冗長記憶回路よりも若番の冗長記憶回路で冗長選択信号が出力されていない状態で、前記一の冗長記憶回路から冗長選択信号が出力された場合、これを逆順状態として検出する。

図１を参照すると、本発明の一実施形態の冗長回路は、半導体記憶装置において、メモリアレイにおける複数のロウ又はカラムアドレスがリペアできるように、複数（ｎ個）の冗長ＲＯＭ回路１_１〜１_ｎを備えている。例えば１つの冗長ＲＯＭ回路には１つのリペアアドレス（冗長アドレスによって置換されるアドレス）がプログラム（記録）される。メモリ使用時、外部コマンドにより冗長イネーブル信号が活性化されたとき、入力されたアドレス（ロウ又はカラムアドレス）が、冗長ＲＯＭ回路にプログラムされたアドレス情報に一致したとき（ヒット時）、冗長選択信号をＨＩＧＨとし、冗長ＲＯＭ回路に対応する冗長アドレスが選択される。冗長ＲＯＭ回路にリペア対象のロウアドレスがプログラムされている場合、ヒット時、冗長選択信号に対応する冗長ワード線が活性化される。冗長ＲＯＭ回路にリペア対象のカラムアドレスがプログラムされている場合、ヒット時、冗長選択信号に対応するカラムスイッチがオンされる。

複数の冗長ＲＯＭ回路に複数のアドレスをプログラムする場合、予め定められた規則にしたがったアドレス順で、リペアアドレスを、第１乃至第ｎの冗長ＲＯＭ回路１_１〜１_ｎにプログラムする。特に制限されないが、本実施例では、リペアアドレスを昇順に、第１、第２、・・・第ｎの冗長ＲＯＭ回路の順にセットしていく。したがって、第ｉの冗長ＲＯＭ回路１_ｉにプログラムされたリペアアドレスをＡ_ｉ、第（ｉ＋１）の冗長ＲＯＭ回路１_ｉ＋１にプログラムされたリペアアドレスをＡ_ｉ＋１とした場合、Ａ_ｉ＜Ａ_ｉ＋１である。

本発明において、置換確認テストの実行は、テストモードにエントリしたのち、置換判定イネーブル信号をＨＩＧＨにセットする。置換判定イネーブル信号は、半導体記憶装置内の不図示のコマンドデコーダ及びテスト制御回路により制御される。つづいて、外部（テスト装置等）から、半導体記憶装置にアドレスを入力する。その際、所望の順番、この場合、昇順でリペアアドレスが、各冗長ＲＯＭ回路にセットされているならば、活性化された（例えばＨＩＧＨレベルの）冗長選択信号は、第１の冗長ＲＯＭ回路１_１から、順に、第２の冗長ＲＯＭ回路１_２、…の順で昇順に出力され、ｊ個（ただし、ｊ≦ｎ）の冗長ＲＯＭ回路を使用している場合、最後にｊ番目の冗長ＲＯＭ回路１_ｊから、ＨＩＧＨレベルの冗長選択信号ｊが出力される。ｎ個の冗長ＲＯＭ回路をすべて使用している場合、最後に第ｎの冗長ＲＯＭ回路１_ｎから冗長選択信号ｎが出力される。

図１に示す冗長回路において、第１の冗長ＲＯＭ回路１_１から、順に、第２の冗長ＲＯＭ回路１_２、・・・、第ｊ（ただし、ｊ≦ｎ）の冗長ＲＯＭ回路１_ｊの順で冗長選択信号がＨＩＧＨになる場合、置換判定出力は非活性化状態（ＬＯＷレベル）に維持される。特に制限されないが、置換判定出力は、正順に正しく置換されている場合、ＬＯＷとされる（逆順で置換されている場合、ＨＩＧＨとされる）。置換判定出力が非活性化状態の場合、一応、プログラミングエラー（レーザカット時のヒューズの溶断のエラー）はないものと判定される。

一方、複数の冗長ＲＯＭ回路に対して、所望の順番通り、リペアアドレスがプログラミングされていない場合、第１の冗長ＲＯＭ回路１_１、第２の冗長ＲＯＭ回路１_２、・・・、第ｊ（ただし、ｊ≦ｎ）の冗長ＲＯＭ回路１_ｊの順で、順次、ＨＩＧＨの冗長選択信号が出力されるという順番がくずれる。例えば、第ｉ＋１の冗長ＲＯＭ回路１_ｉ＋１よりも１つ若番の第ｉの冗長記憶回路１_ｉからＨＩＧＨの冗長選択信号が未だ出力されていない状態で、第ｉ＋１の冗長ＲＯＭ回路１_ｉ＋１からＨＩＧＨの冗長選択信号が出力された場合、これを検出して判定信号を活性化し、この時点で、置換判定出力は、活性化状態（ＨＩＧＨレベル）にセットされ、保持される。この場合、冗長ＲＯＭ回路にプログラムされたアドレスに、逆順が生じており、プログラミング・エラーと判定される。

置換判定出力を半導体記憶装置（デバイス）の外部に読み出すことで、半導体記憶装置における冗長ＲＯＭ回路に、所望の通り、リペアアドレスがプログラミングされているか否かを知ることができる。なお、本実施形態においては、所望の順序で、リペアアドレスがプログラムされていないケースの全てに対して、置換判定出力がＨＩＧＨになるわけではない。しかしながら、レーザカット時のアドレスのプログラムエラーの発生確率（頻度）等の観点から、本発明による逆順の検出機能は、実用上、置換率の経時変化、製品の機種依存等の評価には、十分有効である。以下、実施例に即して説明する。

図１は、本発明の一実施例の構成を示す図である。図１を参照すると、本実施例の冗長回路は、アドレス信号と冗長イネーブル信号を共通に入力する、第１乃至第ｎの冗長ＲＯＭ回路１_１〜１_ｎ（ｎは２以上の所定の整数）を備えている。各冗長ＲＯＭ回路は、プログラムされるアドレスのビット数分のヒューズ（不図示）を備え、さらに、冗長イネーブル信号が活性化されているとき、入力されたアドレス信号とプログラムされたアドレス情報とが各ビット単位で一致しているか否か（ヒットの有無）を判定する回路（不図示）を備え、判定結果を冗長判定信号として出力する。特に制限されないが、本実施例では、冗長イネーブル信号がＨＩＧＨレベルのとき、入力アドレス信号がプログラムされたアドレス情報と一致している場合（ヒット時）、冗長判定信号はＨＩＧＨとされる。

第１の冗長ＲＯＭ回路１_１からの冗長選択信号１は、２入力のＮＯＲ回路２_１１と２入力のＮＯＲ回路２_１２からなる第１のＳＲフリップフロップ（「ＳＲラッチ」ともいう）のリセット端子（ＮＯＲ回路２_１１の一の入力端子）に入力される。置換判定テストモードを制御する置換判定イネーブル信号をインバータ６_１で反転した信号は、第１のＳＲフリップフロップのセット端子（ＮＯＲ回路２_１２の一の入力端子）に入力される。ＮＯＲ回路２_１１の出力端子は、ＮＯＲ回路２_１２の他の入力端子に接続され、ＮＯＲ回路２_１２の出力端子は、ＮＯＲ回路２_１１の他の入力端子に接続されている。

第１のＳＲフリップフロップのセット端子（２入力ＮＯＲ回路２_１２の一の入力端子）がＨＩＧＨレベル（置換判定イネーブル信号がＬＯＷレベル）、リセット端子（２入力ＮＯＲ回路２_１１の一の入力端子）がＬＯＷレベル（冗長選択信号１がＬＯＷレベル）のとき、第１のＳＲフリップフロップの出力（ＮＯＲ回路２_１１の出力）はＨＩＧＨレベルとされる。

第１のＳＲフリップフロップのリセット端子（２入力ＮＯＲ回路２_１１の一の入力端子）がＨＩＧＨレベル（冗長選択信号１がＨＩＧＨレベル）、第１のＳＲフリップフロップのセット端子（２入力ＮＯＲ回路２_１２の一の入力端子）がＬＯＷレベル（置換判定イネーブル信号がＨＩＧＨレベル）のとき、第１のＳＲフリップフロップの出力（ＮＯＲ回路２_１１の出力）はＬＯＷレベルとされる。

第１のＳＲフリップフロップのセット端子とリセット端子がともにＬＯＷレベルの場合、第１のＳＲフリップフロップの出力は現状の値を維持する。第１のＳＲフリップフロップのセット端子とリセット端子がともにＨＩＧＨレベルは禁止される。

第２の冗長ＲＯＭ回路１_２からの冗長選択信号２は、２入力のＮＯＲ回路２_２１と２入力のＮＯＲ回路２_２２からなる第２のＳＲフリップフロップのリセット端子（２入力ＮＯＲ回路２_２１の一の入力端子）に入力される。置換判定イネーブル信号をインバータ６_１で反転した信号は、第２のＳＲフリップフロップのセット端子（２入力ＮＯＲ回路２_２２の一の入力端子）に入力され、ＮＯＲ回路２_２１の出力端子は、ＮＯＲ回路２_２２の他の入力端子に接続され、ＮＯＲ回路２_２２の出力端子は、ＮＯＲ回路２_２１の他の入力端子に接続されている。

第１のＳＲフリップフロップの出力（ＮＯＲ回路２_１１の出力）と、第２の冗長ＲＯＭ回路からの冗長選択信号２とは、２入力のＡＮＤ回路３_１に入力される。ＡＮＤ回路３_１の出力は判定信号２として出力される。

第２のＳＲフリップフロップのセット端子（２入力ＮＯＲ回路２_２２の一の入力端子）がＨＩＧＨレベル（置換判定イネーブル信号がＬＯＷレベル）、リセット端子（２入力ＮＯＲ回路２_２１の一の入力端子）がＬＯＷレベル（冗長選択信号２がＬＯＷレベル）のとき、第２のＳＲフリップフロップの出力（ＮＯＲ回路２_２１の出力）はＨＩＧＨレベルとされる。

第２のＳＲフリップフロップのリセット端子（２入力ＮＯＲ回路２_２１の一の入力端子）がＨＩＧＨレベル（冗長選択信号２がＨＩＧＨレベル）、セット端子（２入力ＮＯＲ回路２_２２の一の入力端子）がＬＯＷレベル（置換判定イネーブル信号がＨＩＧＨレベル）のとき、第２のＳＲフリップフロップの出力（ＮＯＲ回路２_２１の出力）はＬＯＷレベルにリセットされる。第２のＳＲフリップフロップのセット端子とリセット端子がともにＬＯＷレベルの場合、第２のＳＲフリップフロップの出力は前の状態を保持する。第２のＳＲフリップフロップのセット端子とリセット端子がともにＨＩＧＨレベルは禁止される。

第３の冗長ＲＯＭ回路からの冗長選択信号３は、２入力のＮＯＲ回路２_３１と２入力のＮＯＲ回路２_３２からなる第３のＳＲフリップフロップのリセット端子（２入力ＮＯＲ回路２_３１の一の入力端子）に入力される。置換判定イネーブル信号をインバータ６_１で反転した信号は、第３のＳＲフリップフロップのセット端子（２入力ＮＯＲ回路２_３２の一の入力端子）に入力され、ＮＯＲ回路２_３１の出力端子は、ＮＯＲ回路２_３２の他の入力端子に接続され、ＮＯＲ回路２_３２の出力端子は、ＮＯＲ回路２_３１の他の入力端子に接続されている。

第２のＳＲフリップフロップの出力（ＮＯＲ回路２_２１の出力）と、第３の冗長ＲＯＭ回路からの冗長選択信号２とは、２入力のＡＮＤ回路３_２に入力される。ＡＮＤ回路３_２の出力は判定信号３として出力される。

第３のＳＲフリップフロップのセット端子（２入力ＮＯＲ回路２_３２の一の入力端子）がＨＩＧＨレベル（置換判定イネーブル信号がＬＯＷレベル）、リセット端子（２入力ＮＯＲ回路２_３１の一の入力端子）がＬＯＷレベル（冗長選択信号３がＬＯＷレベル）のとき、第２のＳＲフリップフロップの出力（ＮＯＲ回路２_３１の出力）はＨＩＧＨレベルとされる。

第２のＳＲフリップフロップのリセット端子（２入力ＮＯＲ回路２_３１の一の入力端子）がＨＩＧＨレベル（冗長選択信号３がＨＩＧＨレベル）、セット端子（２入力ＮＯＲ回路２_３２の一の入力端子）がＬＯＷレベル（置換判定イネーブル信号がＨＩＧＨレベル）のとき、第３のＳＲフリップフロップの出力（ＮＯＲ回路２_３１の出力）はＬＯＷレベルにリセットされる。第３のＳＲフリップフロップのセット端子とリセット端子がともにＬＯＷレベルの場合、第３のＳＲフリップフロップの出力は前の状態を保持する。第３のＳＲフリップフロップのセット端子とリセット端子がともにＨＩＧＨレベルは禁止される。不図示の他の冗長ＲＯＭ回路に対応して設けられたＳＲフリップフロップも同様の構成とされる。

同様にして、第ｎ−１の冗長ＲＯＭ回路（不図示）に対応したＳＲフリップフロップの出力と、第ｎの冗長ＲＯＭ回路１_ｎからの冗長選択信号ｎは、２入力のＡＮＤ回路３_ｎ−１に入力される。ＡＮＤ回路３_ｎ−１の出力は判定信号ｎとして出力される。

ＡＮＤ回路３_１〜ＡＮＤ回路３_ｎ−１のそれぞれの出力である判定信号２〜判定信号ｎは、ｎ−１入力のＮＯＲ回路４に入力され、ｎ−１入力のＮＯＲ回路４の出力は、２入力のＮＡＮＤ回路５_１１、５_１２からなるＳＲフリップフロップ７のセット端子（ＮＡＮＤ回路５_１１の一の入力端子）に入力される。置換判定イネーブル信号（置換判定イネーブル信号の反転信号をインバータ６_２で再度反転した信号）は、ＳＲフリップフロップ７のリセット端子（ＮＡＮＤ回路５_１２の一の入力端子）に入力される。

ＳＲフリップフロップ７のリセット端子（ＮＡＮＤ回路５_１２の一の入力端子）にＬＯＷレベルが入力され、ＳＲフリップフロップ７のセット端子（ＮＡＮＤ回路５_１１の一の入力端子）にＨＩＧＨレベルが入力されると（ＮＯＲ回路４の出力がＨＩＧＨのとき）、ＳＲフリップフロップ７の出力である置換判定出力（ＮＡＮＤ回路５_１１の出力）は、ＬＯＷレベルにリセットされる。

ＳＲフリップフロップ７のセット端子（ＮＡＮＤ回路５_１１の一の入力端子）にＬＯＷレベルが入力され、ＳＲフリップフロップ７のリセット端子（ＮＡＮＤ回路５_１２の一の入力端子）にＨＩＧＨレベルが入力されると、ＳＲフリップフロップ７の出力である置換判定出力（ＮＡＮＤ回路５_１１の出力）は、ＨＩＧＨレベルにセットされる。ＳＲフリップフロップ７のリセット端子とリセット端子にＨＩＧＨレベルが入力されると、出力は前の状態を保つ。ＳＲフリップフロップ７のセット端子とリセット端子がともＬＯＷレベルは禁止される。

図１の回路において、置換判定テスト前の置換判定イネーブル信号がＬＯＷレベルのとき、第１乃至第ｎ−１の冗長ＲＯＭ回路１_１〜１_ｎにそれぞれ対応する第１乃至第ｎ−１のＳＲフリップフロップの出力はＨＩＧＨレベルにセットされる。

第１乃至第ｎ−１の冗長ＲＯＭ回路１_１〜１_ｎからの冗長選択信号１〜冗長選択信号ｎがＬＯＷレベルであるため、ＡＮＤ回路３_１〜３_ｎ−１の出力は全てＬＯＷレベルであり、このため、ＮＯＲ回路４の出力はＨＩＧＨレベルであり、置換判定出力はＬＯＷレベルとされる。

置換判定テストモード時に、置換判定イネーブル信号がＬＯＷからＨＩＧＨレベルにセットされ、外部からアドレスが順番に入力され、ＮＯＲ回路４の出力がＨＩＧＨレベルである場合（すなわち、冗長選択信号１〜冗長選択信ｎが、昇順に活性化されている場合、置換判定出力は、ＬＯＷレベルのままとされる。

一方、冗長選択信号１〜冗長選択信号ｎの間で、入力アドレス情報と冗長イネーブル信号に応答して、冗長選択信号ｉ＋１が冗長選択信号ｉよりも先にＨＩＧＨレベルになると、第ｉの冗長ＲＯＭ回路１_ｉに対応するＳＲフリップフロップの出力がＨＩＧＨレベルにセットされたままである。すなわち、第ｉの冗長ＲＯＭ回路１_ｉに対応するＳＲフリップフロップのリセット端子に入力される冗長選択信号ｉはこの時点でＬＯＷレベルであり、第ｉの冗長ＲＯＭ回路１_ｉに対応するＳＲフリップフロップの出力は前の状態を維持する。第ｉ＋１の冗長ＲＯＭ回路１_ｉ＋１に対応するＡＮＤ回路３_ｉは、ＨＩＧＨレベルの冗長選択信号ｉ＋１と前段のＳＲフリップフロップのＨＩＧＨレベル出力を受け、その出力はＨＩＧＨレベルとなり、この時点で、ＮＯＲ回路４の出力はＨＩＧＨからＬＯＷとなり、この遷移に応答して、ＳＲフリップフロップ７の出力（置換判定出力）をＨＩＧＨにセットする。以下、具体的な動作例に即して説明する。

図２は、図１の回路の正常時の動作の一例を示すタイミング図であり、第１乃至第ｎの冗長ＲＯＭ回路１_１〜１_ｎの間で、リペアアドレスのプログラミングの順番が正順である場合の動作例を示している。すなわち、第１、第２、・・・至第ｎの冗長ＲＯＭ回路１_１、１_２、・・・１_ｎにそれぞれプログラムされたアドレスＡ１、Ａ２、・・・Ａｎの大小関係は、Ａ１＜Ａ２＜・・・＜Ａｎと昇順とされている。

置換判定イネーブル信号がＬＯＷのとき、インバータ６_１の出力はＨＩＧＨとなり、第１の冗長ＲＯＭ回路１_１に対応する第１のＳＲフリップフロップの出力（ＮＯＲ回路２_１１の出力）はＨＩＧＨとなり、第２の冗長ＲＯＭ回路１_２に対応する第２のＳＲフリップフロップ（ＮＯＲ回路２_２１の出力）の出力もＨＩＧＨとなり、以降、同様に、第ｎ−１の冗長ＲＯＭ回路１_ｎ−１に対応する第ｎ−１のＳＲフリップフロップの出力もＨＩＧＨとなる。また、置換判定イネーブル信号がＬＯＷのとき、ＳＲフリップフロップ７の出力はＬＯＷにリセットされる。

置換判定イネーブル信号がＨＩＧＨとなると、インバータの出力６_１はＬＯＷとなり、第１の冗長ＲＯＭ回路１_１に対応する第１のＳＲフリップフロップの出力（ＮＯＲ回路２_１１の出力）はＨＩＧＨのままである。第２乃至第ｎ−１の冗長ＲＯＭ回路にそれぞれ対応する第２乃至第ｎ−１のＳＲフリップフロップの出力もＨＩＧＨのままである。

置換判定イネーブル信号がＨＩＧＨの場合、冗長選択信号１〜ｎがＬＯＷのとき、ＡＮＤ回路３_１〜ＡＮＤ回路３_ｎ−１はＬＯＷレベルであり、ｎ−１入力のＮＯＲ回路４の出力はＨＩＧＨであり、ＳＲフリップフロップ７の出力はＬＯＷを維持する。

冗長イネーブル信号（パルス信号）がＨＩＧＨで、入力アドレス信号が第１の冗長ＲＯＭ回路１_１（ＲＯＭ回路１）にプログラムされたアドレスと一致した場合（図２のアドレス信号の「ＲＯＭ回路１ ＨＩＴ」参照）、冗長選択信号１がＨＩＧＨとなり、第１のＳＲフリップフロップの出力（ＮＯＲ回路２_１１の出力）はＬＯＷにリセットされる。一方、冗長選択信号１がＬＯＷの場合には、第１のＳＲフリップフロップの出力（ＮＯＲ回路２_１１の出力）はＨＩＧＨのままである。

冗長イネーブル信号（パルス信号）がＨＩＧＨで、入力アドレス信号が第２の冗長ＲＯＭ回路１_２（ＲＯＭ回路２）にプログラムされたアドレスと一致した場合（図２のアドレス信号の「ＲＯＭ回路２ ＨＩＴ」参照）、冗長選択信号２がＨＩＧＨとなり、第１のＳＲフリップフロップの出力（ＮＯＲ回路２_１１の出力）はＬＯＷであることから、ＡＮＤ回路３_１の出力である判定信号２はＬＯＷレベルであり、ｎ−１入力のＮＯＲ回路４の出力はＨＩＧＨのままである。

図２の例では、以下同様にして、冗長イネーブル信号（パルス信号）がＨＩＧＨで、入力アドレス信号が第ｎの冗長ＲＯＭ回路１_ｎ（ＲＯＭ回路ｎ）にプログラムされたアドレスと一致した場合（図２のアドレス信号の「ＲＯＭ回路ｎ ＨＩＴ」参照）、冗長選択信号ｎがＨＩＧＨとなり、その前に冗長選択信号ｎ−１がＨＩＧＨとなっており、第ｎ−１のＳＲフリップフロップの出力はＬＯＷであることから、ＡＮＤ回路３_ｎの出力である判定信号ｎはＬＯＷレベルであり、ｎ−１入力のＮＯＲ回路４の出力はＨＩＧＨのままである。なお、図２のタイミング図では、冗長イネーブル信号（パルス）のＨＩＧＨの期間と、ヒットした冗長ＲＯＭ回路の冗長選択信号のＨＩＧＨの期間とが互いにタイミング上一致した波形として示されているが、本発明はかかる構成にのみ限定されるものでなく、冗長選択信号のパルス（ワンショットパルス）は１つのサイクル内に収まればよい。他のタイミング図についても同様である。

図３は、図１の回路において、順番が逆転した場合の動作例を示す図であり、第２の冗長ＲＯＭ回路１_２と第３の冗長ＲＯＭ回路１_３の間で、リペアアドレスが逆順である場合の動作例を示している。第２、第３の冗長ＲＯＭ回路１_２、１_３にプログラムされたアドレスＡ２、Ａ３の大小関係が、本来、Ａ２＜Ａ３であるべきところ、レーザカットのエラー等により、Ａ２＞Ａ３となっている場合である。

図２と同様、置換判定イネーブル信号がＬＯＷの場合、ＳＲフリップフロップ７の出力はＬＯＷにリセットされる。置換判定イネーブル信号がＨＩＧＨの場合、冗長選択信号１〜ｎがＬＯＷのとき、ＡＮＤ回路３_１〜ＡＮＤ回路３_ｎ−１の出力である判定信号２〜判定信号ｎはいずれもＬＯＷレベルであり、ｎ−１入力のＮＯＲ回路４の出力はＨＩＧＨであり、ＳＲフリップフロップ７の出力はＬＯＷである。

冗長イネーブル信号（パルス信号）がＨＩＧＨで、入力アドレス信号が第１の冗長ＲＯＭ回路１_１（ＲＯＭ回路１）にプログラムされたアドレスと一致した場合（図３のアドレス信号の「ＲＯＭ回路１ ＨＩＴ」参照）、冗長選択信号１がＨＩＧＨとなり、第１のＳＲフリップフロップの出力（ＮＯＲ回路２_１１の出力）はＬＯＷにリセットされる。一方、冗長選択信号１がＬＯＷの場合には、第１のＳＲフリップフロップの出力（ＮＯＲ回路２_１１の出力）はＨＩＧＨのままである。

つづいて、冗長イネーブル信号（パルス信号）がＨＩＧＨで、入力アドレス信号が第３の冗長ＲＯＭ回路１_３（ＲＯＭ回路３）にプログラムされたアドレスと一致した場合（図３の「ＲＯＭ回路３ ＨＩＴ」参照）、冗長選択信号３がＨＩＧＨとなり、このとき、第２の冗長ＲＯＭ回路１_２（ＲＯＭ回路２）に対応する第２のＳＲフリップフロップの出力（ＮＯＲ回路２_２１の出力）はＨＩＧＨであることから、ＡＮＤ回路３_２の出力である判定信号３がＨＩＧＨとなり（判定信号３は、冗長イネーブル信号がＨＩＧＨ期間中、ＨＩＧＨ）、これを受けて、ｎ−１入力のＮＯＲ回路４の出力はＬＯＷレベルとなり、ＳＲフリップフロップ７の出力である置換判定出力はＨＩＧＨにセットされる。

つづいて、冗長イネーブル信号（パルス信号）がＨＩＧＨで、入力アドレス信号が、第２の冗長ＲＯＭ回路１_２（ＲＯＭ回路２）にプログラムされたアドレスと一致したとき（図３のアドレス信号の「ＲＯＭ回路２ ＨＩＴ」参照）、冗長選択信号２がＨＩＧＨとなり、このとき、前段の第１の冗長ＲＯＭ回路１_１（ＲＯＭ回路１）に対応する第１のＳＲフリップフロップの出力（ＮＯＲ回路２_１１の出力）はＬＯＷであることから、ＡＮＤ回路３_１の出力である判定信号２はＬＯＷである。また、第２の冗長ＲＯＭ回路１_２（ＲＯＭ回路２）からの冗長選択信号２がＨＩＧＨを受けて、第２のＳＲフリップフロップの出力（ＮＯＲ回路２_２１の出力）はＬＯＷとなり、ＡＮＤ回路３_３の出力である判定信号３はＬＯＷである。ｎ−１入力のＮＯＲ回路４に入力される判定信号１〜判定信号ｎは全てＬＯＷであるため、ｎ−１入力のＮＯＲ回路４の出力はＨＩＧＨであり、置換判定イネーブル信号がＨＩＧＨであることから、ＳＲフリップフロップ７の出力である置換判定出力はＨＩＧＨをそのまま維持する。すなわち、冗長イネーブル信号（パルス信号）がＨＩＧＨで、入力アドレス信号が、第ｎの冗長ＲＯＭ回路１_ｎ（ＲＯＭ回路ｎ）にプログラムされたアドレスと一致し（図３のアドレス信号の「ＲＯＭ回路ｎ ＨＩＴ」参照）、冗長選択信号ｎがＨＩＧＨとなり、そのあと、置換判定イネーブル信号がＬＯＷとされるまで、ＳＲフリップフロップ７は、置換判定出力はＨＩＧＨをそのまま維持する。

このように、第１乃至第ｎの冗長ＲＯＭ回路１_１〜１_ｎに入力するアドレスを昇順にスキャンしていく過程で、第２の冗長ＲＯＭ回路１_２の冗長選択信号２がＨＩＧＨになる前に、第３の冗長ＲＯＭ回路１_３の冗長選択信号３がＨＩＧＨになっており、この時点で、置換判定出力がＬＯＷからＨＩＧＨに変化し、ＳＲフリップフロップ７がリセットされるまでＨＩＧＨを保つ。なお、ＳＲフリップフロップ７は、置換判定イネーブル信号がＬＯＷでリセットされる。

なお、本実施例では、第１乃至第ｎの冗長ＲＯＭ回路１_１〜１_ｎ間において、リペアアドレスの大小関係が正順に保持されているかを判定している。しかし、第ｉの冗長ＲＯＭ回路１_ｉに本来プログラミングされるべきリペアアドレスＡ_ｉが、実際には、Ａ_ｉ’とプログラミングされており、Ａ_ｉ’（ただし、Ａ_ｉ＜Ａ_ｉ’又は、Ａ_ｉ’＜Ａ_ｉ）が、１つ隣の第ｉ＋１の冗長ＲＯＭ回路１_ｉ＋１にプログラミングされたリペアアドレスＡ_ｉ＋１に対して、Ａ_ｉ’≦Ａ_ｉ＋１の関係にある場合、プログラミングエラーを検出できない。また、第ｉ−１の冗長ＲＯＭ回路１_ｉ−１にプログラミングされたリペアアドレスＡ_ｉ−１に対して、Ａ_ｉ−１≦Ａ_ｉ’＜Ａ_ｉの関係にある場合にも、プログラミングエラーを検出できない。例えばリペアアドレスのＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）のプログラミングエラーの場合、アドレスのプログラミングエラーによる逆順は生じない。第ｉの冗長ＲＯＭ回路１_ｉと第ｉ＋１の冗長ＲＯＭ回路１_ｉ＋１がともにあやまってＡ_ｉ’とＡ_ｉ＋１’にプログラミングされており、この場合、Ａ_ｉ’＜Ａ_ｉ＋１’であれば、逆順は生じないため、プログラミングエラーを判定できない。さらに、第１の冗長ＲＯＭ回路１_１に本来プログラミングされるべきリペアアドレスＡ_１が、実際には、Ａ_１’（Ａ_１’＜Ａ_１；例えばアドレスのビットに対応するヒューズの切り残しで生じる）とプログラミングされている場合や、第ｎの冗長ＲＯＭ回路１_ｎに本来プログラミングされるべきリペアアドレスＡ_ｎが、実際には、Ａ_ｎ’（Ａ_ｎ＜Ａ_ｎ’；例えばアドレスのビットに対応するヒューズの切り過ぎで生じる）とプログラミングされている場合にも、逆順は生じないため、プログラミングエラーを検出できない。レーザカットエラーは、レーザパワーの過剰／不足、スペット径、位置決め精度等、レーザ装置側の調整と、半導体記憶装置内のヒューズ回路の材料特性（例えば融点）、構造（ヒューズの上の絶縁膜等の構成）、ヒューズ回路のサイズ等にも関連しており、エラーの発生確率は相対的に低く、端部の第１の冗長ＲＯＭ回路１_１にのみ切り残し（Ａ_１’＜Ａ_１）が発生するか、第ｎの冗長ＲＯＭ回路１_ｎにのみ切り過ぎ（Ａ_ｎ＜Ａ_ｎ’）が生じ、他は正常というケースは、さらに稀となる。したがって、本発明は、簡易な回路構成でありながら（冗長ＲＯＭ回路にプログラムされたアドレスの外部への読み出し等をしなくてもよい）、実用上、置換率の経時変化、製品の機種依存等の評価には、十分有効である。

図４は、本発明の第２の実施例の構成を示す図である。図４を参照すると、本実施例は、図１のｎ−１入力のＮＯＲ回路４を、縦続形態に接続されたｎ−２個の２入力ＯＲ回路４_１〜４_ｎ−２で構成したものであり、ＳＲフリップフロップ７へのセット入力は、最終段の２入力ＯＲ回路４_ｎ−２の出力である判定信号ｎの反転論理が用いられている。置換判定イネーブル信号がＨＩＧＨであり、ＳＲフリップフロップ７の出力がＬＯＷ状態にあるとき、２入力ＯＲ回路４_ｎ−２の出力である判定信号ｎがＨＩＧＨとなると、ＳＲフリップフロップ７の出力はセットされる。縦続形態に接続されたｎ−２個の２入力ＯＲ回路４_１〜４_ｎ−２のうち最初にＨＩＧＨとなった段の２入力ＯＲ回路の出力（ＨＩＧＨ）が、そのまま、最終段の２入力ＯＲ回路４_ｎ−２の出力である判定信号ｎに伝達され、ＳＲフリップフロップ７をセット状態としてラッチする構成とされている。

より詳細には、各２入力ＯＲ回路は、該ＯＲ回路に対応する一の冗長ＲＯＭ回路の前段に位置する冗長ＲＯＭ回路のＡＮＤ回路の出力（判定信号）と、一の冗長ＲＯＭ回路に対応するＡＮＤ回路の出力のＯＲ演算結果を判定信号として、次段の２入力ＯＲ回路に出力する。第ｎの冗長ＲＯＭ回路１_ｎに対応する最終段の２入力ＯＲ回路４_ｎ−２は、前段のＯＲ回路からの判定信号の第ｎの冗長ＲＯＭ回路１ｎに対応するＡＮＤ回路３_ｎ−１の出力のＯＲ演算結果を判定信号ｎとして、ＳＲフリップフロップ７のセット端子に出力する。縦続接続された２入力ＯＲ回路は、実質的に図１に示したｎ−１入力のＮＯＲ回路４と実質的に同一である。図４において、他の構成は、図１と同様である。

図５は、図４の回路の正常時の動作の一例を示すタイミング図であり、第１乃至第ｎの冗長ＲＯＭ回路１_１〜１_ｎの間で、リペアアドレスのプログラミングの順番が昇順（正順）である場合の例を示している。この場合、図４の判定信号２、判定信号３、・・・、判定信号ｎがすべてＬＯＷであり、図２の動作と基本的に同じである。すなわち、置換判定イネーブル信号がＬＯＷの場合、ＳＲフリップフロップ７の出力はＬＯＷにリセットされる。置換判定イネーブル信号がＨＩＧＨの場合、冗長選択信号１〜ｎがＬＯＷのとき、ＡＮＤ回路３_１〜ＡＮＤ回路３_ｎ−１の出力である判定信号２〜判定信号ｎは全てＬＯＷレベルであり、ＳＲフリップフロップ７の出力である置換判定出力はＬＯＷとされる。

冗長イネーブル信号（パルス信号）がＨＩＧＨで、入力アドレス信号が、第１の冗長ＲＯＭ回路１_１（ＲＯＭ回路１）のアドレスと一致した場合（図５のアドレス信号の「ＲＯＭ回路１ ＨＩＴ」参照）、第１の冗長ＲＯＭ回路１_１の冗長選択信号１がＨＩＧＨとなり、第１の冗長ＲＯＭ回路１_１に対応する第２のＳＲフリップフロップの出力（ＮＯＲ回路２_１１の出力）はリセットされ、ＡＮＤ回路３_１の出力である判定信号２は冗長選択信号２の値にかかわらずＬＯＷとされる。

冗長イネーブル信号（パルス信号）がＨＩＧＨで、入力アドレス信号が、第２の冗長ＲＯＭ回路１_２（ＲＯＭ回路２）のアドレスと一致した場合（図５のアドレス信号の「ＲＯＭ回路２ ＨＩＴ」参照）、第２の冗長ＲＯＭ回路１_２の冗長選択信号２がＨＩＧＨとなり、第２のＳＲフリップフロップの出力（ＮＯＲ回路２_２１の出力）はリセットされる。したがって、この条件のもとで、次に第３の冗長ＲＯＭ回路１_３の冗長選択信号３がＨＩＧＨとなると、ＡＮＤ回路３_２の出力である判定信号２はＬＯＷレベルのままであり、ＯＲ回路４_１の出力である判定信号３もＬＯＷのままである。すなわち第１乃至第ｎの冗長ＲＯＭ回路１_１〜１_ｎにプログラムされたアドレスの順番が昇順であれば、ＳＲフリップフロップ７の出力である置換判定出力はＬＯＷを保持する。

図６は、図４の回路において、順番が逆転した場合の動作例を示す図であり、第２と第３の冗長ＲＯＭ回路１_２と１_３の間で、プログラムされたアドレスの大小が逆順である場合の例を示している。図５と同様、置換判定イネーブル信号がＬＯＷの場合、ＳＲフリップフロップ７の出力はＬＯＷにリセットされる。置換判定イネーブル信号がＨＩＧＨの場合、冗長選択信号１〜ｎがＬＯＷのとき、ＡＮＤ回路３_１〜ＡＮＤ回路３_ｎ−１の出力はＬＯＷレベルであり、判定信号１〜判定信号ｎはＬＯＷレベルであり、ＳＲフリップフロップ７の出力はＬＯＷを維持する。

冗長イネーブル信号（パルス信号）がＨＩＧＨで、入力アドレス信号が、第１の冗長ＲＯＭ回路１_１（ＲＯＭ回路１）のアドレスと一致した場合（図６のアドレス信号の「ＲＯＭ回路１ ＨＩＴ」参照）、冗長選択信号１がＨＩＧＨとなり、第１のＳＲフリップフロップの出力（ＮＯＲ回路２_１１の出力）はＬＯＷにリセットされる。

冗長イネーブル信号（パルス信号）がＨＩＧＨで、入力アドレス信号が、第３の冗長ＲＯＭ回路１_３（ＲＯＭ回路３）にプログラムされたアドレスと一致すると（図３のアドレス信号の「ＲＯＭ回路３ ＨＩＴ」参照）、冗長選択信号３がＨＩＧＨとなり、このとき、第２のＳＲフリップフロップの出力（ＮＯＲ回路２_２１の出力）はＨＩＧＨであることから（いまだリセットされていない）、ＡＮＤ回路３_２の出力である判定信号３がＨＩＧＨとなる（冗長イネーブル信号がＨＩＧＨ期間中ＨＩＧＨ）。判定信号３のＨＩＧＨは、縦続接続されたＯＲ回路を伝播し、最終段のＯＲ回路４_ｎ−２の出力である判定信号ｎがＨＩＧＨとなり（判定信号ｎは、冗長イネーブル信号のＨＩＧＨ期間中、ＨＩＧＨとなる）、これを受けて、ＳＲフリップフロップ７の出力である置換判定出力はＨＩＧＨにセットされる。すなわち、リペアアドレスの逆順（順序の逆転）が検出される。

図７は、本発明の第３の実施例の構成を示す図である。図４の回路構成に、第２の置換判定出力２を生成する回路が追加されている。本実施例は、ある冗長ＲＯＭ回路でヒットした場合、その１つ前の冗長ＲＯＭ回路ですでにヒットしているか否をチェックするだけでなく、２つ前の冗長ＲＯＭ回路ですでにヒットしているか否かをチェックし、２つ前の冗長ＲＯＭ回路でヒットしていない場合に、逆順と判定し、別系統の置換判定出力２として出力する回路を備えている。

図７において、ＡＮＤ回路３_２１、３_３１、ＯＲ回路４ _３１、ＡＮＤ回路３_ｎ−１、ＯＲ回路４_ｎ−１、ＮＡＮＤ回路５_１１、５_１２は、それぞれ、図４のＡＮＤ回路３_１、３_２、ＯＲ回路４_１、ＡＮＤ回路３_ｎ−１、ＯＲ回路４_ｎ−２、ＮＡＮＤ回路５_１１、５_１２に対応する。ＮＡＮＤ回路５_１１、５_１２はＳＲフリップフロップ７_１（図４の７に対応）を構成する。

第１の冗長ＲＯＭ回路１_１に対応する第１のＳＲフリップフロップの出力（ＮＯＲ回路２_１１の出力）と第３の冗長ＲＯＭ回路１_３から出力される冗長選択信号３とを入力する２入力ＡＮＤ回路３_３２と、第２の冗長ＲＯＭ回路１_２に対応する第２のＳＲフリップフロップの出力（ＮＯＲ回路２_２１の出力）と第４の冗長ＲＯＭ回路１_４から出力される冗長選択信号４を入力する２入力ＡＮＤ回路３_４２と、ＡＮＤ回路３_３２の出力である判定信号３２とＡＮＤ回路３_４２の出力を入力する２入力ＯＲ回路４_４２を備え、ＯＲ回路４_４２の出力は判定信号４２とされる。この判定信号４２は、第３の冗長ＲＯＭ回路１_３に対応する第３のＳＲフリップフロップの出力（ＮＯＲ回路２_３１の出力）と第５の冗長ＲＯＭ回路１_５から出力される冗長選択信号５を入力する２入力ＡＮＤ回路（不図示）の出力とともに、２入力ＯＲ回路４_４２の次段の２入力ＯＲ回路（不図示）に入力される。以下同様にして、第ｎ−１の冗長ＲＯＭ回路１_ｎ−１（不図示）に対応するＯＲ回路（不図示）の出力は判定信号_{（ｎ−１）２}として、第ｎ−２の冗長ＲＯＭ回路のＳＲフリップフロップ（不図示）の出力と第ｎの冗長ＲＯＭ回路１_ｎの冗長選択信号ｎを入力する２入力ＡＮＤ回路３_ｎ−２の出力とともに、２入力ＯＲ回路４_ｎ−２に入力され、２入力ＯＲ回路４_ｎ−２の出力は、ＮＡＮＤ回路５_２１、５_２２からなるＳＲフリップフロップ７_２のセット端子（ＮＡＮＤ回路５_２１の一の入力端子）に入力される。置換判定イネーブル信号（インバータ６_２の出力）はＳＲフリップフロップ７_２のリセット端子（ＮＡＮＤ回路５_２２の一の入力端子）に入力される。

ヒューズＲＯＭのレーザカットにおいて本来溶断してはならないヒューズを溶断等して、冗長ＲＯＭ回路のヒットの順番が、本来よりも、後ろにずれる場合が多い。ある冗長ＲＯＭ回路において、例えば１０ビットのアドレスについてＭＳＢのヒューズが誤って溶断されると、プログラムされたアドレス（但し、ヒューズ溶断が論理１に対応するものとする）は、本来の正しい値よりも５１２大きな値となる。このため、アドレスを昇順に冗長ＲＯＭ回路にスキャン入力した場合、本来のアドレスのヒット位置よりも、ずっと遅れてヒットする場合がある。

第２の冗長ＲＯＭ回路１_２のヒューズが溶断し過ぎの場合、第３の冗長ＲＯＭ回路１_３でヒットし、冗長選択信号３がＨＩＧＨとなったとき、第２の冗長ＲＯＭ回路１_２の冗長選択信号２はＬＯＷレベルであるため、ＮＯＲ回路２_２１の出力はＨＩＧＨのままであり、ＮＯＲ回路２_２１の出力と冗長選択信号３とのＡＮＤをとるＡＮＤ回路３_２１の出力を入力するＯＲ回路４_３１の出力である判定信号３１はＨＩＧＨとなる。判定信号３１は、縦続形態に接続されたＯＲ回路を伝播し、最終段のＯＲ回路４_ｎ−１の出力である判定信号ｎ１をＨＩＧＨとし、置換判定出力１をＨＩＧＨにセットする。このとき、第１の冗長ＲＯＭ回路１_１はヒット済みであるため、そのＳＲフリップフロップの出力（ＮＯＲ回路２_１１の出力）はＬＯＷにリセットされ、ＡＮＤ回路３_３２の出力である判定信号３２はＬＯＷとされ、ＯＲ回路４_ｎ−２の出力である判定信号ｎ２はＬＯＷであり、置換判定出力２はＬＯＷを維持する。

一方、例えば第４の冗長ＲＯＭ回路１_４にヒューズの切り残し（完全に溶断されていないヒューズ）がある場合、冗長ＲＯＭ回路のヒットの順番は、本来よりも、前方にずれる場合が多い。ある冗長ＲＯＭ回路において、例えば１０ビットのアドレスについて、本来溶断されるべきＭＳＢのヒューズが誤って切れ残ると、プログラムされたアドレス（但し、ヒューズ溶断が論理１に対応するものとする）は、本来の正しい値よりも５１２小さな値となる。このため、アドレスを昇順に冗長ＲＯＭ回路にスキャン入力した場合、本来のアドレスのヒット位置よりも、ずっと前にヒットする場合がある。

入力されたアドレスが第４の冗長ＲＯＭ回路１_４にプログラムされたアドレスと一致した場合、第２、第３の冗長ＲＯＭ回路１_２、１_３では、まだヒットしていない。この場合、第２、第３の冗長ＲＯＭ回路１_２、１_３にそれぞれ対応するＳＲフリップフロップの出力（ＮＯＲ回路２_２１、２_３１の出力）はＨＩＧＨ（セット状態）のままであり、ＡＮＤ回路３_４１の出力である判定信号４１とＡＮＤ回路３_４２の出力である判定信号４２がともにＨＩＧＨとなり、置換判定出力１と置換判定出力２の両方がＨＩＧＨにセットされる。

本実施例において、置換判定出力１と置換判定出力２の両方がＨＩＧＨにセットされている場合、レーザによるヒューズカットの切れ残りがある可能性を示している。ヒューズのカットのし過ぎの場合、１つの冗長ＲＯＭ回路の順番が入れ替わるだけであるが、切れ残りの場合、ヒットの順番が大きく跳ぶことを利用している。

図８は、図７の回路の正常動作（正順）の一例を示すタイミング図である。この場合、図７の判定信号２１〜判定信号ｎ１、判定信号３２〜判定信号ｎ２がすべてＬＯＷであり、図５の動作と基本的に同じである。置換判定イネーブル信号がＬＯＷの場合、各冗長ＲＯＭ回路に対応するＳＲフリップフロップと、置換判定ラッチ用のＳＲフリップフロップ７_１、７_２の出力はいずれもＬＯＷにリセットされる。置換判定イネーブル信号がＨＩＧＨの場合、冗長選択信号１〜ｎがＬＯＷのとき、ＡＮＤ回路３_２１〜ＡＮＤ回路３_ｎ１の出力はＬＯＷレベルであり、判定信号２１、判定信号３１、・・・、判定信号ｎ１はＬＯＷレベルとされ、置換判定出力１はＬＯＷレベルとされる。

第１の冗長ＲＯＭ回路１_１の冗長選択信号１がＨＩＧＨ（図８の「ＲＯＭ回路１ ＨＩＴ」参照）となると、第１の冗長ＲＯＭ回路１_１に対応する第１のＳＲフリップフロップの出力はリセットされ、この条件で、第２の冗長ＲＯＭ回路１_２（ＲＯＭ回路２）の冗長選択信号２がＨＩＧＨ（図８の「ＲＯＭ回路２ ＨＩＴ」参照）のとき、対応するＡＮＤ回路３_２１の出力である判定信号２１はＬＯＷのままであり、ＡＮＤ回路３_２１の出力もＬＯＷのままである。このため、ＯＲ回路４_３１の出力である判定信号３１は、第３の冗長ＲＯＭ回路１_３（ＲＯＭ回路３）の冗長選択信号３の値によらずＬＯＷのままである。第３の冗長ＲＯＭ回路１_３（ＲＯＭ回路３）の冗長選択信号３がＨＩＧＨのとき（図８のアドレス信号のＨＩＴ）、ＡＮＤ回路３_３２の出力である判定信号３２はＬＯＷレベルのままであり、第４の冗長ＲＯＭ回路１_４（ＲＯＭ回路４）の冗長選択信号４がＨＩＧＨのとき（図８のアドレス信号のＨＩＴ）、ＡＮＤ回路３_４２の出力はＬＯＷのままであり、ＯＲ回路４_４２の出力である判定信号４２はＬＯＷのままである。このとき、ＯＲ回路４_４１の出力はＬＯＷである。以下同様にして、第１乃至第の冗長ＲＯＭ回路のプログラミングアドレスの順番が昇順であれば、置換判定出力１はＬＯＷを保持し、また、置換判定出力２もＬＯＷのままである。

図９は、図７の回路において、逆順が生じた場合の動作例を示す図であり、アドレスを昇順に入力していくと、第１の冗長ＲＯＭ回路１_１でヒットし、第３、第４の冗長ＲＯＭ回路１_３、１_４のヒットにつづいて、第２の冗長ＲＯＭ回路１_２でヒットした場合のタイミング動作を示している。すなわち、第２の冗長ＲＯＭ回路１_２に、プログラミング時のエラー（レーザカット時のエラー）により、切れ過ぎが生じ、第１乃至第４の冗長ＲＯＭ回路にプログラムされたアドレスＡ１〜Ａ４の大小関係が、Ａ１＜Ａ３＜Ａ４＜Ａ２となった場合である。

第３の冗長ＲＯＭ回路１_３でヒットし冗長選択信号３がＨＩＧＨのとき、第２の冗長ＲＯＭ回路１_２ではまだヒットしていないため、第２の冗長ＲＯＭ回路１_２のＳＲフリップフロップの出力（ＮＯＲ回路２_２１の出力）はＨＩＧＨ(セット状態)のままであり、ＮＯＲ回路２_２１の出力と冗長選択信号３とのＡＮＤをとるＡＮＤ回路３_２１の出力を入力ＯＲ回路４_３１の出力である判定信号３１はＨＩＧＨとなって、後段のＯＲ回路を伝播し、最終段のＯＲ回路４_ｎ−１の出力である判定信号ｎ１がＨＩＧＨとなり、ＳＲフリップフロップ７_１の出力をＨＩＧＨにセットする。第１の冗長ＲＯＭ回路１_１ではすでにヒットしているため、そのＳＲフリップフロップの出力（ＮＯＲ回路２_１１の出力）はＬＯＷにリセットされており、ＮＯＲ回路２_１１の出力と第３の冗長ＲＯＭ回路１_３の冗長選択信号３とのＡＮＤをとるＡＮＤ回路３_３２の出力である判定信号３２はＬＯＷである。第４の冗長ＲＯＭ回路１_４でヒットし冗長選択信号４がＨＩＧＨとなったとき、第２の冗長ＲＯＭ回路１_２ではまだヒットしていないため、第２の冗長ＲＯＭ回路１_２のＳＲフリップフロップの出力（ＮＯＲ回路２_２１の出力）はＨＩＧＨ（セット状態）のままであり、ＮＯＲ回路２_２１の出力と冗長選択信号４とのＡＮＤをとるＡＮＤ回路３_４２の出力を受けるＯＲ回路４_３２の出力である判定信号４２はＨＩＧＨとなって、後段のＯＲ回路を伝播し、ＯＲ回路４_ｎ−２の出力である判定信号ｎ２がＨＩＧＨとなり、ＳＲフリップフロップ７_２の出力をＨＩＧＨにセットする。

図１０は、図７の回路において、逆順が生じた場合の動作例を示す図であり、アドレスを昇順に入力していくと、第１の冗長ＲＯＭ回路１_１でヒットし、第４、第２、第３の冗長ＲＯＭ回路１_４、１_２、１_３で順にヒットした場合の動作例が示されている。すなわち、第４の冗長ＲＯＭ回路に切れ残りが生じ、このため、第１乃至第４の冗長ＲＯＭ回路にプログラムされたアドレスＡ１〜Ａ４の大小関係が、Ａ１＜Ａ４＜Ａ２＜Ａ３となった場合である。

第４の冗長ＲＯＭ回路１_４でヒットし冗長選択信号４がＨＩＧＨとなったとき、第３の冗長ＲＯＭ回路１_３ではまだヒットしていないため、第３の冗長ＲＯＭ回路１_３のＳＲフリップフロップの出力（ＮＯＲ回路２_３１の出力）はＨＩＧＨ（セット状態）のままであり、ＮＯＲ回路２_３１の出力と冗長選択信号４とのＡＮＤをとるＡＮＤ回路３_３１の出力を入力するＯＲ回路４_４１の出力である判定信号４１はＨＩＧＨなって、後段ＯＲ回路を伝播し、最終段のＯＲ回路４_ｎ−１の出力である判定信号ｎ１がＨＩＧＨとなり、ＳＲフリップフロップ７_１の出力をＨＩＧＨにセットする。

第４の冗長ＲＯＭ回路１_４の冗長選択信号４がＨＩＧＨのとき、２つ前の第２の冗長ＲＯＭ回路１_２ではまだヒットしていないため、第２の冗長ＲＯＭ回路１_２に対応するＳＲフリップフロップの出力（ＮＯＲ回路２_２１の出力）はＨＩＧＨ（セット状態）のままであり、冗長選択信号４とのＡＮＤをとるＡＮＤ回路３_４２の出力を入力するＯＲ回路４_４２の出力である判定信号４２はＨＩＧＨとなり、後段のＯＲ回路を伝播し、ＯＲ回路４_ｎ−２の出力である判定信号ｎ２がＨＩＧＨとなり、ＳＲフリップフロップ７_２の出力をＨＩＧＨにセットする。

以上、本発明を、リペアアドレスが昇順に、第１乃至第ｎの冗長ＲＯＭ回路の順にプログラミングされている例を説明したが、第１乃至第ｎの冗長ＲＯＭ回路の配列とプログラミングの順序は任意であってよい。テスト時に、第１乃至第ｎの冗長ＲＯＭ回路の順番に対応してアドレスを生成すればよい。また、第ｎの冗長ＲＯＭ回路をアドレスの若番側に対応させる場合、図１の第１の冗長ＲＯＭ回路に対応するＳＲフリップフロップを第ｎの冗長ＲＯＭ回路に対応させて設ければよく、図１の第ｎの冗長ＲＯＭ回路に対応するＳＲフリップフロップと置換出力のラッチ回路を、第１の冗長ＲＯＭ回路側に配設すればよい。

本発明は、選択信号等の制御信号に応答して、予め定められた順番に信号を出力するように規定された複数の回路に対して、複数の回路が予め定められた順番通りに信号を出力するか判定し、逆順に信号を出力した場合、これを検知する任意の順番検知回路、順序監視回路等に適用することができる。

例えば、図１の冗長ＲＯＭ回路を、入力された信号に基づき、予め定められた順番で活性状態の出力信号をそれぞれ出力する複数の回路とし、複数の該回路からの出力信号の出力順に逆転があるか否かを判定する判定回路に適用され、逆転の判定を制御する判定イネーブル信号（図１の置換判定イネーブル信号に対応）と、前記第１乃至第ｎの回路からの出力信号に基づき、リセット、セットされる、第１乃至第ｎのＳＲフリップフロップを、前記第１乃至第ｎの回路にそれぞれ対応して備え、この判定イネーブル信号が活性状態になる前に、前記第１乃至第ｎのＳＲフリップフロップの出力は活性状態にセットされ、前記判定イネーブル信号が活性状態とされており、前記回路から活性状態の出力信号が出力されると、前記回路に対応する前記ＳＲフリップフロップの出力はリセットされ、第２乃至第ｎの回路にそれぞれ対応して、前記回路からの出力信号と、前段の回路に対応する前記ＳＲフリップフロップの出力とを第１、第２の入力信号として入力し、入力した前記第１、第２の入力信号がともに活性状態のとき、活性状態の判定信号を出力し、その他の場合、非活性状態の判定信号を出力する、第１乃至第ｎ−１の論理回路（図１のＡＮＤ回路３_１〜ＡＮＤ回路３_ｎ−１に対応）を備え、該第１乃至第ｎ−１の論理回路からの判定信号を受け、該判定信号がすべて非活性状態のとき、活性状態の信号を出力し、１つでも活性状態のとき、非活性状態の信号を出力する第ｎの論理回路（図１のＮＯＲ回路４に対応）と、第ｎの論理回路の出力と前記判定イネーブル信号に基づき、セット、リセットされ、出力を判定結果とし、前記判定イネーブル信号が活性状態になる前にリセットされ、前記判定イネーブル信号が活性状態であり、且つ、前記第ｎの論理回路の出力が非活性状態であるとき、出力が活性状態にセットされる、ＳＲフリップフロップ（図１の７に対応）を備えている。

以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例の構成を示す図である。 本発明の第１の実施例の動作の一例を示すタイミング図である。 本発明の第１の実施例の動作の別の例を示すタイミング図である。 本発明の第２の実施例の構成を示す図である。 本発明の第２の実施例の動作の一例を示すタイミング図である。 本発明の第２の実施例の動作の別の例を示すタイミング図である。 本発明の第３の実施例の構成を示す図である。 本発明の第３の実施例の動作の一例を示すタイミング図である。 本発明の第３の実施例の動作の別の例を示すタイミング図である。 本発明の第３の実施例の動作の別の例を示すタイミング図である。

符号の説明

１_１〜１_ｎ 冗長ＲＯＭ回路
２_１１、２_１２、２_２１、２_２２、２_３１、２_３２、 ＮＯＲ回路
３_１〜３_ｎ−１、３_２１、３_３１、３_３２、３_４１、３_４２ ＡＮＤ回路
４ ＮＯＲ回路
４_１、４_ｎ−２、４_４１、４_４２、４_ｎ１、４_ｎ２ ＯＲ回路
５_１１、５_１２、５_２１、５_２２ ＮＡＮＤ回路
６_１、６_２ インバータ
７、７_１、７_２ ＳＲフリップフロップ

Claims (11)

1. 冗長アドレスによる置換対象のアドレス情報がプログラムされ、入力されたアドレスがプログラムされたアドレス情報と一致したとき、活性状態の冗長選択信号を出力する冗長記憶回路を複数備え、
   複数の前記冗長記憶回路は、複数の前記冗長記憶回路のそれぞれにプログラムされるアドレスの大小に関する順序が複数の前記冗長記憶回路の裁番の順序に対応しており、
   前記順序に対応してアドレスが、順次、複数の前記冗長記憶回路に共通に入力され、
   共通に入力されるアドレスと前記冗長記憶回路にプログラムされたアドレス情報とに関連して、一の冗長記憶回路から活性状態の冗長選択信号が出力される前に、前記一の冗長記憶回路に対応した、他の冗長記憶回路から活性状態の冗長選択信号が出力されることが正順とされる冗長回路であって、
   前記一の冗長記憶回路からの冗長選択信号と、前記他の冗長記憶回路から活性状態の冗長選択信号がすでに出力されているか否かを示す情報とを入力し、前記一の冗長記憶回路から活性状態の冗長選択信号が出力されたとき、前記他の冗長記憶回路から活性状態の冗長選択信号が未だ出力されていない場合、逆順状態と判定し、判定結果を出力する判定回路を、少なくとも前記一の冗長記憶回路に対して備えている、ことを特徴とする冗長回路。
2. 冗長アドレスによる置換対象のアドレス情報がプログラムされ、入力されたアドレスがプログラムされたアドレス情報と一致したとき、活性状態の冗長選択信号を出力する冗長記憶回路を複数備え、
   複数の前記冗長記憶回路は並置され、一側から昇順に裁番され、
   裁番された番号に関して昇順に前記冗長記憶回路に対して、アドレスが昇順でプログラムされ、
   アドレスが、昇順に、複数の前記冗長記憶回路に共通に入力され、
   一の冗長記憶回路から活性状態の冗長選択信号が出力される前に、前記一の冗長記憶回路よりも、若番の他の冗長記憶回路から活性状態の冗長選択信号が出力されることが正順とされ、
   前記一の冗長記憶回路からの冗長選択信号と、前記一の冗長記憶回路よりも若番の前記他の冗長記憶回路から活性状態の冗長選択信号がすでに出力されているか否かを示す情報とを入力し、前記一の冗長記憶回路から活性状態の冗長選択信号が出力されたとき、前記他の冗長記憶回路から未だ活性状態の冗長選択信号が出力されていない場合、逆順状態と判定する判定回路を、少なくとも前記一の冗長記憶回路に対して備えている、ことを特徴とする冗長回路。
3. 前記判定回路は、置換判定テストを制御する制御信号と、前記他の冗長記憶回路からの冗長選択信号に基づき、セット、リセットされるＳＲフリップフロップを前記他の冗長記憶回路に対応して備え、
   前記ＳＲフリップフロップは、少なくとも、前記制御信号が活性化される前にセットされ、
   前記制御信号が活性状態とされ、前記他の冗長記憶回路から活性状態の冗長選択信号が出力されると、前記ＳＲフリップフロップの出力はリセットされ、
   前記一の冗長記憶回路からの冗長選択信号と、前記他の冗長記憶回路に対応した前記ＳＲフリップフロップの出力信号とを入力し、入力した２つの信号がともに活性状態のとき、逆順状態と判定して出力する論理回路を備えている、ことを特徴とする請求項１又は２記載の冗長回路。
4. 最初に前記判定回路で検出された逆順状態を保持するラッチ回路を備えている、ことを特徴とする請求項１又は２記載の冗長回路。
5. 冗長アドレスによる置換対象のアドレス情報がプログラムされ、入力されたアドレスがプログラムされたアドレス情報と一致したとき、活性状態の冗長選択信号を出力する、第１乃至第ｎ（ただし、ｎは２以上の所定の整数）の冗長記憶回路と、
   置換判定テストを制御する置換判定イネーブル信号と、前記第１乃至第ｎの冗長記憶回路からの冗長選択信号に基づき、リセット、セットされる、第１乃至第ｎのＳＲフリップフロップを、前記第１乃至第ｎの冗長記憶回路にそれぞれ対応して備え、
   前記置換判定イネーブル信号が活性状態になる前に、前記第１乃至第ｎのＳＲフリップフロップの出力は活性状態にセットされ、
   前記置換判定イネーブル信号が活性状態とされており、前記冗長記憶回路から活性状態の冗長選択信号が出力されると、前記冗長記憶回路に対応する前記ＳＲフリップフロップの出力はリセットされ、
   第２乃至第ｎの冗長記憶回路にそれぞれ対応して、前記冗長記憶回路からの冗長選択信号と、前段の冗長記憶回路に対応する前記ＳＲフリップフロップの出力とを、第１、第２の入力信号として入力し、入力した前記第１、第２の入力信号がともに活性状態のとき、活性状態の判定信号を出力し、その他の場合、非活性状態の判定信号を出力する、第１乃至第ｎ−１の論理回路を備え、
   前記第１乃至第ｎ−１の論理回路からの判定信号を受け、前記判定信号がすべて非活性状態のとき、活性状態の信号を出力し、１つでも活性状態のとき、非活性状態の信号を出力する第ｎの論理回路と、
   前記第ｎの論理回路の出力と前記置換判定イネーブル信号に基づき、セット、リセットされ、出力を置換判定結果とし、前記置換判定イネーブル信号が活性状態になる前にリセットされ、前記置換判定イネーブル信号が活性状態であり、且つ、前記第ｎの論理回路の出力が非活性状態であるとき、出力が活性状態にセットされる、置換判定ラッチ用のＳＲフリップフロップと、
   を備えている、ことを特徴とする冗長回路。
6. 冗長アドレスによる置換対象のアドレス情報がプログラムされ、入力されたアドレスがプログラムされたアドレス情報と一致したとき、活性状態の冗長選択信号を出力する、第１乃至第ｎ（ただし、ｎは２以上の所定の整数）の冗長記憶回路と、
   置換判定テストを制御する置換判定イネーブル信号と、前記第１乃至第ｎの冗長記憶回路からの冗長選択信号に基づき、リセット、セットされる、第１乃至第ｎのＳＲフリップフロップを、前記第１乃至第ｎの冗長記憶回路にそれぞれ対応して備え、
   前記置換判定イネーブル信号が非活性状態のとき、前記第１乃至第ｎのＳＲフリップフロップの出力は活性状態にセットされ、
   前記置換判定イネーブル信号が活性状態とされており、前記冗長記憶回路から活性状態の冗長選択信号が出力されると、前記冗長記憶回路に対応する前記ＳＲフリップフロップの出力はリセットされ、
   第２乃至第ｎの冗長記憶回路にそれぞれ対応して、前記冗長記憶回路からの冗長選択信号と、前段の冗長記憶回路に対応する前記ＳＲフリップフロップの出力とを第１、第２の入力信号として入力し、入力した前記第１、第２の入力信号がともに活性状態のとき、活性状態の判定信号を出力し、その他の場合、非活性状態の判定信号を出力する、第１乃至第ｎ−１の論理回路を備え、
   前記第２の冗長記憶回路に対応する前記第１の論理回路の出力を第２の判定信号とし、
   第ｉの判定信号と、前記第ｉ＋１（だたし、２≦ｉ≦ｎ−１）の冗長記憶回路に対応する第ｉの論理回路の出力との論理和演算をとる、第１乃至第ｎ−２の論理回路を備え、
   前記第１乃至第ｎ−２の論理回路の出力は、それぞれ第３乃至第ｎの判定信号とされ、
   前記第ｎの判定信号と前記置換判定イネーブル信号に基づき、セット、リセットされ、出力を置換判定結果とし、前記置換判定イネーブル信号が活性状態となる前に出力がリセットされ、前記置換判定イネーブル信号が活性状態であり、且つ、前記第ｎの判定信号が活性状態であるとき、出力が活性状態にセットされる、置換判定ラッチ用のＳＲフリップフロップを備えている、ことを特徴とする冗長回路。
7. 第ｊ（だたし、３≦ｊ≦ｎ）の冗長記憶回路に対して、前記第ｊの冗長記憶回路の冗長選択信号と、前記第ｊ−２の冗長記憶回路に対応するＳＲフリップフロップの出力とを入力し、第１、第２の入力信号として入力し、入力した前記第１、第２の入力信号がともに活性状態の判定信号を出力し、その他の場合、非活性状態の判定信号を出力する、別系統の第１乃至第ｎ−１の論理回路を備え、
   前記第３の冗長記憶回路に対応する、前記別系統の第１の論理回路の出力を、別系統の第３の判定信号とし、
   別系統の第ｉの判定信号と、前記第ｉ＋１（だたし、３≦ｉ≦ｎ−１）の冗長記憶回路に対応する第ｉの論理回路の出力との論理和演算をとる、別系統の第１乃至第ｎ−３の論理回路を備え、
   別系統の前記第１乃至第ｎ−３の論理回路の出力は、それぞれ第４乃至第ｎの判定信号とされ、
   前記第ｎの判定信号と前記置換判定イネーブル信号に基づき、セット、リセットされ、出力を置換判定結果とし、前記置換判定イネーブル信号が活性状態となる前に出力がリセットされ、前記置換判定イネーブル信号が活性状態であり、且つ、前記第ｎの判定信号が活性状態であるとき、出力が活性状態にセットされる、第２の置換判定ラッチ用のＳＲフリップフロップをさらに備えている、ことを特徴とする請求項６記載の冗長回路。
8. 前記冗長記憶回路は、ヒューズの溶断の有無により２値のビット情報を記録するヒューズＲＯＭを含む、ことを特徴とする請求項１乃至７のいずれか一に記載の冗長回路。
9. 前記冗長記憶回路は、冗長置換を行うか否かを制御する冗長イネーブル信号を入力し、前記冗長イネーブル信号が活性状態であり、入力されたアドレスがプログラムされたアドレス情報と一致した場合、前記冗長選択信号を活性化する、ことを特徴とする請求項１乃至８のいずれか一に記載の冗長回路。
10. 請求項１乃至９のいずれか一に記載の前記冗長回路を備えた半導体記憶装置。
11. 前記冗長記憶回路にプログラムされるアドレスは、置換対象のロウアドレス又はカラムアドレスである、ことを特徴とする請求項１０記載の半導体記憶装置。

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