JP4152241B2 - 冗長制御回路、及びそれを用いた半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、冗長回路、及びそれを用いた半導体記憶装置に関する。
【0002】
【従来の技術】
従来、RAM(ランダム・アクセス・メモリ)などの半導体メモリ又はメモリ回路を内蔵した半導体集積回路においては、メモリアレイに含まれる不良ビットを救済して歩留りを向上させるため、予備のメモリ列やメモリ行及び欠陥アドレスを記憶するアドレス設定回路などからなる冗長回路が設けられている。
【0003】
プログラム可能なヒューズをレーザなどにより物理的に破壊することにより、このような冗長回路における欠陥アドレスの設定を行うことが一般的である。上記のようにヒューズの切断により記憶された冗長アドレスは、入力されたアドレスと比較され、両者が一致したときに冗長メモリ行または冗長メモリ列と置き換えられる。
【0004】
図15は、従来の冗長回路を備えた半導体記憶装置の全体構成を示している。図15に示される半導体記憶装置は、ロー側に冗長回路を有する。しかしながら、半導体記憶装置は、カラム側に冗長回路を有していてもよい。カラム側の冗長回路の構成は、ロウ側の冗長回路と同様であり、当業者には自明であろう。
【0005】
図15を参照して、冗長回路関連部は、制御ロジック回路115、冗長セルチェックエントリブロック112、デコーダキルエントリブロック113、冗長制御ブロック110、ロー冗長セルアレイ125、及びデータ出力バッファ128とを主として有している。冗長制御ブロック110は、冗長デコーダ選択回路102、冗長デコーダ104、デコーダキラー回路106を有している。ロー冗長セルアレイ125は複数の冗長セルローを有している。
【0006】
冗長セルチェックエントリブロック112は、制御ロジック回路115からの制御信号と入力アドレスに基づいて、冗長セルチェックエントリ信号151を発生し、冗長デコーダ選択回路102と冗長デコーダ104に供給する。デコーダキルエントリブロック113は、制御ロジック回路115からの制御信号と入力アドレスに基づいて、デコーダキルエントリ信号140を発生し、データ出力バッファ128に供給する。
【0007】
冗長制御ブロック110内の冗長デコーダ選択回路102と冗長デコーダ104は共有線により結合され、冗長判定信号143を出力する。冗長デコーダ選択回路102は、ローアドレスバッファ&リフレッシュカウンタ119からのアドレスとエントリブロック112からの冗長セルチェックエントリ信号151を受信し、冗長デコーダ104と共に冗長判定信号143を出力する。冗長デコーダ104は、ローアドレスバッファ&リフレッシュカウンタ119からのアドレスと、エントリブロック112からの冗長セルチェックエントリ信号151と、制御ロジック回路115からの制御信号145を受信し、冗長判定信号143を生成する。冗長デコーダ選択回路102と冗長デコーダ104により生成された冗長判定信号143は、デコーダキラー回路126とロー冗長セルアレイ125に出力される。これにより、ロー冗長セルアレイ125では、冗長判定信号143に基づいて複数の冗長セルローのうちの1つが特定される。冗長制御ブロック110内のデコーダキラー回路106は、冗長判定信号143から冗長セルアレイ125が使用されるか否かを示すデコーダキラー信号144を生成する。デコードキラー信号144は、データ出力バッファ128とローデコーダ124に供給される。ローデコーダ124は、デコードキラー信号に応答して、その動作を停止する。また、データ出力バッファ128は、デコーダキルエントリ信号140に応答してデコーダキラー信号144又はメモリセル情報をI/O端子を介して外部に出力する。
【0008】
図16は、図15に示される冗長制御ブロック110の詳細構成を示している。この例では、ロー冗長セルアレイ125内の4つの冗長セルローのいずれかを選択可能であることを想定している。図16を参照して、冗長デコーダ選択回路102は、アドレス設定回路102−0と、同じ回路構成の4つの選択回路102−1〜102−4を有している。また、冗長デコーダ104は、アドレス設定回路104−0と、ヒューズ回路104−1〜104−4を有している。選択回路102−1〜102−4とヒューズ回路104−1〜104−4は、対応する冗長判定信号線143(143−1、143−2、143−3、143−4:図示せず)により接続されている。
【0009】
ヒューズ回路104−1は、ソースが電源電位Vccに接続されたPチャンネルトランジスタを有している。P−チャンネルトランジスタのゲートには、制御ロジック回路115からプリチャージ信号145が供給されている。P−チャンネルトランジスタのドレインは、冗長判定信号143−1の線に接続されている。また、ヒューズ回路104−1は、アドレスビットA0〜Ajの各々のTrue側とNot側の各々に対してヒューズ部を有している。ヒューズ部は、Nチャンネルトランジスタとヒューズからなる。Nチャンネルトランジスタのドレインは、冗長判定信号143−1の線に接続され、そのソースはヒューズの一端に接続されている。ヒューズの他端は、接地されている。各Nチャンネルトランジスタのゲートには、対応するTrueアドレスビットまたはNotアドレスビットが供給されている。
【0010】
また、ヒューズ回路104−2、104−3、104−4の各々は、ヒューズ回路104−1と同様の回路構成を有する。ヒューズ回路104−1、104−2、104−3、104−4のヒューズ部のヒューズは、冗長動作のために使用されるアドレスに従って、レーザにより予め切断され、プログラムされている。アドレス設定回路104−0は、アドレスビットA0に対してNOR回路165−1と165−2インバータ165−3とを有する。NOR回路165−1の一方の入力端子は、冗長セルチェックエントリ信号151に接続されている。NOR回路165−1の他方の入力端子は、アドレスビットA0に接続されている。インバータ165−3は、アドレスビットA0を反転する。NOR回路165−2の一方の入力端子は、冗長セルチェックエントリ信号151に接続されている。NOR回路165−2の他方の入力端子は、反転アドレスビットA0に接続されている。アドレス設定回路104−0は、アドレスビットA1〜Ajの各々に対しても、アドレスビットA0に対するのと同じ回路を有している。アドレス設定回路104−0のNOR回路の各々の出力は、ヒューズ回路の各々の、アドレスビットに対応するTrue側あるいはNot側のNチャンネルトランジスタのゲートに供給されている。
【0011】
選択回路102−1は、2つのNチャンネルトランジスタを有している。各Nチャンネルトランジスタのドレインは、共有線としての冗長判定信号143−1の線に接続されている。各Nチャンネルトランジスタのソースは、接地されている。選択回路102−2、102−3、102−4の各々は、選択回路102−1と同様の回路構成を有する。
【0012】
アドレス設定回路102−0は、インバータ160、アドレスビットRA0に対するNOR回路161−1と161−2とインバータ161−3と、アドレスビットRA1に対するNOR回路162−1と162−2とインバータ162−3とを有する。インバータ160は、冗長セルチェックエントリ信号151を反転する。NOR回路161−1の一方の入力端子は、反転冗長セルチェックエントリ信号151に接続されている。NOR回路161−1の他方の入力端子は、アドレスビットRA0に接続されている。インバータ161−3は、アドレスビットA0を反転する。NOR回路161−2の一方の入力端子は、反転冗長セルチェックエントリ信号151に接続されている。NOR回路161−2の他方の入力端子は、反転アドレスビットRA0に接続されている。アドレス設定回路102−0は、アドレスビットRA1に対しても、アドレスビットRA0に対するのと同じ構成の回路を有している。アドレス設定回路102−0のNOR回路161−1の出力は、選択回路102−1と102−2の一方のNチャンネルトランジスタのゲートに供給されている。NOR回路161−2の出力は、選択回路102−3と102−4の一方のNチャンネルトランジスタのゲートに供給されている。NOR回路162−1の出力は、選択回路102−1と102−3の他方のNチャンネルトランジスタのゲートに供給されている。NOR回路162−2の出力は、選択回路102−2と102−4の他方のNチャンネルトランジスタのゲートに供給されている。
【0013】
デコーダキラー回路106は、冗長判定信号143−1、143−2、143−3、143−4を入力するNOR回路を有し、デコーダキラー信号144を生成する。
【0014】
ここで、冗長選択デコーダ102に入力されるアドレスRA0、RA1は、冗長デコーダ104に入力されるアドレスA0〜Ajとは異なるアドレスであり、外部端子から入力されるアドレスであってもよいし、内部で発生されるアドレスでもよい。
【0015】
冗長回路は、3つの動作モード、即ち、(1)通常モード、(2)冗長セルチェックテストモード、及び(3)ロールコールテストモードを持っている。(1)通常モードでは、ローアドレスバッファ119からのアドレスに基づいて指定されるロー冗長セルアレイ125の冗長セルローがアクセスされる。(2)冗長セルチェックテストモードでは、ロー冗長セルアレイが正常であるか否かがテストされる。最後に、(3)ロールコールテストモードでは、ロー冗長セルアレイ125が使用されるか否かがテストされる。尚、冗長デコーダ104の各ヒューズ回路のヒューズは、メモリセルアレイ125の冗長メモリセルのアドレスに応じて、予め切断されている。
【0016】
以下に、上記3つの動作モードについて説明する。3つの動作モードのいずれにおいても、先ず制御ロジック回路115から制御信号としてLレベルのプリチャージ信号145が冗長デコーダ104に供給される。これにより、ヒューズ回路104−1、104−2、104−3、104−4の各々のP−チャンネルトランジスタがON状態となり、ヒューズ回路104−1、104−2、104−3、104−4の夫々に対する冗長判定信号143−1、143−2、143−3、143−4が電源電圧Vcc(Hレベル)に設定される。
【0017】
(1)通常モードでは、冗長セルチェックエントリブロック112は、制御ロジック回路115からの制御信号と入力アドレスに基づいてLレベルの冗長セルチェックエントリ信号151を発生する。また、デコーダキルエントリブロック113は、制御ロジック回路115からの制御信号と入力アドレスに基づいてLレベルのデコーダキルエントリ信号140を出力する。
【0018】
冗長セルチェックエントリ信号151がLレベルの場合には、アドレス設定回路102−0のインバータ160の出力がHレベルになるので、NOR回路161−1、161−2、162−1、162−2の出力は、必ずLレベルとなる。この結果、選択回路102(102−1、102−2,102−3,102−4)の全てのNチャンネルトランジスタはOFF状態となり、冗長デコーダ選択回路102はすべての冗長判定信号を活性とする選択状態(Disable状態)に設定される。従って、選択回路102−1、102−2、102−3、102−4は、冗長判定信号143に影響を与えない。
【0019】
冗長デコーダ104のアドレス設定回路104−0では、冗長セルチェックエントリ信号151がLレベルであるので、全てのNOR回路がアクティブであり、ローアドレスバッファ119から入力されるアドレスA0〜Ajに従って、各NOR回路の出力は変化する。
【0020】
通常は、入力されるアドレスA0〜Ajに対応するようにヒューズが切断されている。しかし、全てのヒューズが未切断の場合には、ヒューズ回路104−1、104−2、104−3、104−4の冗長判定信号143−1、143−2、143−3、143−4のいずれもがLレベルとなる。冗長判定信号143(143−1、143−2、143−3、143−4)はロー冗長セルアレイ125と、デコーダキラー回路106に出力される。ロー冗長セルアレイ125においては全てLレベルの冗長判定信号は無視される。デコーダキラー回路106は、Lレベルの冗長判定信号143に基づいてHレベルのデコーダキラー信号144を発生し、ローデコーダ124とデータ出力バッファ128に出力する。このとき、デコーダキルエントリブロック113からはLレベルのデコーダキルエントリ信号140が出力されているので、デコーダキラー信号144がデータ出力バッファ128から出力されることはない。また、デコーダキラー信号144がHレベルであるとき、ローデコーダ124は正常に動作する。これにより、メモリセルアレイ126を用いて、センスアンプリファイア123、データコントロールロジック回路121、ラッチ回路127、データ出力バッファ128、データ入力バッファ129を介してリード/ライト動作が行われる。
【0021】
一方、ヒューズ回路104−1、104−2、104−3、104−4の冗長判定信号143−1、143−2、143−3、143−4のいずれかが、アドレスA0〜Ajに基づいてHレベルとなる場合には、デコーダキラー回路106は、Lレベルのデコーダキラー信号144を発生し、ローデコーダ124とデータ出力バッファ128に出力する。このとき、デコーダキルエントリブロック113からはLレベルのデコーダキルエントリ信号140が出力されているので、デコーダキラー信号144がデータ出力バッファ128から出力されることはない。また、Lレベルのデコーダキラー信号144に応答してローデコーダ124は不活性状態に設定され、その動作を停止する。従って、メモリセルアレイ126が使用されることはない。また、冗長判定信号143−1、143−2、143−3、143−4は、ロー冗長セルアレイ125に供給され、ロー冗長セルアレイ25内の1つの冗長セルローが選択される。選択された冗長セルローに対して、センスアンプリファイア123、データコントロールロジック回路121、ラッチ回路127、データ出力バッファ128、データ入力バッファ129を介してリード/ライト動作が行われる。
【0022】
次に、(2)冗長セルチェックテストモードの動作について説明する。冗長セルチェックテストモードでは、冗長セルチェックエントリブロック112は、制御ロジック回路115からの制御信号と入力アドレスに基づいて、Hレベルの冗長セルチェックエントリ信号151を出力する。また、デコーダキルエントリブロック113は、制御ロジック回路115からの制御信号と入力アドレスに基づいて、Lレベルのデコーダキルエントリ信号140を出力する。
【0023】
冗長セルチェックエントリ信号151がHレベルであるので、冗長デコーダ104のアドレス設定回路104−0では、全てのNOR回路の出力がLレベルとなる。従って、ヒューズ回路104−1、104−2、104−3、104−4の中の全てのNチャンネルトランジスタがOFF状態となり、冗長デコーダ104は冗長判定信号143に影響を与えない。
【0024】
一方、冗長デコーダ選択回路102のアドレス設定回路102−0のインバータ160の出力はLレベルとなり、アドレス設定回路102−0のNOR回路161−1、161−2、162−1、162−2の出力はアドレスRA0とRA1に基づいて決定されることになる。結果として、アドレスRA0とRA1に基づいて選択回路102−1、102−2、102−3、102−4の冗長判定信号143−1、143−2、143−3、143−4うちの1つがHレベルとなり、他のものは全てLレベルとなる。
【0025】
冗長判定信号143(143−1、143−2、143−3、143−4)はロー冗長セルアレイ125と、デコーダキラー回路106に出力される。冗長判定信号143の何れかがHレベルであるので、デコーダキラー回路106は、Lレベルのデコーダキラー信号144を発生し、ローデコーダ124とデータ出力バッファ128に出力する。このとき、デコーダキルエントリブロック113からはLレベルのデコーダキルエントリ信号140が出力されているので、デコーダキラー信号144がデータ出力バッファ128から出力されることはない。また、デコーダキラー信号144がLレベルであるとき、Lレベルのデコーダキラー信号144に応答してローデコーダ124は不活性状態に設定され、その動作を停止する。従って、メモリセルアレイ126が使用されることはない。また、冗長判定信号143−1、143−2、143−3、143−4は、ロー冗長セルアレイ125に供給され、ロー冗長セルアレイ125内のHレベルに対応する冗長セルローが選択される。選択された冗長セルローに対して、センスアンプリファイア123、データコントロールロジック回路121、ラッチ回路127、データ出力バッファ128、データ入力バッファ129を介してリード/ライト動作が行われる。
【0026】
このとき、ローアドレスバッファ119から供給されるアドレスRA0とRA1が変えられれば、ロー冗長セルアレイ125の冗長セルローから順番にデータを読み出すことができ、冗長セルローの状態をチェックすることができる。
【0027】
次に、(3)ロールコールテストモードの動作について説明する。ロールコールテストモードでは、冗長セルチェックエントリブロック112は、制御ロジック回路115からの制御信号と入力アドレスに基づいて、Lレベルの冗長セルチェックエントリ信号151を出力する。また、デコーダキルエントリブロック113は、制御ロジック回路115からの制御信号と入力アドレスに基づいて、Hレベルのデコーダキルエントリ信号140をデータ出力バッファ128に出力する。このため、冗長デコーダ選択回路102のアドレス設定回路102−0のインバータ160の出力はHレベルとなり、アドレス設定回路102−0の全てのNOR回路161−1、161−2、162−1、162−2の出力は全てLレベルとなる。結果として、選択回路102(102−1、102−2、102−3、102−4)の全てのNチャンネルトランジスタはOFF状態となり、冗長デコーダ選択回路102は、すべての冗長判定信号が活性化される選択(可能)状態(Disable状態)となる。従って、選択回路102−1、102−2、102−3、102−4は、冗長判定信号143に影響を与えず、また冗長デコーダ選択回路102はヒューズ回路の選択に影響を与えない。
【0028】
一方、冗長デコーダ104のアドレス設定回路104−0では、全てのNOR回路がアクティブであり、ローアドレスバッファ119から入力されるアドレスA0〜Ajに従って、NOR回路の出力は変化する。
【0029】
入力されるアドレスA0〜Ajに対応するようにヒューズが切断されているヒューズ回路が存在するときには、ヒューズ回路104−1、104−2、104−3、104−4の冗長判定信号143−1、143−2、143−3、143−4のいずれかが、アドレスA0〜Ajに基づいてHレベルとなる。この場合、冗長判定信号143−1、143−2、143−3、143−4は、デコーダキラー回路106とロー冗長セルアレイ125に出力される。デコーダキラー回路106は、Lレベルのデコーダキラー信号144を発生し、ローデコーダ124とデータ出力バッファ128に出力する。このとき、デコーダキルエントリブロック113からはHレベルのデコーダキルエントリ信号140が出力されているので、デコーダキラー信号144はデータ出力バッファ128から出力される。また、Lレベルのデコーダキラー信号144に応答してローデコーダ124は不活性状態とされ、その動作を停止する。従って、メモリセルアレイ126が使用されることはない。また、冗長判定信号143−1、143−2、143−3、143−4は、ロー冗長セルアレイ125に供給され、ロー冗長セルアレイ125内のHレベルに対応する冗長セルローが選択される。選択された冗長セルローからセンスアンプリファイア123、データコントロールロジック回路121、ラッチ回路127を介してデータが読み出されたとしても、デコーダキルエントリ信号140がHレベルにあるので、冗長セルからのデータがデータ出力バッファ128から出力されることもない。
【0030】
ところで、冗長デコーダ104の特定のヒューズ回路の特定のヒューズ部のヒューズがカットされているか否か、即ちプログラムされた状態にあるか否かを個別にテストすることが望まれている。しかしながら、従来は、任意の1つのヒューズがカットされているか否か、又はプログラムされた状態にあるか否かをチェックすることができなかった。
【0031】
上記に関連して、特開平3−22298号公報に記載された技術を図17を参照して説明する。同公報の技術は、単純にロールコールテスト動作を行う検出回路に過ぎない。
【0032】
冗長デコーダは、ヒューズ判定回路503A0〜503Anの出力とアドレスA0〜Anの排他的論理和の演算を行うEX−OR(XOR)回路514A0〜514Anと、それらの出力を入力とするAND回路504cとを備えている。
【0033】
冗長アドレスは、ヒューズ判定回路503A0〜503Anのヒューズが切断されることにより設定される。ヒューズが切断されているときのヒューズ判定回路503A0〜503Anの出力信号FA0〜FAnのレベルはHレベルであり、切断されていないときの出力信号FA0〜FAnのレベルはLレベルである。これにより、ヒューズ判定回路503A0〜503Anのヒューズが導通(Lレベル)/非導通(Hレベル)状態とアドレス信号とが比較され、比較結果がXOR回路514A0〜514Anから出力される。
【0034】
冗長デコーダの動作を確認するために、いまアドレスがA0〜A3までの4個あり、ヒューズ判定回路3A0〜3Anのヒューズは、A0側より順にON、OFF、OFF、ONとプログラムされているとする。これにより、ヒューズ判定回路503A0〜503Anの出力信号FA0〜FA3は、0110となる。このとき、0110のアドレスA0〜A3が入力されると、各XOR回路514A0〜514Anの出力はHレベルとなり、AND回路504cの出力はHレベルとなり、冗長セルが選ばれる。それ以外のアドレスA0〜A3が入力されると、XOR14A0〜14Anのいずれかの出力はLレベルとなり、冗長セルは選ばれることがない。これにより、正しく冗長セルが動作することが分かる。
【0035】
同公報によれば、アドレスA0に対応するヒューズ状態を調べるためにはアドレスA0がHレベルであり、他のアドレスA1〜A3がLレベルである1000のアドレスA0〜A3が入力される。アドレスA1に対応するヒューズを状態を調べるためには、アドレスA1がHレベルであり、他のアドレスA0、A2、A3がLレベルである0100のアドレスA0〜A3が入力される。
【0036】
上述のように、ヒューズが、A0より順にON、OFF、OFF、ONとプログラムされているとする。このとき、アドレスA0に対応するヒューズを調べるために、1000のアドレスA0〜A3が入力されると、XOR回路514A0〜514Anの出力は1110となり、これらを入力するヒューズ検出回路のOR回路504dの出力はHレベルとなる。次に、アドレスA1に対応するヒューズを調べるために、0100のアドレスA0〜A3が入力されると、XOR回路514A0〜514Anの出力は0010となり、これらを入力するヒューズ検出回路のOR回路504dの出力はやはりHレベルとなる。
【0037】
本例では、A0に対応するヒューズがONにプログラムされており、A1に対応するヒューズがOFFにプログラムされており、両者のヒューズの状態が異なるにもかかわらず、OR回路4dの出力は共にHレベルとなる。このことから、各ヒューズの状態を調べることはできないことが分かる。
【0038】
不良アドレス検出回路504のAND回路504cの出力がHレベルとなるのは、XOR回路514A0〜514Anの出力が全てHレベルになるようにアドレスA0〜Anが入力された時である。また、OR回路504dの出力がLレベルになるのはXOR回路514A0〜514Anの出力が全てLレベルとなるようなアドレスA0〜Anが入力された時である。
【0039】
同公報の技術では、複数の冗長デコーダが存在するときに、各冗長デコーダに接続されている各アドレス信号線に接続されたヒューズの個々の状態(カット済か未カットか)を調べることはできない。また、誤って冗長デコーダが選択されない状態にヒューズがプログラムされると、その誤りを検出できない。同様に、誤って、冗長デコーダが多重選択されるような状態にヒューズがプログラムされると、その誤りを検出できない。
【0040】
【特許文献1】
特開平3−22298号公報
【特許文献2】
特開平4−205897号公報
【特許文献3】
特開2002−133895号公報
【0041】
【発明が解決しようとする課題】
本発明の目的は、ある特定のヒューズに欠陥アドレスの情報がプログラムされた状態にあるか否かを判別することが可能な冗長回路、及びそれを用いた半導体記憶装置のような半導体装置を提供することである。
本発明の他の目的は、欠陥アドレスの情報がプログラムされた冗長デコーダがいずれであるかを特定することが可能な冗長回路、及びそれを用いた半導体記憶装置のような半導体装置を提供することである。
【0042】
【課題を解決するための手段】
以下に、[発明の実施の形態]で使用する番号・符号を用いて、[課題を解決するための手段]を説明する。これらの番号・符号は、[特許請求の範囲]の記載と[発明の実施の形態]の記載との対応関係を明らかにするために付加されたものであるが、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。
【0043】
本発明の第1の観点では、冗長回路は、複数のプログラム回路(4,4C−1,2,3,4)と第1アドレス設定回路(4、4C−0)とを有する冗長デコーダ(4、4C)と、選択回路(2−1,2A−1,etc)と第2アドレス設定回路(2−0,2A−0,etc)とを有する冗長デコーダ選択回路(2,2A,2B,2C)と、デコーダキラー回路(6)とを具備している。前記複数のプログラム回路と前記複数の選択回路とは、各々冗長判定信号線で接続され、入力されたアドレスに応答し、同時に個別に選択状態と非選択状態のいずれかの状態をとる。
【0044】
ここで、前記複数のプログラム回路の各々は、複数のプログラム部を有し、前記複数のプログラム部のうちの特定のもののプログラム状態が判定される。
また、前記複数のプログラム部の各々は、プルダウントランジスタを有し、前記プルダウントランジスタの各々のドレインは前記冗長判定信号線に接続され、そのゲートには前記第1アドレス設定回路からの信号が入力されている。前記第2アドレス設定回路は、前記冗長デコーダ選択回路の前記冗長判定信号線のうちの特定の冗長判定信号線を選択する。前記第1アドレス設定回路は、前記特定プログラム部以外の前記プログラム部の前記プルダウントランジスタを非導通とし、前記特定プログラム部に特定アドレスを入力することにより、前記特定プログラム部の前記プログラム状態を判定する。
【0045】
ここで、前記第1アドレス設定回路に入力される前記アドレスのビットの各々に対して2つのプログラム部を有していてもよい。この場合、前記第1アドレス設定回路は、前記特定アドレス以外のアドレスとして前記プルダウントランジスタの各々を非導通とする信号と、前記特定アドレスとして前記特定プルダウントランジスタを導通とする信号とが与えられる。第1制御信号に従って前記入力されたアドレス信号又は特定レベルを前記プログラム回路に伝達し、第2制御信号に従って特定レベル又は前記入力されたアドレスの反転値を前記プログラム回路に伝達することで、前記冗長デコーダは、前記特定アドレスの信号により前記冗長判定信号線の各々を選択状態または非選択状態とする。前記第2アドレス設定回路は、前記第1又は第2制御信号のうちいずれかが信号伝達状態を示す場合に入力されたアドレス信号を前記選択回路に伝達することで、前記冗長デコーダ選択回路は特定の冗長判定信号線を選択状態とし、前記特定アドレスに対応するプログラム部のプログラム状態を判定する。
【0046】
また、前記第1アドレス設定回路は、前記特定アドレス以外のアドレスとして前記プルダウントランジスタの各々を非導通とする信号と、前記特定アドレスとして前記特定プルダウントランジスタを導通とする信号とが与えられてもよい。第1制御信号に従って前記入力されたアドレス信号又は特定レベルを前記前記プログラム回路に伝達し、第2制御信号に従って特定レベル又は前記入力されたアドレス信号の反転値を前記プログラム回路に伝達することで、前記冗長デコーダは前記特定アドレスの信号により特定冗長判定信号線を選択状態あるいは非選択状態とする。前記第2アドレス設定回路は、入力されたアドレス信号を選択回路に伝達することで、前記冗長選択でコード回路は特定の冗長判定信号線を選択状態とし、前記特定アドレスに対応するプログラム部のプログラム状態を判定する。
【0047】
また、前記第1アドレス設定回路は、前記特定アドレス以外のアドレスとして前記プルダウントランジスタの各々を非導通とする信号と、前記特定アドレスとして前記特定プルダウントランジスタを導通とする信号とが与えられる。第1制御信号に従って前記入力されたアドレス信号又は特定レベルを前記前記プログラム回路に伝達し、第2制御信号に従って特定レベル又は前記入力されたアドレス信号の反転値を前記プログラム回路に伝達することで、前記冗長デコーダは前記特定アドレスの信号により特定冗長判定信号線を選択状態あるいは非選択状態とする。前記第2アドレス設定回路は入力された第1アドレス信号をラッチし、前記第2アドレスが入力されたときに、前記ラッチした第1アドレス信号を前記第1又は第2制御信号のうちいずれかが伝達状態を示す場合に選択回路に伝達することで、前記冗長選択でコード回路は特定の冗長判定信号線を選択状態とし、前記特定アドレスに対応するプログラム部のプログラム状態を判定する。
【0048】
ここで、前記第1アドレス設定回路に入力されるアドレスビットの各々に対して1つのプログラム部と、更に冗長回路の使用状況を示すプログラム部を有してもよい。この場合、前記第1アドレス設定回路は、アドレス信号として前記特定アドレス以外のアドレスとして前記プルダウントランジスタの各々を非導通とする信号と、前記特定アドレスとして前記特定プルダウントランジスタを導通とする信号とが与えられる。前記第1アドレス設定回路は第1制御信号により入力されたアドレス信号及び使用状況信号、又は特定レベルを前記プログラム回路に伝達し、第2制御信号により特定レベル、又は入力されたアドレス信号及び使用状況信号の反転値を前記プログラム回路に伝達することで、前記冗長デコーダは前記特定アドレスの信号により特定の冗長判定信号を選択状態または非選択状態とする。前記第2アドレス設定回路は入力されたアドレス信号を第3制御信号によりラッチすると共に、前記選択回路に第4制御信号によりラッチしたアドレス信号を伝達又は特定レベルとすることで、前記冗長デコード選択回路は前記冗長判定信号線の各々を選択状態又は非選択状態とする。
【0049】
また、前記第1アドレス設定回路に入力されたアドレスに対応して置換された冗長メモリローの配置位置を示すアドレスを判定することが望ましい。この場合、前記第1アドレス設定回路は、入力されたアドレス信号と、その反転値を前記プログラム回路に伝達し、特定の冗長判定信号線を選択状態とする。前記第2アドレス設定回路に入力されるアドレス信号を変化させ、デコーダキラー信号を出力させることにより、前記第1アドレス設定回路に入力されたアドレス信号に対応して置換された冗長メモリローの配置アドレスを識別判定する。
また、半導体記憶装置は、上記のうちいずれかの冗長回路を有していることが好ましい。
【0050】
本発明の第2の観点で、半導体装置は、第1モードにおいて、プログラム状態信号を出力する出力バッファ(28)と、前記第1モードにおいて、第1アドレスと第2アドレスを出力するアドレス出力部(19)と、複数のプログラム回路(4,4C−1,2,3,4)を有する冗長デコーダ制御ブロック(10)とを具備している。前記複数のプログラム回路の各々は、複数のプログラム部を有し、前記複数のプログラム部の各々は選択的にプログラムされている。前記第1モードにおいて、前記第2アドレスに基づいて前記複数のプログラム回路のうちの1つが特定プログラム回路として選択され、前記第1モードにおいて、前記第1アドレスに基づいて、前記特定プログラム回路の前記複数のプログラム部のうちの1つが特定プログラム部として選択される。前記冗長デコーダ制御ブロックは、前記特定プログラム部のプログラム状態を示す前記プログラム状態信号を前記出力バッファに出力する。
【0051】
ここで、前記冗長デコーダ制御ブロックは、前記複数のプログラム回路と第1アドレス設定回路(4−0,4C−0)とを有する冗長デコーダ(4,4C)と、複数の選択回路(2−1,2A−1,etc)と第2アドレス設定回路(2−0,2A−0,etc)とを有する冗長デコーダ(2,2A,etc)と、前記複数のプログラム回路に接続され、前記第1モードにおいて前記特定プログラム部の前記プログラム状態信号を前記出力バッファに出力するデコーダキラー回路とを具備することが好ましい。前記第1アドレス設定回路は、前記第1モードにおいて、前記第1アドレスに基づいて前記特定プログラム回路の前記特定プログラム部を指定し、前記第2アドレス設定回路は、前記第1モードにおいて、前記第2アドレスに基づいて前記複数の選択回路のうちの1つを特定選択回路として指定し、前記特定選択回路は、前記複数のプログラム回路のうちの前記特定プログラム回路を指定する。
【0052】
この場合、前記複数の選択回路と前記複数のプログラム回路は、夫々冗長判定信号線に接続されていてもよい。前記複数の選択回路の前記特定選択回路以外の前記選択回路は、対応する前記冗長判定信号線を非選択状態とし、前記特定選択回路は、前記複数の冗長判定信号線のうちの対応する特定のものを選択状態とする。前記特定プログラム回路の前記特定プログラム部以外の前記複数のプログラム部は前記特定冗長判定信号線を選択状態にする。前記特定冗長判定信号線は、前記特定プログラム部の前記プログラム状態に従って、前記選択状態と前記非選択状態のいずれかに設定される。前記デコーダキラー回路は、前記複数の冗長判定信号線に接続され、前記第1モードにおいて、前記特定冗長判定信号線が前記選択状態と前記非選択状態のいずれに設定されているかを示す信号を前記プログラム状態信号として出力する。
【0053】
また、前記複数のプログラム回路の各々は、前記第1アドレスの複数のアドレスビットの各々に対して2つの前記プログラム部を有してもよいし、前記第1アドレスの複数のアドレスビットの各々に対して1つの前記プログラム部を有していてもよい。後者の場合、前記複数のプログラム回路の各々は、そのプログラム回路が使用されているか否かを示すためのプログラム部を更に具備していてもよい。
【0054】
前記アドレス出力部は、前記第1アドレスと前記第2アドレスを同時に出力してもよいし、先ず前記第2アドレスを出力し、前記第2アドレスが前記デコーダ制御ブロックによりラッチされた後、前記第1アドレスを出力してもよい。
第2モードにおいて、前記冗長デコーダ制御ブロックは、前記第1アドレスに基づいて、前記複数のプログラム回路のうちの1つを選択プログラム回路として選択し、前記第2アドレスを変えて前記選択プログラム回路を特定してプログラム回路信号を前記出力バッファに出力する。前記第2モードにおいて、前記出力バッファは、前記プログラム回路信号を出力する。
【0055】
本発明の第3の観点では、冗長回路は、複数のプログラム回路(4,4C−1,2,3,4)と第1アドレス設定回路(4、4C−0)とを有する冗長デコーダ(4、4C)を有する。前記複数のプログラム回路の各々は、複数のプログラム部を有し、前記第1アドレス設定回路は、複数のアドレスビットの第1アドレスに基づいて、特定プログラム回路の前記複数のプログラム部のうちの特定プログラム部を指定する。冗長回路は、また、第2アドレス基づいて前記複数のプログラム回路のうちの前記特定プログラム回路を選択する冗長デコーダ選択回路(2,2A,2B,2C)と、前記特定プログラム部のプログラム状態を示すプログラム状態データを生成するキラー回路(6)とを具備する。
【0056】
また、前記複数のプログラム回路の各々は、前記複数のプログラム部として、前記第1アドレスの前記複数のアドレスビットの各々に対して、True側とNot側の2つの前記プログラム部を有していてもよい。この場合、前記第1アドレス設定回路は、第1と第2の制御信号を受信し、前記第1と第2の制御信号の一方に基づいて前記True側で前記特定プログラム部の指定を可能とし、他方に基づいて前記Not側で前記特定プログラム部の指定を可能とする。
【0057】
また、前記複数のプログラム回路の各々は、前記複数のプログラム部として、前記第1アドレスの前記複数のアドレスビットの各々に対して、1つの前記プログラム部を有していてもよい。この場合、前記第1アドレス設定回路は、第1と第2の制御信号を受信し、前記第1と第2の制御信号に基づいて前記特定プログラム部の指定する。
【0058】
また、冗長回路は、前記冗長デコーダに、前記複数のアドレスビットのうちの、前記特定プログラム部に対応する前記アドレスビットだけが特定値である前記第1アドレスを前記冗長デコーダに出力するアドレス出力部(19)を更に具備してもよい。前記アドレス出力部は、前記特定値をもつ前記アドレスビットを前記複数のアドレスビットの中で順番に変える第1スキャンを行いながら前記第1アドレスを前記冗長デコーダに出力することが好ましい。また、前記アドレス出力部は、前記複数のプログラム回路のうちで前記特定プログラム回路が順番に選択されるように前記第2アドレスを前記冗長デコーダ選択回路に出力してもよい。
【0059】
また、冗長回路は、前記第1アドレスと前記第2アドレスを前記冗長デコーダと前記冗長デコーダ選択回路に同時に供給するアドレス出力部(19)を更に具備していてもよい。あるいは、先ず前記第2アドレスを前記冗長デコーダ選択回路に供給し、前記第2アドレスが前記冗長デコーダ選択回路に保持された後、前記第1アドレスを前記冗長デコーダに供給するアドレス出力部(19)を更に具備してもよい。
【0060】
また、第4の観点では、冗長回路は、複数のプログラム回路(4,4C−1,2,3,4)と第1アドレス設定回路(4、4C−0)とを有する冗長デコーダ(4、4C)を具備する。前記複数のプログラム回路の各々は、複数のプログラム部を有し、前記第1アドレス設定回路は、複数のアドレスビットの第1アドレスに基づいて、特定プログラム回路の前記複数のプログラム部をアクセスする。また、冗長回路は、第2アドレス基づいて前記複数のプログラム回路のうちの前記特定プログラム回路を選択する冗長デコーダ選択回路(2,2A,2B,2C)と、前記第1アドレスを順番に変えながら、前記第1アドレス設定回路に供給するアドレス出力回路(19)と、前記複数のプログラム部の少なくとも1つプログラム状態が前記第1アドレスの対応する前記アドレスビットと一致するときプログラム状態データを生成するキラー回路(6)とを具備する。
また、半導体記憶装置は、上記のうちのいずれかの冗長回路を有していることが好ましい。
【0061】
【発明の実施の形態】
以下、添付図面を参照して、本発明の冗長回路を有する半導体記憶装置を詳細に説明する。
【0062】
図1は、第1実施形態による半導体記憶装置の全体構成を示すブロック図である。図1を参照して、半導体記憶装置は、冗長制御ブロック10、テストモードエントリブロック12、デコーダキルエントリブロック13、コマンドデコーダ14、制御ロジック回路15、モードレジスタ16、クロックジェネレータ17、DLL回路18、ローアドレスバッファ&リフレッシュカウンタ19、カラムアドレスバッファ&バーストカウンタ20、データコントロールロジック回路21、カラムデコーダ22、センスアンプリファイア23、ローデコーダ24、ロー冗長セルアレイ25、メモリセルアレイ26、ラッチ回路27、データ出力バッファ28、データ入力バッファ29を有している。
【0063】
アドレスは、テストモードエントリブロック12、デコーダキルエントリブロック13、コマンドデコーダ14、モードレジスタ16、ローアドレスバッファ&リフレッシュカウンタ19、カラムアドレスバッファ&バーストカウンタ20に供給されている。
【0064】
クロックジェネレータ17は、クロック信号CK、/CK、クロックイネーブルCKEを受信して内部クロック信号を発生し、半導体記憶装置の各部に供給する。DLL回路は、クロック信号CK、/CKを受信して同期信号をラッチ回路27、データ出力バッファ28、データ入力バッファ29に出力している。
コマンドデコーダ14は、チップセレクト信号/CS、ローアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル/WE信号、及びアドレスを受信してデコード結果を制御ロジック回路15に出力する。モードレジスタ16は、アドレスを受信して動作モードを設定して制御ロジック回路15に出力する。制御ロジック15は、コマンドデコーダ14からの出力とモードレジスタ16の出力に基づいて、クロックジェネレータ17からの内部クロック信号に応答して制御信号を発生する。制御信号は、冗長制御ブロック10、テストモードエントリブロック12、デコーダキルエントリブロック13、ローアドレスバッファ&リフレッシュカウンタ19、カラムアドレスバッファ&バーストカウンタ20、センスアンプリファイア23、ローデコーダ24、ラッチ回路27に供給される。こうして、半導体記憶装置内の各部の動作が制御される。尚、冗長制御ブロック10に供給される制御信号は、プリチャージ信号45である。
【0065】
ここで、冗長回路を使用せずデータをリード/ライトする場合の動作は、公知であるので、簡単に説明する。アドレスがローアドレスバッファ19とカラムアドレスバッファ20に保持され、夫々保持されているアドレスに基づいてローデコーダ24とカラムデコーダ22は、メモリセルアレイ26のアドレスを指定する。リード動作の場合には、メモリセルアレイ26から読み出されたデータはセンスアンプリファイア23でセンスされ、データコントロールロジック回路21、ラッチ回路27、データ出力バッファ28を介して外部に読み出される。また、ライト動作の場合には、データ入力バッファ29に入力されるデータは、ラッチ回路27、データコントロールロジック回路21を介してセンスアンプリファイア23に供給され、センスアンプリファイア23を介してメモリセルアレイ26の指定されたアドレスに書き込まれる。
【0066】
次に、本発明と関係する冗長制御について説明する。
図2を参照して、冗長制御ブロック10は、冗長デコーダ選択回路2、冗長デコーダ4、デコーダキラー回路6を有している。この例では、冗長デコーダ選択回路2は、アドレス設定回路2−0と選択回路2−1、2−2、2−3、2−4を有している。冗長デコーダ4は、冗長デコーダ選択回路2の構成に対応して、アドレス設定回路4−0とヒューズ回路4−1、4−2、4−3、4−4を有している。各ヒューズ回路は複数のヒューズ部を有し、各ヒューズ部はヒューズ(ヒューズ素子、プログラム素子ともよばれる)を有する。このヒューズは、冗長動作に依存して予め切断され、プログラムされる。ヒューズ回路はプログラム回路として機能し、ヒューズ部はプログラム部として機能するため、プログラム回路およびプログラム部として呼ばれることがある。アドレス設定回路2−0とアドレス設定回路4−0とはTrueテストモード信号RTT41とNotテストモード信号RTN42とを共有している。選択回路2−1、2−2、2−3、2−4の各々は、ヒューズ回路4−1、4−2、4−3、4−4のうちの対応するものと冗長判定信号線を共有し、冗長判定信号43を出力する。
【0067】
制御ロジック回路15は、コマンドデコーダ14からのデコード結果とモードレジスタ16からのモード信号に基づいて制御信号としてテストモード信号を生成し、テストモードエントリブロック12とデコーダキルエントリブロック13に供給する。テストモードエントリブロック12は、テストモード信号と入力アドレスに基づいてTrueテストモード信号RTT41とNotテストモード信号RTN42を生成し、冗長デコーダ選択回路2と冗長デコーダ4に供給する。デコーダキルエントリブロック13は、テストモードエントリ信号と入力アドレスに基づいて、デコーダキルエントリ信号40を生成してデータ出力バッファ28に出力する。また、制御ロジック回路15は、プリチャージ信号45を制御信号として冗長デコーダ4に供給する。ローアドレスバッファ&リフレッシュ回路19は、入力アドレスあるいは内部で生成されるアドレスをローデコーダ24、冗長デコーダ選択回路2、冗長デコーダ3に供給する。
【0068】
これにより、冗長デコーダ選択回路2は、Trueテストモード信号RTT41とNotテストモード信号RTN42とアドレスに基づいて、各選択回路ごとに冗長判定信号43の選択動作を行う。冗長デコーダ4は、Trueテストモード信号RTT41とNotテストモード信号RTN42とアドレスに基づいて各ヒューズ回路ごとに冗長判定信号43を出力する。冗長判定信号43は、ロー冗長セルアレイ25に供給され、冗長セルローを指定するために使用される。また、冗長判定信号43は、デコーダキラー回路6に供給される。デコーダキラー回路6は、冗長判定信号43からデコーダキラー信号44を生成し、ローデコーダ24とデータ出力バッファ28に出力する。ローデコーダ24の動作は、デコーダキラー信号44に応答して禁止される。データ出力バッファ28は、デコーダキラー信号44に応答してデコーダキラー信号44を出力する。
【0069】
次に、冗長制御ブロック10の回路の詳細を図2を参照して説明する。
上記のように、冗長デコーダ4は、アドレス設定回路4−0とヒューズ回路4−1、4−2、4−3、4−4を有している。アドレス設定回路4−0には、Trueテストモード信号RTT41とNotテストモード信号RTN42が供給され、アドレスA0からAjが入力されている。
ヒューズ回路部4−1、4−2、4−3、4−4は同じ回路構成を有し、夫々冗長判定信号43(43−1,43−2,43−3,43−4)と接続されている。従って、ヒューズ回路部4−1について説明する。ヒューズ回路部4−1は、P−チャンネルトランジスタを有する。P−チャンネルトランジスタのソースは、電源電圧Vccに接続され、ドレインは冗長判定信号43−1に接続されている。P−チャンネルトランジスタのゲートには、制御ロジック回路15からプリチャージ信号45が供給されている。また、ヒューズ回路部4−1は、アドレスビットA0、・・・、Ajの各々に対してNot側ヒューズ部とTrue側ヒューズ部を有している。Not側ヒューズ部とTrue側ヒューズ部の各々は、Nチャンネルトランジスタとヒューズとを有している。Nチャンネルトランジスタのドレインは、冗長判定信号43−1に接続され、そのソースはヒューズの一端に接続されている。ヒューズの他端は接地されている。ヒューズは、冗長アドレスにより切断され、ヒューズ回路4−1はプログラムされている。
【0070】
アドレス設定回路4−0では、アドレスA0のNot側に対してNOR回路65−1が設けられている。NOR回路65−1の一方の入力端子にはアドレスA0が供給され、他方の入力端子にはTrueテストモード信号RTT41が供給されている。また、アドレスA0のTrue側に対してインバータ65−3とNOR回路65−2が設けられている。アドレスA0は、インバータ65−3を介してNOR回路65−2の一方の入力端子に供給されている。NOR回路の他方の入力端子にはNotテストモード信号RTN42が供給されている。NOR回路65−1の出力は、各ヒューズ回路の、アドレスビットA0に対応するNot側のNチャンネルトランジスタのゲートに供給されている。NOR回路65−2の出力は、各ヒューズ回路の、アドレスビットA0に対応するTrue側のNチャンネルトランジスタのゲートに供給されている。アドレスA1〜Ajについても同様である。
【0071】
従って、Trueテストモード信号RTT41がHレベルのとき、各アドレスビットのNot側のNOR回路(例えば、65−1)の出力は、アドレスビットの値に関係なくLレベルとなる。こうして、各ヒューズ回路内の対応するNチャンネルトランジスタはOFF状態となる。一方、Trueテスト信号41がLレベルのとき、各アドレスビットのNot側のNOR回路(例えば、65−1)の出力は、アドレスビットの値に依存して変化する。従って、各ヒューズ回路内の対応するNチャンネルトランジスタは、対応するアドレスビットに従ってON/OFF状態となる。
【0072】
また、Notテストモード信号RTN42がHレベルのとき、各アドレスビットのTrue側のNOR回路(例えば、65−2)の出力は、アドレスビットの値に関係なくLレベルとなる。従って、各ヒューズ回路内の対応するNチャンネルトランジスタはOFF状態となる。一方、Trueテストモード信号41がLレベルのとき、各アドレスビットのTrue側のNOR回路(例えば、65−2)の出力は、アドレスビットの値に依存して変化する。従って、ヒューズ回路内の対応するNチャンネルトランジスタは、対応するアドレスビットに従ってON/OFF状態となる。
【0073】
選択回路2−1、2−2、2−3、2−4は同じ回路構成を有する。従って、選択回路2−1について説明する。選択回路2−1は、2つのNチャンネルトランジスタ2−1A0と2−1A1を有している。各Nチャンネルトランジスタのドレインは、冗長判定信号43−1に接続され、そのソースは接地され、そのゲートはアドレス設定回路2−0からの信号に接続されている。
【0074】
アドレス設定回路2−0では、NOR回路60と、アドレスRA0のNot側に対してNOR回路61−1が設けられている。NOR回路60は、Trueテストモード信号RTT41とNotテストモード信号RTN42に接続されている。NOR回路61−1の一方の入力端子にはアドレスRA0が供給され、他方の入力端子にはNOR回路60の出力が供給されている。また、アドレスRA0のTrue側に対してインバータ61−3とNOR回路61−2が設けられている。アドレスRA0は、インバータ61−3を介してNOR回路61−2の一方の入力端子に供給されている。NOR回路61−2の他方の入力端子にはNOR回路60の出力が供給されている。アドレスビットRA1に対するNOR回路62−1、62−2とインバータ62−3も同様である。NOR回路61−1の出力は、選択回路2−1と2−2のNチャンネルトランジスタ2−1A0、2−2A0のゲートに供給されている。NOR回路61−2の出力は、選択回路2−3と2−4のNチャンネルトランジスタ2−3A0、2−4A0のゲートに供給されている。NOR回路62−1の出力は、選択回路2−1と2−3のNチャンネルトランジスタ2−1A1と2−3A1のゲートに供給されている。NOR回路62−2の出力は、選択回路2−2と2−4の他方のNチャンネルトランジスタ2−2A1,2−4A1のゲートに供給されている。
【0075】
従って、Trueテストモード信号RTT41とNotテストモード信号RTN42の両方がLレベルのとき、NOR回路60の出力は、Hレベルとなり、各NOR回路61−1、61−2、62−1、62−2の出力は、アドレスビットの値に関係なくLレベルとなる。従って、各選択回路内の対応するNチャンネルトランジスタはOFF状態となる。従って、冗長デコーダ選択回路2は、選択(可能)状態(Disable状態)となり、冗長デコーダ4に影響を与えないことになる。一方、Trueテストモード信号RTT41とNotテストモード信号RTN42の一方がHレベルのとき、NOR回路60の出力は、Lレベルとなり、各NOR回路61−1、61−2、62−1、62−2の出力は、アドレスビットの値に依存して変化する。従って、各選択回路内の対応するNチャンネルトランジスタは、対応するアドレスビットに従って、ON/OFF状態となる。
【0076】
デコーダキラー回路6は、冗長判定信号43−1、43−2、43−3、43−4を入力するNOR回路を有し、デコーダキラー信号44を生成する。
【0077】
尚、冗長デコーダ選択回路2に供給されるアドレスRA0、RA1は、冗長デコーダ4に供給される冗長アドレスA0〜Ajとは異なり、冗長アドレスA0〜Ajと並列的に入力される。
【0078】
次に、本発明の第1実施の形態による半導体記憶装置の冗長制御の動作モードについて図3を参照して説明する。本発明の第1実施の形態による半導体記憶装置の冗長制御には4つのモードがある。即ち、(1)通常モード(Normal)、(2)冗長セルチェックテスト(Redundancy Cell Check Test)モード、(3)ロールコールテスト(Roll Call Test)モード、(4)ヒューズチェックテスト(Fuse Check Test)モードである。(1)通常モードでは、ロー冗長セルアレイ25へのアクセスが行われる。このために、デコーダキルエントリブロック13からのデコーダキルエントリ信号40がLレベルにあり、テストモードエントリブロック12からのTrueテストモード信号RTT41とNotテストモード信号RTN42はLレベルとされる。(2)冗長セルチェックテストモードでは、ロー冗長セルアレイ25が正常か否かが判定される。このために、デコーダキルエントリブロック13からのデコーダキルエントリ信号40がLレベルにあり、テストモードエントリブロック12からのTrueテストモード信号RTT41とNotテストモード信号RTN42は共にHレベルとされる。(3)ロールコールテストモードでは、冗長アドレスが冗長デコーダ4の各ヒューズ回路4−1,4−2,4−3,4−4のいずれかに正しくプログラムされているか否かがチェックされる。このために、デコーダキルエントリブロック13からのデコーダキルエントリ信号40がHレベルにあり、テストモードエントリブロック12からのTrueテストモード信号RTT41とNotテストモード信号RTN42はLレベルとされる。(4)ヒューズチェックテストモードでは、冗長アドレスが冗長デコーダ4の各ヒューズ回路4−1,4−2,4−3,4−4の各ヒューズ部のヒューズがプログラムされているか否か、即ち切断されているか否かがテストされる。このために、デコーダキルエントリブロック13からのデコーダキルエントリ信号40がHレベルにあり、テストモードエントリブロック12からのTrueテストモード信号RTT41とNotテストモード信号RTN42の何れかはHレベルとされる。
【0079】
以下に、上記の4つのモードでの動作を詳細に説明する。4つの動作モードのいずれにおいても、先ず制御ロジック回路15から制御信号としてパルス状にLレベルのプリチャージ信号45が冗長デコーダ4に供給される。これにより、ヒューズ回路4−1、4−2、4−3、4−4の各々のP−チャンネルトランジスタがON状態となり、ヒューズ回路4−1、4−2、4−3、4−4の夫々に対する冗長判定信号43−1、43−2、43−3、43−4が電源電圧Vcc(Hレベル)に設定される。
【0080】
まず、(1)通常モードについて説明する。テストモードエントリブロック12は、制御ロジック回路15からの制御信号と入力アドレスに基づいて共にLレベルのTrueテストモード信号RTT41とNotテストモード信号RTN42を出力する。また、デコーダキルエントリブロック13は、制御ロジック回路15からの制御信号と入力アドレスに基づいてLレベルのデコーダキルエントリ信号40を出力する。このため、冗長デコーダ選択回路2のアドレス設定回路2−0のNOR回路60の出力はHレベルとなり、アドレス設定回路2−0の全てのNOR回路61−1、61−2、62−1、62−2の出力は全てLレベルとなる。結果として、選択回路2−1、2−2、2−3、2−4の全てのNチャンネルトランジスタはOFF状態となり、冗長デコーダ選択回路2は選択(可能)状態(Disable状態)となる。このように、制御信号によりアドレス設定回路の出力を、入力されるアドレス信号に関係なく、特定レベルとすることですべての冗長判定信号を選択(可能)状態することをDisable状態と呼ぶ。従って、選択回路2−1、2−2、2−3、2−4は、冗長判定信号43をすべて選択し、実質的な冗長判定信号の選択/非選択をプログラム回路において行わせるのである。なお、選択(可能)状態(Diable状態)と反対の状態は、非選択状態(アドレス依存状態)と呼ばれる。
【0081】
冗長デコーダ4のアドレス設定回路4−0では、全てのNOR回路がアクティブであり、ローアドレスバッファ19から入力されるアドレスA0〜Ajに従って、NOR回路の出力は変化する。
【0082】
通常入力されるアドレスA0〜Ajに対応するようにヒューズが切断されている。しかしながら、冗長セルアレイが未使用で、全てのヒューズが未切断の場合には、アドレスA0〜AjはNot側信号とTrue側信号が入力されるため、必ず一方のトランジスタがONするので、ヒューズ回路4−1、4−2、4−3、4−4の冗長判定信号43−1、43−2、43−3、43−4のいずれもがLレベルとなる。冗長判定信号43(43−1、43−2、43−3、43−4)はロー冗長セルアレイ25と、デコーダキラー回路6に出力される。ロー冗長セルアレイ25はLレベルの全ての冗長判定信号43は無視する。デコーダキラー回路6は、全てLレベルの冗長判定信号43からHレベルのデコーダキラー信号44を発生し、ローデコーダ24とデータ出力バッファ28に出力する。このとき、デコーダキルエントリブロック13からはLレベルのデコーダキルエントリ信号40が出力されているので、デコーダキラー信号44がデータ出力バッファ28から出力されることはない。また、デコーダキラー信号44がHレベルであるとき、ローデコーダ24は正常に動作する。これにより、メモリセルアレイ26を用いて、センスアンプリファイア23、データコントロールロジック回路21、ラッチ回路27、データ出力バッファ28、データ入力バッファ29を介してリード/ライト動作が行われる。
【0083】
一方、冗長セルアレイが使用された場合、ヒューズ回路4−1、4−2、4−3、4−4の冗長判定信号43−1、43−2、43−3、43−4のいずれかが、アドレスA0〜Ajに基づいてHレベルとなる場合には、デコーダキラー回路6は、Lレベルのデコーダキラー信号44を発生し、ローデコーダ24とデータ出力バッファ28に出力する。このとき、デコーダキルエントリブロック13からはLレベルのデコーダキルエントリ信号40が出力されているので、デコーダキラー信号44がデータ出力バッファ28から出力されることはない。また、Lレベルのデコーダキラー信号44に応答してローデコーダ24は不活性状態に設定され、その動作を停止する。従って、メモリセルアレイ26が使用されることはない。また、冗長判定信号43−1、43−2、43−3、43−4は、ロー冗長セルアレイ25に供給され、ロー冗長セルアレイ25内の1つの冗長セルローが選択される。選択された冗長セルローに対して、センスアンプリファイア23、データコントロールロジック回路21、ラッチ回路27、データ出力バッファ28、データ入力バッファ29を介してリード/ライト動作が行われる。尚、カラムアドレスバッファ20とカラムデコーダ22は必要により使用される。こうして、選択された冗長セルローに対して必要なデータを選択する。
【0084】
次に、(2)冗長セルチェックテストモードの動作について説明する。冗長セルチェックテストモードでは、テストモードエントリブロック12は、制御ロジック回路15からの制御信号とアドレスに基づいて、共にHレベルのTrueテストモード信号RTT41とNotテストモード信号RTN42を出力する。また、デコーダキルエントリブロック13は、制御ロジック回路15からの制御信号とアドレスに基づいて、Lレベルのデコーダキルエントリ信号40を出力する。
【0085】
Trueテストモード信号RTT41とNotテストモード信号RTN42は、共にHレベルであるので、冗長デコーダ選択回路2のアドレス設定回路2−0のNOR回路60の出力はLレベルとなり、アドレス設定回路2−0のNOR回路61−1、61−2、62−1、62−2の出力はアドレスRA0とRA1に基づいて決定されることになる。結果として、アドレスRA0とRA1に基づいて選択回路2−1、2−2、2−3、2−4の冗長判定信号43−1、43−2、43−3、43−4うちの1つがHレベルとなり、他のものは全てLレベルとなる。
【0086】
一方、Trueテストモード信号RTT41とNotテストモード信号RTN42は、共にHレベルであるので、冗長デコーダ4のアドレス設定回路4−0では、全てのNOR回路の出力がLレベルとなる。従って、ヒューズ回路4−1、4−2、4−3、4−4の中の全てのNチャンネルトランジスタがOFF状態となり、冗長デコーダ4は選択(可能)状態(Disable状態)となり、冗長判定信号43に影響を与えない。
冗長判定信号43(43−1、43−2、43−3、43−4)はロー冗長セルアレイ25と、デコーダキラー回路6に出力される。冗長判定信号43の何れかがHレベルであるので、デコーダキラー回路6は、Lレベルのデコーダキラー信号44を発生し、ローデコーダ24とデータ出力バッファ28に出力する。このとき、デコーダキルエントリブロック13からはLレベルのデコーダキルエントリ信号40が出力されているので、デコーダキラー信号44がデータ出力バッファ28から出力されることはない。また、デコーダキラー信号44がLレベルであるとき、Lレベルのデコーダキラー信号44に応答してローデコーダ24は不活性状態に設定され、その動作を停止する。従って、メモリセルアレイ26が使用されることはない。また、冗長判定信号43−1、43−2、43−3、43−4は、ロー冗長セルアレイ25に供給され、ロー冗長セルアレイ25内の1つの冗長セルローが選択される。選択された冗長セルローに対して、センスアンプリファイア23、データコントロールロジック回路21、ラッチ回路27、データ出力バッファ28、データ入力バッファ29を介してリード/ライト動作が行われる。
【0087】
このとき、ローアドレスバッファ19から供給されるアドレスRA0とRA1が順次変えられれば、ロー冗長セルアレイ25の冗長セルローの冗長セルから順番にデータをデータ出力バッファ28を介して読み出すことができ、冗長セルローの各メモリセルの状態をチェックすることができる。
【0088】
ここで、冗長選択デコーダ2に入力される選択回路アドレスRA0、RA1は、冗長デコーダ4に入力される冗長アドレスA0〜Ajとは異なり、冗長アドレスA0〜Ajと並列的に入力される。
【0089】
次に、(3)ロールコールテストモードの動作について説明する。ロールコールテストモードでは、テストモードエントリブロック12は、制御ロジック回路15からの制御信号とアドレスに基づいて、共にLレベルのTrueテストモード信号RTT41とNotテストモード信号RTN42を出力する。また、デコーダキルエントリブロック13は、制御ロジック回路15からの制御信号とアドレスに基づいて、Hレベルのデコーダキルエントリ信号40をデータ出力バッファ28に出力する。このため、冗長デコーダ選択回路2のアドレス設定回路2−0のNOR回路60の出力はHレベルとなり、アドレス設定回路2−0の全てのNOR回路61−1、61−2、62−1、62−2の出力は全てLレベルとなる。結果として、選択回路2−1、2−2、2−3、2−4の全てのNチャンネルトランジスタはOFF状態となり、冗長デコーダ選択回路2は選択(可能)状態となる。従って、選択回路2−1、2−2、2−3、2−4は、冗長判定信号43に影響を与えず、また冗長デコーダ選択回路2は冗長デコーダ4のヒューズ回路の選択に影響を与えない。
【0090】
一方、冗長デコーダ4のアドレス設定回路4−0では、全てのNOR回路がアクティブであり、アドレス依存状態(非選択状態)となり、ローアドレスバッファ19から入力されるアドレスA0〜Ajに従って、NOR回路の出力は変化する。
入力されるアドレスA0〜Ajに対応するようにヒューズが切断されているヒューズ回路が存在するときには、ヒューズ回路4−1、4−2、4−3、4−4の冗長判定信号43−1、43−2、43−3、43−4のいずれかが、アドレスA0〜Ajに基づいてHレベルとなる。この場合には、冗長判定信号43−1、43−2、43−3、43−4は、デコーダキラー回路6とロー冗長セルアレイ25に出力される。デコーダキラー回路6は、Lレベルのデコーダキラー信号44を発生し、ローデコーダ24とデータ出力バッファ28に出力する。このとき、デコーダキルエントリブロック13からはHレベルのデコーダキルエントリ信号40が出力されているので、デコーダキラー信号44はデータ出力バッファ28から出力される。また、Lレベルのデコーダキラー信号44に応答してローデコーダ24は不活性状態に設定され、その動作を停止する。従って、メモリセルアレイ26が使用されることはない。また、冗長判定信号43−1、43−2、43−3、43−4は、ロー冗長セルアレイ25に供給され、ロー冗長セルアレイ25内のHレベルの冗長判定信号に対応する1つの冗長セルローが選択される。選択された冗長セルローからセンスアンプリファイア23、データコントロールロジック回路21、ラッチ回路27を介してデータが読み出されたとしても、デコーダキルエントリ信号40がHレベルにあるので、冗長セルローからのデータがデータ出力バッファ28から出力されることもない。従って、アドレスA0〜Ajが冗長動作で使用されているか否かを判定することができる。
また、ローアドレスバッファ19から出力されるアドレスA0からAjを順次変えれば、ロー冗長セルアレイ25を使用するアドレスを知ることができる。
【0091】
次に、(4)ヒューズチェックテスト時の動作について説明する。ヒューズチェックテストモードでは、テストモードエントリブロック12は、制御ロジック回路15からの制御信号とアドレスに基づいて、一方がHレベルで他方がLレベルであるTrueテストモード信号RTT41とNotテストモード信号RTN42を出力する。以下の例では、Trueテストモード信号RTT41がHレベルであり、Notテストモード信号RTN42はLレベルである。また、デコーダキルエントリブロック13は、制御ロジック回路15からの制御信号とアドレスに基づいて、Hレベルのデコーダキルエントリ信号40をデータ出力バッファ28に出力する。これにより、データ出力バッファ28は、ラッチ回路27からのデータではなく、デコーダキラー回路6からのデコーダキラー信号44を出力する。
【0092】
この例では、Trueテストモード信号RTT41がHレベルであるので、冗長デコーダ選択回路2のアドレス設定回路2−0のNOR回路60の出力はLレベルとなり、アドレス設定回路2−0のNOR回路61−1、61−2、62−1、62−2の出力はアドレスRA0とRA1に基づいて決定されることになる。結果として、アドレスRA0とRA1に基づいて選択回路2−1、2−2、2−3、2−4の冗長判定信号43−1、43−2、43−3、43−4うちの1つがHレベルとなり、他のものは全てLレベルとなる。即ち、冗長選択デコード回路により特定の冗長判定信号が選択され、他の冗長判定信号は非選択とする。
【0093】
一方、Trueテストモード信号RTT41がHレベルであるので、冗長デコーダ4のアドレス設定回路4−0では、Not側のNOR回路、即ちNOR回路65−1とそれに対応するNOR回路の出力がLレベルとなる。従って、ヒューズ回路4−1、4−2、4−3、4−4の中のNot側の全てのNチャンネルトランジスタがOFF状態となる。一方、Notテストモード信号RTN42がLレベルであるので、冗長デコーダ4のアドレス設定回路4−0では、True側のNOR回路、即ちNOR回路65−2とそれに対応するNOR回路の出力は、アドレスA0〜Ajに基づいて決定される。従って、ヒューズ回路4−1、4−2、4−3、4−4の中の、有効なヒューズ回路のTrue側の全てのNチャンネルトランジスタはアドレスA0〜Ajに依存してON/OFF状態となることができる。即ち、冗長デコーダにおいても冗長判定信号を選択状態/非選択状態とする。
【0094】
従って、例えば、特定のアドレスRA0とRA1をアドレス設定回路2−0に供給することにより、選択回路2−1を選択することができる。このとき、冗長判定信号43−1だけがHレベルにあり、冗長判定信号43−2、43−3、43−4はLレベルとなる。ヒューズ回路4−1では、Trueテストモード信号RTT41がHレベルであるので、Not側のNチャンネルトランジスタは、OFF状態である。この状態で、アドレスA0〜Ajが与えられると、True側のヒューズが正しく切断されていれば、冗長判定信号43−1はHレベルとなる。冗長判定信号43は、デコーダキラー回路6に供給され、デコーダキラー回路6はLレベルのデコーダキラー信号44を発生し、データ出力バッファ28に出力する。このとき、デコーダキルエントリブロック13からはHレベルのデコーダキルエントリ信号40がデータ出力バッファ28に出力されているので、Lレベルのデコーダキラー信号44はデータ出力バッファ28から外部に出力される。
【0095】
このようにして、ヒューズ回路4−1のTrue側のヒューズの切断状態を調べることができるが、ヒューズ回路4−1内では、True側のNチャンネルトランジスタとヒューズの複数の組は並列に設けられているので、その複数の組の1つでもヒューズが未切断でNチャンネルトランジスタのゲート入力をHレベルとすることで、ヒューズ回路4−1の冗長判定信号43は、Lレベルとなってしまう。また、Nチャンネルトランジスタのゲート入力をLレベルとすることでヒューズの切断/未切断に無関係とすることができる。そこで、ローアドレスバッファ19から供給されるアドレスA0からAjを変えながら、上記の動作を行えば、ヒューズ回路4−1で各アドレスビットに対応するTrue側のヒューズが正しく切断されているか否かを知ることができる。
【0096】
具体的には、例えば、A0のみがHレベルであり、A1からAjがLレベルであるアドレスがローアドレスバッファ19から供給される。このとき、アドレスビットA0のTrue側のNOR回路の出力のみがHレベルとなっているので、ヒューズ回路内のアドレスビットA0のTrue側に対応するヒューズ部のNチャンネルトランジスタだけがON状態となる。その他のNチャンネルトランジスタはOFF状態にある。従って、アドレスビットA0のTrue側に対応するヒューズ部のヒューズが正しく切断されていれば、冗長判定信号43−1はHレベルを維持し、そのヒューズが切断されていなければ、冗長判定信号43−1はLレベルとなる。冗長判定信号43は、デコーダキラー回路6に出力され、判定結果はデータ出力バッファ28から出力される。次に、HレベルをアドレスビットA1に移し、その他のアドレスビットをLレベルとすれば、アドレスビットA1のTrue側に対応するヒューズの切断状態を知ることができる。このように、Hレベルのアドレスビットを順次変えることにより、ヒューズ回路4−1内のTrue側のヒューズの切断状態を知ることができる。
【0097】
また、ヒューズ回路4−1のNot側のヒューズの切断状態を調べるためには、Trueテストモード信号RTT41をLレベルにし、Notテストモード信号をHレベルとして同様のテスト動作を行えばよい。このとき、アドレスとしては、アドレスビットA0〜Ajのうちの、切断状態を調べたい特定の1つだけがLレベルであり、他のアドレスビットはHレベルとされる。
【0098】
更に、ヒューズ回路4−2、4−3、4−4の各々をテストする場合には、アドレスRA0とRA1を変えて、ヒューズ回路4−2、4−3、4−4のうちの1つを指定し、上記と同様のテスト動作を行えばよい。
こうして、冗長デコーダ4内の各ヒューズ回路のTrue側のヒューズとNot側のヒューズの各々一本の切断状態を知ることができる。
【0099】
従来の冗長回路を有する半導体記憶装置では、ヒューズ回路の各ヒューズ部の一本ごとにヒューズが正しく切断されているか否かを調べる術がなかった。しかしながら、本願発明では、従来の冗長回路から回路規模を大幅に増やすことなく、テストモードエントリブロック12から2つの制御信号が冗長デコーダ4に供給されている。冗長選択デコーダ回路と冗長でコーダをともにアクティブとし、入力された制御信号とアドレスに応じて、冗長選択デコーダ回路により特定の冗長判定信号のみをHレベルの選択状態とし、冗長でコーダにおいては調査をしたいヒューズに対応するプルダウントランジスタのみを導通状態、その他を非導通状態とするようにアドレス入力を設定することにより、特定の冗長判定信号はHレベルまたはLレベルとなる。この特定の冗長判定信号を出力回路から出力することによりヒューズの切断/非切断の状態を調べることが可能となる。
【0100】
次に、図4から図6を参照して、本発明の第2実施形態による冗長回路付の半導体記憶装置について説明する。第2実施形態による冗長回路付の半導体記憶装置では、冗長セルの位置と対応するアドレスを調べるモードが追加されている。図1から図3と同じ構成要素については同じ符号を付してその詳細な説明を省略する。
【0101】
図4を参照して、第2実施形態が第1実施形態と異なる点は、テストモードエントリブロック12AがTrueテストモード信号RTT41、Notテストモード信号RTN42に加えて、テストモード信号TSEL46を生成することにある。テストモード信号TSEL46は、冗長デコーダ選択回路2Aに出力されるが、冗長デコーダ4には供給されない。一方、Trueテストモード信号RTT41とNotテストモード信号RTN42は、冗長デコーダ選択回路2Aには出力されないが、冗長デコーダ4には供給される。第2実施形態は、その他の構成は第1実施形態と同様である。
【0102】
図5は、冗長デコーダ選択回路2A、冗長デコーダ4、デコーダキラー回路6の詳細を示している。図5を参照して、冗長デコーダ選択回路2Aは、アドレス設定回路2A−0と、選択回路2A−1、2A−2、2A−3、2A−4を有している。アドレス設定回路2A−0が、第1実施形態と異なる点は、Trueテストモード信号RTT41とNotテストモード信号RTN42を受信するNOR回路60に代えて、テストモード信号TSEL46を受信するインバータ60Aが使用されていることにある。第2実施形態においてHレベルのテストモード信号TSEL46がインバータ60Aに供給されることは、第1実施形態において少なくとも一方がHレベルであるTrueテストモード信号RTT41とNotテストモード信号RTN42がNOR回路60に供給されることに対応する。また、第2実施形態においてLレベルのテストモード信号TSEL46がインバータ60Aに供給されることは、第1実施形態において共にLレベルであるTrueテストモード信号RTT41とNotテストモード信号RTN42がNOR回路60に供給されることに対応する。以上から当業者には、冗長デコーダ選択回路2Aの動作は明らかであろう。従って、冗長デコーダ選択回路2Aの詳細な説明は省略する。しかしながら、第1実施形態と基本的に異なる点は、テストモード信号TSEL46がTrueテストモード信号RTT41とNotテストモード信号RTN42のNOR出力ではなく、独自の信号を供給できることにある。このことにより、第5の動作モードが可能となる。
【0103】
本発明の第2実施形態による半導体記憶装置では、第1実施形態の4つの動作モード、即ち、(1)通常モード(Normal)、(2)冗長セルチェックテスト(Redundancy Cell Check Test)モード、(3)ロールコールテスト(Roll Call Test)モード、(4)ヒューズチェックテスト(Fuse Check Test)モードに加えて、(5)ヒューズ逆チェックテスト(Fuse Reverse Check Test)モードが設けられている。(1)から(4)までの動作モードは、第1実施形態と同様であるので、詳細な説明は省略する。(4)ヒューズチェックテストモードでは、ヒューズ毎にカット済/未カットが検出されたが、(5)ヒューズ逆チェックテストモードでは、アドレスA0〜Ajがどのヒューズ回路に対応するかが検出される。
【0104】
以下に、(5)ヒューズ逆チェックテストモードについて詳細に説明する。テストモードエントリブロック12Aは、制御ロジック回路15からの制御信号と入力アドレスに基づいて、Hレベルのテストモード信号TSEL46と、共にLレベルのTrueテストモード信号RTT41とNotテストモード信号RTN42を出力する。また、デコーダキルエントリブロック13は、制御ロジック回路15からの制御信号と入力アドレスに基づいて、Hレベルのデコーダキルエントリ信号40をデータ出力バッファ28に出力する。デコーダキルエントリ信号40がLレベルであるとき、データ出力バッファ28は、ラッチ回路27からのデータを出力する。デコーダキルエントリ信号40がHレベルであるとき、データ出力バッファ28は、デコーダキラー回路6からのデコーダキラー信号44を出力する。
【0105】
このため、冗長デコーダ選択回路2Aのアドレス設定回路2A−0のインバータ60Aの出力はLレベルとなり、アドレス設定回路2A−0の全てのNOR回路61−1、61−2、62−1、62−2の出力はアドレスRA0とRA1に依存することになる。結果として、アドレスRA0とRA1に依存して選択回路2A−1、2A−2、2A−3、2A−4のうちの1つがEnableとされる。即ち、選択回路2A−1、2A−2、2A−3、2A−4のうちの1つの出力がHレベルとなり、残りはLレベルとなる。
【0106】
Trueテストモード信号RTT41とNotテストモード信号RTN42は、共にLレベルであるので、冗長デコーダ4のアドレス設定回路4−0では、全てのNOR回路がアクティブであり、ローアドレスバッファ19から入力されるアドレスA0〜Ajに従って、NOR回路の出力は決定される。
既知のアドレスRA0とRA1に基づいて指定される、冗長デコーダ選択回路2Aのうちの選択回路に対応する、冗長デコーダ4のヒューズ回路のヒューズが、入力されるアドレスA0〜Ajに対応するように切断されている場合には、冗長判定信号43が、アドレスA0〜Ajに基づいてHレベルとなる。この冗長判定信号43は、デコーダキラー回路6とロー冗長セルアレイ25に出力される。デコーダキラー回路6は、Lレベルのデコーダキラー信号44を発生し、ローデコーダ24とデータ出力バッファ28に出力する。このとき、デコーダキルエントリブロック13からはHレベルのデコーダキルエントリ信号40が出力されているので、デコーダキラー信号44はデータ出力バッファ28から出力される。この出力とアドレスRA0とRA1とからその既知アドレスA0〜Ajに対応する冗長セルローの位置、及び対応する選択回路とヒューズ回路を知ることができる。
【0107】
この場合、データ出力バッファ28からの出力がLレベルでないときには、アドレスRA0とRA1を順番に変えながらローアドレスバッファ19からアドレス設定回路2A−0に出力することにより、既知のアドレスA0〜Ajに対応する冗長セルローの位置、及び対応する選択回路とヒューズ回路を知ることができる。
【0108】
従来の冗長回路を有する半導体記憶装置では、冗長セルの位置と対応するアドレスを調べることができなかった。しかしながら、第2実施形態による冗長回路付の半導体記憶装置では、従来の冗長回路を有する半導体記憶装置から回路構成を大幅に増加することなく、(4)ヒューズチェックテストモードでの動作に加えて、冗長セルの位置と対応するアドレスを調べる(5)ヒューズリバースチェックテストモードが追加されている。
【0109】
次に、図7及び図8を参照して、本発明の第3実施形態による冗長回路付き半導体記憶装置について説明する。第3実施形態による冗長回路付き半導体記憶装置では、第1実施形態において冗長デコーダ選択回路と冗長デコーダへのアドレス入力が共通化されている。図1と図2と同じ構成要素については同じ符号を付してその詳細な説明を省略する。
【0110】
第1実施形態では、アドレスRA0とRA1は、アドレスA0〜Ajの一部ではなく、異なるアドレスとして冗長デコーダ選択回路2Bに供給されていた。しかしながら、第3実施形態では、アドレスA0〜Ajの一部がアドレスRA0とRA1として使用される。例えば、アドレスA0とA1が第1実施形態のアドレスRA0とRA1として使用される。アドレスA0〜Ajは、変更される場合があるので、冗長デコーダ選択回路2Bにラッチされている必要がある。このため、図7に示されるように、テストモードエントリブロック12Bは、Trueテストモード信号RTT41とNotテストモード信号RTN42に加えて、ラッチ信号TLAT47を発生し、冗長デコーダ選択回路2Bに出力する。ラッチ信号TLAT47に応答して、アドレスビットA0とA1が冗長デコーダ選択回路2Bにラッチされる。第3実施形態において、その他の構成は、第1実施形態と同様である。
【0111】
図8を参照して、冗長デコーダ4は第1実施形態と同じである。従って、その説明は、省略する。冗長デコーダ選択回路2Bでは、アドレス設定回路2B−0だけが第1実施形態と異なっている。第1実施形態のアドレス設定回路2−0におけるインバータ61−3に代えて、NOR回路61−1と61−2の夫々の入力に接続されるようにフリップフロップ回路が設けられている。フリップフロップの夫々の入力には、インバータ回路と22入力NAND回路が設けられている。各NAND回路の一方の入力にはラッチ信号TLAT47が供給されている。夫々のNAND回路の他方の入力には、アドレスビットA0とその反転信号が供給されている。アドレスビットA1についても同様である。
【0112】
以上の構成により、ローアドレスバッファ19から最初にアドレスA0〜Ajが供給される。テストモードエントリブロック12からラッチ信号TLATが供給され、アドレスA0〜AjのうちのA0とA1がフリップフロップにラッチされる。その後、冗長デコーダ4のためのアドレスA0〜Ajがローアドレスバッファ19から供給される。その後、第1実施形態、第2実施形態と同様に動作する。これにより、冗長制御ブロック10は、上記動作モード(1)から(5)で動作することができる。
【0113】
冗長デコーダ選択回路2Bの選択回路2B−1,2B−2,2B−3,2B−4と冗長デコーダ4の動作とその他の部分の構成は、第1実施形態と同様であるので説明は省略する。
【0114】
第1実施形態でアドレスRA0とRA1が外部から供給されているとすると、多くの外部端子を設けなければならない。しかしながら、第3実施形態では、冗長デコーダ選択回路2Bのアドレス設定回路2B−0と冗長デコーダ4のアドDレス設定回路4−0とが入力アドレスを共通とされているので、機能を落とすことなく、第1実施形態ほど外部端子を設ける必要が無い。また、アドレスが共通化されているので、回路規模を縮小することができる。
【0115】
次に、図9から図14を参照して、第4実施形態について説明する。第4実施形態では、アドレスビットに対応するヒューズが1つとされている。第4実施形態において、上記第1〜第3実施形態と同じ構成要素には、同じ参照番号を付してその詳細な説明を省略する。
【0116】
図9を参照して、第4実施形態が第1実施形態と異なる点は、テストモードエントリブロック12CがTrueテストモード信号RTT41、Notテストモード信号RTN42に加えて、テストモード信号TSEL1 48とTSEL249を生成することにある。テストモード信号TSEL1 48とTSEL249は、冗長デコーダ選択回路2Cに出力されるが、冗長デコーダ4Cには供給されない。一方、Trueテストモード信号RTT41とNotテストモード信号RTN42は、冗長デコーダ選択回路2Cには出力されないが、冗長デコーダ4Cには供給される。第4実施形態は、その他の構成は第1実施形態と同様である。
【0117】
第4実施形態は、冗長デコーダ選択回路2Cのアドレス設定回路2C−0が第1実施形態とは異なっている。選択回路2C−1,2C−2,2C−3,2C−4は、選択回路2−1,2−2,2−3,2−4と同じ回路構成を有する。アドレス設定回路2C−0では、図11に示されるように、アドレスRA0、RA1の各々に対してTure側信号とNot側信号を生成する選択アドレス設定回路420が設けられている。選択アドレス設定回路420はフリップフロップ405を有する。アドレスRA0とテストモード信号TSEL1 48の論理積がフリップフロップ405の一方の入力に供給されている。アドレスRA0の反転信号とテストモード信号TSEL1 48の論理積がフリップフロップ405の他方の入力に供給されている。フリップフロップ405の出力406aとテストモード信号TSEL2 49の論理積がNot側信号RA0Nとして出力される。また、フリップフロップ405の出力407aとテストモード信号TSEL2 49の論理積がTrue側信号RA0Tとして出力される。アドレスビットRA1に対する回路420も同様の構成を有している。信号RA0T、RA0N、RA1T、RA1Nは第1実施形態と同様に、選択回路2C−1,2C−2,2C−3,2C−4に供給されている。これにより、テストモード信号TSEL1 48とTSEL2 49がHレベルであるとき、アドレスRA0とRA1とに基づいて選択回路2C−1、2C−2、2C−3、2C−4のいずれかを選択することが可能であり、テストモード信号TSEL2 49がLレベルであるとき、アドレスのTrue側とNot側の両出力がLレベルとなり、冗長デコーダ選択回路2Cを不活性状態とすることができる。また、このとき、テストモード信号TSEL1 48はHレベルとLレベルのどちらでもよいことは自明である。
【0118】
また、第4実施形態は、冗長デコーダ4Cのアドレス設定回路4C−0が第1実施形態とは異なっている。第1実施形態では、アドレス設定回路が主としてNOR回路で構成されていたが、第4実施形態では、アドレス設定回路4C−0はAND回路で構成されている。図12に示されるように、アドレス設定回路4C−0には、Trueテストモード信号RTT41と、Notテストモード信号RTN42と、アドレスA0〜Ajとイネーブル信号ENが供給されている。アドレスビットA0については、アドレスビットA0とTrueテストモード信号RTT41の論理積が信号A0Tとして出力される。また、アドレスビットA0の反転信号とNotテストモード信号RTN42の論理積が信号A0Nとして出力される。アドレスビットA1〜Ajの各々に対する回路は、アドレスビットA0に対する回路と同様である。また、冗長回路の使用/未使用を示すイネーブル信号ENについては、イネーブル信号ENとTrueテストモード信号RTT41の論理積が信号ENBとして出力される。イネーブル信号が冗長回路の未使用を示す場合には、冗長判定信号はLレベルとなる。図10に示されるように、アドレス信号A01T、A01N、・・・AjT、AjN及びイネーブル信号ENBは、共に冗長デコーダ4Cのヒューズ回路4C−1,4C−2,4C−3,4C−4に供給されている。
【0119】
ヒューズ回路4C−1,4C−2,4C−3,4C−4は同じ回路構成を有するが、その回路構成は第1実施形態のヒューズ回路4−1とは異なる。ヒューズ回路4C−1は、アドレスビットA0〜Ajとイネーブル信号ENBの各々に対してヒューズ部202とNチャンネルトランジスタとを有している。Nチャンネルトランジスタのドレインは、冗長判定信号43−1に接続され、そのソースは接地されている。そのゲートには、ヒューズ部202の出力が接続されている。こうして、ヒューズ部202の出力により冗長反転信号43−1のレベルが決定される。
【0120】
アドレスビットA0に対するヒューズ部202が図13に示されている。ヒューズ部202のヒューズ検出回路は、ヒューズ202aまたはPチャンネルトランジスタ202bを負荷として有するフリップフロップを備えている。電源電圧Vper1には、並列にヒューズ202aとPチャンネルトランジスタ202bのソースが接続されている。ヒューズ202aの一方には、Nチャンネルトランジスタ202cのドレインが接続され、そのソースがグランドに接地されている。Pチャンネルトランジスタ202bのドレインには、Nチャンネルトランジスタ202dのドレインが接続され、そのソースはグランドに接地されている。ヒューズ202aとNチャンネルトランジスタ202cとの間のノードN1は、Pチャンネルトランジスタ202b及びNチャンネルトランジスタ202dのそれぞれのゲートに接続されている。Pチャンネルトランジスタ202bとNチャンネルトランジスタ202dとの間のノードN2は、Nチャンネルトランジスタ202cのゲートに接続されている。ヒューズ202aが未切断状態であり、導通状態にあると、ノードN1がHレベルとなり、ノードN2がLレベルとなる。ヒューズ202aが切断され、非導通状態であるときには、ノードN1とN2のレベルは上記と逆となる。
【0121】
ヒューズ部202のアドレス生成回路は、ヒューズ検出回路からの正補の信号203a、203bを受ける2つのトランスファー回路を有している。冗長アドレスA0のTrue側とNot側に対してトランスファー回路が提供されている。True側のトランスファー回路では、NチャンネルトランジスタのゲートにノードN1の電位が供給され、P−チャンネルトランジスタのゲートにはノードN2の電位が供給されている。一方、Not側のトランスファー回路では、NチャンネルトランジスタのゲートにノードN2の電位が供給され、P−チャンネルトランジスタのゲートにはノードN1の電位が供給されている。True側とNot側のトランスファー回路の出力はワイアードORが取られて、信号RkA0として出力される。信号RkA0は、ヒューズ回路4C−1回路のアドレスビットA0に対応するNチャンネルトランジスタのゲートに供給されている。他のアドレスビットA1〜Ajの各々のヒューズ部もアドレスビットA0に対するヒューズ部と同様である。イネーブル信号ENBについては、イネーブル信号ENBがTrue側トランスファー回路に供給され、接地電位がNot側トランスファゲートに供給されている。
【0122】
ヒューズ202aが切断されていない場合には、信号203aがHレベル、信号203bがLレベルとなるので、True側のトラスファー回路がONし、Not側のトランスファー回路がOFFとなり、True側のアドレス信号が出力される。即ち、アドレスビットA0が0(Lレベル)のとき、Lレベルの信号RkA0が出力され、アドレスビットA0が1(Hレベル)のとき、Hレベルの信号RkA0が出力される。また、ヒューズ202aが切断されている場合には、信号203aがLレベル、信号203bがHレベルとなるので、アドレスビットA0が0(Lレベル)のとき、Hレベルの信号RkA0が出力され、アドレスビットA0が1(Hレベル)のとき、Lレベルの信号RkA0が出力される。
【0123】
以下に、第4実施形態による半導体記憶装置の動作を図14を参照して説明する。
次に、図14に示すファンクションテーブルを参照して各ファンクションの動作を説明する。
【0124】
(1)通常動作モードでは、テストモードエントリブロック12Cは、制御ロジック回路15からの制御信号と入力アドレスとに基づいて、共にHレベルのTrueテストモード信号RTT41、Notテストモード信号RTN42と、Lレベルのテストモード信号TSEL2 49を生成する。デコードキルエントリブロック13は、制御ロジック回路15からの制御信号と入力アドレスとに基づいて、Lレベルのデコードキルエントリ信号40をデータ出力バッファ28に出力する。Lレベルのテストモード信号TSEL2 49により、アドレス設定回路2C−0では、アドレス信号RA0N,RA0T,RA1N,RA1Tの出力は全てLレベルとなり、冗長デコーダ選択回路2Cはdisable状態に設定される。また、Trueテストモード信号RTT41とNotテストモード信号RTN42は共にHレベルであるので、アドレス信号A0N〜AjNとA0TからAjTと、イネーブル信号ENBが各ヒューズ回路のヒューズ部に供給される。ヒューズ部からHレベルの信号が出力されれば、対応するNチャンネルトランジスタはON状態となり、冗長判定信号43はLレベルとなる。全てのヒューズ部からLレベルの信号が出力されれば、NチャンネルトランジスタはOFF状態となり、冗長判定信号43はHレベルとなる。その結果、デコーダキラー回路6は、Lレベルのデコーダキラー信号44を出力する。その後は、第1実施形態と同様に動作する。
【0125】
(2)冗長セルチェックテストモードでは、テストモードエントリブロック12Cは、制御ロジック回路15からの制御信号と入力アドレスとに基づいて、共にLレベルのTrueテストモード信号RTT41、Notテストモード信号RTN42と、共にHレベルのテストモード信号TSEL1 48とTSEL249を生成する。デコードキルエントリブロック13は、制御ロジック回路15からの制御信号と入力アドレスとに基づいて、Lレベルのデコードキルエントリ信号40をデータ出力バッファ28に出力する。Trueテストモード信号RTT41とNotテストモード信号RTN42が共にLレベルであるので、冗長デコーダ4Cのアドレス設定回路4C−0からは全てLレベルのアドレス信号が出力される。この結果、ヒューズ部のヒューズが切断されているか否かにかかわらず、ヒューズ部からはLレベルの信号RkA0からRkAjと、イネーブル信号ENBに対応するLレベルの信号が出力される。結果として、冗長デコーダ4Cは、選択(可能)状態に設定される。
【0126】
一方、テストモード信号TSEL1 48とTSEL2 49は共にHレベルであるので、アドレス設定回路2C−0では、アドレス信号RA0N,RA0T,RA1N,RA1Tの出力レベルはアドレスRA0とRA1に依存する。こうして、第1実施形態と同様に、冗長セルチェックテストモードの動作が可能となる。
【0127】
(3)ロールコールテストモードでは、テストモードエントリブロック12Cは、制御ロジック回路15からの制御信号と入力アドレスとに基づいて、共にHレベルのTrueテストモード信号RTT41、Notテストモード信号RTN42と、Lレベルのテストモード信号TSEL2 49を生成する。デコードキルエントリブロック13は、制御ロジック回路15からの制御信号と入力アドレスとに基づいて、Hレベルのデコードキルエントリ信号40をデータ出力バッファ28に出力する。Lレベルのテストモード信号TSEL2 49により、アドレス設定回路2C−0では、アドレス信号RA0N,RA0T,RA1N,RA1Tの出力は全てLレベルとなり、冗長デコーダ選択回路2Cはdisable状態に設定される。即ち、冗長選択デコード回路により特定の冗長判定信号が選択され、他の冗長判定信号は非選択とする。また、Trueテストモード信号RTT41とNotテストモード信号RTN42は共にHレベルであるので、アドレス信号A0N〜AjNとA0TからAjTと、イネーブル信号ENBが各ヒューズ回路のヒューズ部に供給される。ヒューズ部からHレベルの信号が出力されれば、対応するNチャンネルトランジスタはON状態となり、冗長判定信号43はLレベルとなる。全てのヒューズ部からLレベルの信号が出力されれば、NチャンネルトランジスタはOFF状態となり、冗長判定信号はHレベルとなる。その結果、デコーダキラー回路6は、Lレベルのデコーダキラー信号44を出力する。その後は、第1実施形態と同様に動作する。
【0128】
(4)ヒューズチェックテストモードでは、テストモードエントリブロック12Cは、制御ロジック回路15からの制御信号と入力アドレスとに基づいて、一方がHレベルであり、他方がLレベルであるTrueテストモード信号RTT41、Notテストモード信号RTN42と、共にHレベルのテストモード信号TSEL1 48とTSEL2 49を生成する。デコードキルエントリブロック13は、制御ロジック回路15からの制御信号と入力アドレスとに基づいて、Hレベルのデコードキルエントリ信号40をデータ出力バッファ28に出力する。共にHレベルのテストモード信号TSEL1 48とTSEL2 49により、アドレス設定回路2C−0では、アドレス信号RA0N,RA0T,RA1N,RA1Tの出力は、全てアドレスRA0とRA1に依存することになる。また、Trueテストモード信号RTT41とNotテストモード信号RTN42の一方はLレベルであるので、アドレス信号A0T〜AjTと信号ENBの組とアドレスA0N〜アドレスAjNの組のどちらかにおいて、信号レベルは全てLレベルとなる。例えば、信号RTTがLレベルならば、アドレスA0T〜アドレスAjTと信号ENBの信号レベルは全てLレベルとなる。また、信号RTNがLレベルならば、アドレスA0N〜アドレスAjNの信号レベルは全てLレベルとなる。こうして、True側とNot側の一方を選択することができる。こうして、以降は、第1実施形態と同様に行うことにより、ヒューズ回路の各ヒューズが切断されているか否かを調べることができる。
【0129】
(5)ヒューズ逆チェックモードでは、図14のテーブルに従って各信号を設定することによって、冗長デコーダのアドレス入力に対応する冗長セルローの位置を知ることができる。
【0130】
上記の説明では制御信号TSEL1により冗長テスト用アドレスRA0、RA1がラッチされるが、これはアドレスA0〜Ajの一部がアドレスRA0、RA1として使用される場合に対応して採用された方法である。これに対し、アドレスA0〜AjとアドレスRA0、RA1とが独立して入力されることができるならば、信号TSEL1およびフリップフロップ405は不要である。
【0131】
第1実施形態から第3実施形態では、冗長デコーダ4へ入力されるアドレスビットの各々に対して2つ(True側とNot側)ヒューズ部が設けられている。しかしながら、第4実施形態では、冗長デコーダ4へ入力されるアドレスビットの各々に対して1つのヒューズ部が設けられている。こうして、各アドレスビットに1つのヒューズが設けられているとしても、第1実施形態から第3実施形態までの効果を維持することができる。
【0132】
以上述べたように、第1から第4実施形態は、レーザなどにより物理的に破壊することにより欠陥アドレスをプログラムするヒューズを用いる方式を対象とした。本発明の考え方は、破壊ヒューズ(ポリシリコン回路、容量プレート、金属配線)を用いる方式、電気的破壊ヒューズ(キャパシタ絶縁膜、回路絶縁膜)を用いる方式の他、非破壊ヒューズ(EEPROMやEPROMのような不揮発性メモリ)を用いる方式にも適用することが可能である。
【0133】
【発明の効果】
本発明の冗長制御回路によれば、ある特定のヒューズに欠陥アドレスの情報がプログラムされた状態にあるか否かを判別することが可能である。
【図面の簡単な説明】
【図1】図1は、本発明の第1実施形態による半導体記憶装置の全体構成を示すブロック図である。
【図2】図2は、本発明の第1実施形態による半導体記憶装置で使用される冗長制御ブロックの構成を示すブロック図である。
【図3】図3は、本発明の第1実施の形態による半導体記憶装置の冗長制御の動作モード示す図である。
【図4】図4は、本発明の第2実施形態による半導体記憶装置の全体構成を示すブロック図である。
【図5】図5は、本発明の第2実施形態による半導体記憶装置で使用される冗長制御ブロックの構成を示すブロック図である。
【図6】図6は、本発明の第2実施の形態による半導体記憶装置の冗長制御の動作モード示す図である。
【図7】図7は、本発明の第3実施形態による半導体記憶装置の全体構成を示すブロック図である。
【図8】図8は、本発明の第3実施形態による半導体記憶装置で使用される冗長制御ブロックの構成を示すブロック図である。
【図9】図9は、本発明の第4実施形態による半導体記憶装置の全体構成を示すブロック図である。
【図10】図10は、本発明の第4実施形態による半導体記憶装置で使用される冗長制御ブロックの構成を示すブロック図である。
【図11】図11は、本発明の第4実施形態による半導体記憶装置で使用される冗長デコーダ選択回路のアドレス設定回路の構成を示すブロック図である。
【図12】図12は、本発明の第4実施形態による半導体記憶装置で使用される冗長デコーダのアドレス設定回路の構成を示すブロック図である。
【図13】図13は、本発明の第4実施形態による半導体記憶装置で使用される冗長デコーダのヒューズ回路のヒューズ部の構成を示すブロック図である。
【図14】図14は、本発明の第4実施の形態による半導体記憶装置の冗長制御の動作モード示す図である。
【図15】図15は、第1の従来例の冗長回路を備えた半導体記憶装置の全体構成を示している。
【図16】図16は、第1従来例の冗長制御ブロック110の詳細構成を示している。
【図17】図17は、第2の従来例の冗長回路を備えた半導体記憶装置の全体構成を示している。
【符号の説明】
2、2A,2B,2C、102: 冗長デコーダ選択回路
2−0、2A−0、2B−0、2C−0,102:アドレス設定回路
2−1から2−4、2A−1から2A−4、2B−1から2B−4、2C−1から2C−4、102−1から102−4: 選択回路
4,104: 冗長デコーダ
4−0,104−0: アドレス設定回路
4−1,4−2,4−3,4−4、104−1,104−2,104−3,104−4: プログラム回路(ヒューズ回路)
6,106: デコーダキラー回路
10,110: 冗長制御ブロック
12: テストモードエントリブロック
112: 冗長セルチェックエントリブロック
13,113: デコーダキルエントリブロック
14,114: コマンドデコーダ
15,115: 制御ロジック回路
16,116: モードレジスタ
17,117: クロックジェネレータ
18,118: DLL回路
19,119: ローアドレスバッファ&リフレッシュカウンタ
20,120: カラムアドレスバッファ&バーストカウンタ
21,121: データコントロールロジック回路
22,122: カラムデコーダ
23,123: センスアンプリファイア
24,124: ローデコーダ
25,125: ロー冗長セルアレイ
26,126: メモリセルアレイ
27,127: ラッチ回路
28,128: データ出力バッファ
29,129: データ入力バッファ
40:140: デコーダキルエントリ信号
41,42,46,47,48,49: テストモード信号
141,142: 冗長セルチェックエントリ信号
43,143: 冗長判定信号
45,145: プリチャージ信号
202: ヒューズ回路とアドレス生成回路の組
420: 選択アドレス設定回路
Claims (18)
- 複数のプログラム回路と第1アドレス設定回路とを有する冗長デコーダと、
複数の選択回路と第2アドレス設定回路とを有する冗長デコーダ選択回路と、
デコーダキラー回路とを具備し、
前記複数のプログラム回路の各々は、複数のプログラム部を有し、
前記複数のプログラム回路と前記複数の選択回路とは、各々冗長判定信号線で接続され、
前記複数のプログラム部の各々は、プルダウントランジスタを有し、前記プルダウントランジスタのドレインは前記冗長判定信号線に接続され、そのゲートには前記第1アドレス設定回路からの信号が入力され、
前記第2アドレス設定回路は、前記冗長デコーダ選択回路の前記複数の冗長判定信号線のうちの特定の冗長判定信号線を選択し、
前記第1アドレス設定回路は、前記特定プログラム部以外の前記プログラム部の前記プルダウントランジスタを非導通とし、前記特定プログラム部に特定アドレスを入力することにより、前記特定プログラム部の前記プログラム状態を判定する
冗長回路。 - 請求項1において、
前記第1アドレス設定回路に入力される前記アドレスのビットの各々に対して2つのプログラム部を有する
冗長回路。 - 請求項2において、
前記第1アドレス設定回路は、前記特定アドレス以外のアドレスとして前記プルダウントランジスタの各々を非導通とする信号と、前記特定アドレスとして前記特定プルダウントランジスタを導通とする信号とが与えられ、
第1制御信号に従って前記入力されたアドレス信号又は特定レベルを前記プログラム回路に伝達し、第2制御信号に従って特定レベル又は前記入力されたアドレスの反転値を前記プログラム回路に伝達することで、前記冗長デコーダは、前記特定アドレスの信号により前記冗長判定信号線の各々を選択状態または非選択状態とし、
前記第2アドレス設定回路は、前記第1又は第2制御信号のうちいずれかが信号伝達状態を示す場合に入力されたアドレス信号を前記選択回路に伝達することで、前記冗長デコーダ選択回路は特定の冗長判定信号線を選択状態とし、前記特定アドレスに対応する前記プログラム部のプログラム状態を判定する
冗長回路。 - 請求項2において、
前記第1アドレス設定回路は、前記特定アドレス以外のアドレスとして前記プルダウントランジスタの各々を非導通とする信号と、前記特定アドレスとして前記特定プルダウントランジスタを導通とする信号とが与えられ、
第1制御信号に従って前記入力されたアドレス信号又は特定レベルを前記プログラム回路に伝達し、第2制御信号に従って特定レベル又は前記入力されたアドレス信号の反転値を前記プログラム回路に伝達することで、前記冗長デコーダは前記特定アドレスの信号により特定冗長判定信号線を選択状態あるいは非選択状態とし、
前記第2アドレス設定回路は、入力されたアドレス信号を選択回路に伝達することで、前記冗長デコーダ選択回路は特定の冗長判定信号線を選択状態とし、前記特定アドレスに対応するプログラム素子のプログラム状態を判定する
冗長回路。 - 請求項2において、
前記第1アドレス設定回路は、前記特定アドレス以外のアドレスとして前記プルダウントランジスタの各々を非導通とする信号と、前記特定アドレスとして前記特定プルダウントランジスタを導通とする信号とが与えられ、
第1制御信号に従って前記入力されたアドレス信号又は特定レベルを前記プログラム回路に伝達し、第2制御信号に従って特定レベル又は前記入力されたアドレス信号の反転値を前記プログラム回路に伝達することで、前記冗長デコーダは前記特定アドレスの信号により特定冗長判定信号線を選択状態あるいは非選択状態とし、
前記第2アドレス設定回路は入力された第1アドレス信号をラッチし、第2アドレスが入力されたときに、前記ラッチした第1アドレス信号を前記第1又は第2制御信号のうちいずれかが伝達状態を示す場合に選択回路に伝達することで、前記冗長デコーダ選択回路は特定の冗長判定信号線を選択状態とし、前記特定アドレスに対応するプログラム素子のプログラム状態を判定する
冗長回路。 - 請求項1において、
前記第1アドレス設定回路に入力されるアドレスビットの各々に対して1つのプログラム部と、更に冗長回路の使用状況を示すプログラム部を有する
冗長回路。 - 請求項6において、
前記第1アドレス設定回路は、アドレス信号として前記特定アドレス以外のアドレスとして前記プルダウントランジスタの各々を非導通とする信号と、前記特定アドレスとして前記特定プルダウントランジスタを導通とする信号とが与えられ、
前記第1アドレス設定回路は第1制御信号により入力されたアドレス信号及び使用状況信号、又は特定レベルを前記プログラム回路に伝達し、第2制御信号により特定レベル、又は入力されたアドレス信号及び使用状況信号の反転値を前記プログラム回路に伝達することで、前記冗長デコーダは前記特定アドレスの信号により特定の冗長判定信号線を選択状態または非選択状態とし、
前記第2アドレス設定回路は入力されたアドレス信号を第3制御信号によりラッチすると共に、前記選択回路に第4制御信号によりラッチしたアドレス信号を伝達又は特定レベルとすることで、前記冗長デコード選択回路は前記冗長判定信号線の各々を選択状態又は非選択状態とする
冗長回路。 - 請求項1において、
前記第1アドレス設定回路に入力されたアドレスに対応して置換された冗長メモリローの配置位置を示すアドレスを判定する
冗長回路。 - 請求項8において、
前記第1アドレス設定回路は、入力されたアドレス信号と、その反転値を前記プログラム回路に伝達し、前記複数の冗長判定信号線のうちの特定の冗長判定信号線を選択状態とし、
前記第2アドレス設定回路に入力されるアドレス信号を変化させ、デコーダキラー信号を出力させることにより、前記第1アドレス設定回路に入力されたアドレス信号に対応して置換された冗長メモリローの配置アドレスを識別する
冗長回路。 - 請求項1乃至9のいずれか一項に記載の冗長回路を有する
半導体記憶装置。 - 冗長デコーダ内に夫々複数のヒューズを備える複数のプログラム回路を有し、前記複数のプログラム回路と冗長判定信号線を介して夫々接続される複数の選択回路を備え、前記プログラム回路の夫々において、前記複数のヒューズの夫々はトランジスタを介して前記冗長判定信号線に接続されており、前記複数のヒューズの一部の導通状態を変更して不良部分の救済を行う半導体装置であって、
第1の動作モードにおいて、
第2アドレスに基づいて、前記複数の選択回路のうちの1つが特定選択回路として選択 されることで、前記特定選択回路と接続する前記冗長判定信号線のみが特定冗長判定信号線として活性状態となり、
前記冗長デコーダに第1アドレスを入力することで、前記特定冗長判定信号線と接続されている前記複数のヒューズのうちの1つのヒューズに接続されている前記トランジスタがオン状態となり、前記1つのヒューズが特定ヒューズとして選択され、
前記特定ヒューズが導通状態にある場合には前記特定冗長判定信号線のレベルが変化し、
前記特定冗長判定信号線のレベルに応じた信号が外部に出力される
半導体装置。 - 請求項11において、
前記複数のプログラム回路の各々は、前記第1アドレスの複数のアドレスビットの各々に対して2つの前記ヒューズを有する
半導体装置。 - 請求項12において、
1つの前記アドレスビットに対応した2つの前記ヒューズのうちの一方を選択する信号線を有する
半導体装置。 - 請求項11において、
前記複数のプログラム回路の各々は、前記第1アドレスの複数のアドレスビットの各々に対して1つの前記ヒューズを有する
半導体装置。 - 請求項14において、
前記複数のプログラム回路の各々は、そのプログラム回路が使用されているか否かを示すためのヒューズを更に具備する
半導体装置。 - 請求項11乃至15のいずれか一項において、
前記第1アドレスと前記第2アドレスを同時に出力するアドレス出力部を具備する
半導体装置。 - 請求項11乃至15のいずれか一項において、
前記第2アドレスを出力し、前記第2アドレスがラッチされた後に、前記第1アドレスを出力するアドレス出力部を具備する
半導体装置。 - 請求項11乃至17のいずれか一項において、
第2の動作モードにおいて、前記第1アドレスに基づいて、前記複数のプログラム回路のうちの1つを特定プログラム回路として選択し、
前記第2アドレスに基づいて前記複数の選択回路のうちの1つを特定選択回路として選択することで、前記複数のプログラム回路のうちのどのプログラム回路が前記特定プログラム回路として選択されているかを判定する信号を出力する
半導体装置。
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