JP4152241B2 - 冗長制御回路、及びそれを用いた半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、冗長回路、及びそれを用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、ＲＡＭ（ランダム・アクセス・メモリ）などの半導体メモリ又はメモリ回路を内蔵した半導体集積回路においては、メモリアレイに含まれる不良ビットを救済して歩留りを向上させるため、予備のメモリ列やメモリ行及び欠陥アドレスを記憶するアドレス設定回路などからなる冗長回路が設けられている。
【０００３】
プログラム可能なヒューズをレーザなどにより物理的に破壊することにより、このような冗長回路における欠陥アドレスの設定を行うことが一般的である。上記のようにヒューズの切断により記憶された冗長アドレスは、入力されたアドレスと比較され、両者が一致したときに冗長メモリ行または冗長メモリ列と置き換えられる。
【０００４】
図１５は、従来の冗長回路を備えた半導体記憶装置の全体構成を示している。図１５に示される半導体記憶装置は、ロー側に冗長回路を有する。しかしながら、半導体記憶装置は、カラム側に冗長回路を有していてもよい。カラム側の冗長回路の構成は、ロウ側の冗長回路と同様であり、当業者には自明であろう。
【０００５】
図１５を参照して、冗長回路関連部は、制御ロジック回路１１５、冗長セルチェックエントリブロック１１２、デコーダキルエントリブロック１１３、冗長制御ブロック１１０、ロー冗長セルアレイ１２５、及びデータ出力バッファ１２８とを主として有している。冗長制御ブロック１１０は、冗長デコーダ選択回路１０２、冗長デコーダ１０４、デコーダキラー回路１０６を有している。ロー冗長セルアレイ１２５は複数の冗長セルローを有している。
【０００６】
冗長セルチェックエントリブロック１１２は、制御ロジック回路１１５からの制御信号と入力アドレスに基づいて、冗長セルチェックエントリ信号１５１を発生し、冗長デコーダ選択回路１０２と冗長デコーダ１０４に供給する。デコーダキルエントリブロック１１３は、制御ロジック回路１１５からの制御信号と入力アドレスに基づいて、デコーダキルエントリ信号１４０を発生し、データ出力バッファ１２８に供給する。
【０００７】
冗長制御ブロック１１０内の冗長デコーダ選択回路１０２と冗長デコーダ１０４は共有線により結合され、冗長判定信号１４３を出力する。冗長デコーダ選択回路１０２は、ローアドレスバッファ＆リフレッシュカウンタ１１９からのアドレスとエントリブロック１１２からの冗長セルチェックエントリ信号１５１を受信し、冗長デコーダ１０４と共に冗長判定信号１４３を出力する。冗長デコーダ１０４は、ローアドレスバッファ＆リフレッシュカウンタ１１９からのアドレスと、エントリブロック１１２からの冗長セルチェックエントリ信号１５１と、制御ロジック回路１１５からの制御信号１４５を受信し、冗長判定信号１４３を生成する。冗長デコーダ選択回路１０２と冗長デコーダ１０４により生成された冗長判定信号１４３は、デコーダキラー回路１２６とロー冗長セルアレイ１２５に出力される。これにより、ロー冗長セルアレイ１２５では、冗長判定信号１４３に基づいて複数の冗長セルローのうちの１つが特定される。冗長制御ブロック１１０内のデコーダキラー回路１０６は、冗長判定信号１４３から冗長セルアレイ１２５が使用されるか否かを示すデコーダキラー信号１４４を生成する。デコードキラー信号１４４は、データ出力バッファ１２８とローデコーダ１２４に供給される。ローデコーダ１２４は、デコードキラー信号に応答して、その動作を停止する。また、データ出力バッファ１２８は、デコーダキルエントリ信号１４０に応答してデコーダキラー信号１４４又はメモリセル情報をＩ／Ｏ端子を介して外部に出力する。
【０００８】
図１６は、図１５に示される冗長制御ブロック１１０の詳細構成を示している。この例では、ロー冗長セルアレイ１２５内の４つの冗長セルローのいずれかを選択可能であることを想定している。図１６を参照して、冗長デコーダ選択回路１０２は、アドレス設定回路１０２−０と、同じ回路構成の４つの選択回路１０２−１〜１０２−４を有している。また、冗長デコーダ１０４は、アドレス設定回路１０４−０と、ヒューズ回路１０４−１〜１０４−４を有している。選択回路１０２−１〜１０２−４とヒューズ回路１０４−１〜１０４−４は、対応する冗長判定信号線１４３（１４３−１、１４３−２、１４３−３、１４３−４：図示せず）により接続されている。
【０００９】
ヒューズ回路１０４−１は、ソースが電源電位Ｖｃｃに接続されたＰチャンネルトランジスタを有している。Ｐ−チャンネルトランジスタのゲートには、制御ロジック回路１１５からプリチャージ信号１４５が供給されている。Ｐ−チャンネルトランジスタのドレインは、冗長判定信号１４３−１の線に接続されている。また、ヒューズ回路１０４−１は、アドレスビットＡ０〜Ａｊの各々のＴｒｕｅ側とＮｏｔ側の各々に対してヒューズ部を有している。ヒューズ部は、Ｎチャンネルトランジスタとヒューズからなる。Ｎチャンネルトランジスタのドレインは、冗長判定信号１４３−１の線に接続され、そのソースはヒューズの一端に接続されている。ヒューズの他端は、接地されている。各Ｎチャンネルトランジスタのゲートには、対応するＴｒｕｅアドレスビットまたはＮｏｔアドレスビットが供給されている。
【００１０】
また、ヒューズ回路１０４−２、１０４−３、１０４−４の各々は、ヒューズ回路１０４−１と同様の回路構成を有する。ヒューズ回路１０４−１、１０４−２、１０４−３、１０４−４のヒューズ部のヒューズは、冗長動作のために使用されるアドレスに従って、レーザにより予め切断され、プログラムされている。アドレス設定回路１０４−０は、アドレスビットＡ０に対してＮＯＲ回路１６５−１と１６５−２インバータ１６５−３とを有する。ＮＯＲ回路１６５−１の一方の入力端子は、冗長セルチェックエントリ信号１５１に接続されている。ＮＯＲ回路１６５−１の他方の入力端子は、アドレスビットＡ０に接続されている。インバータ１６５−３は、アドレスビットＡ０を反転する。ＮＯＲ回路１６５−２の一方の入力端子は、冗長セルチェックエントリ信号１５１に接続されている。ＮＯＲ回路１６５−２の他方の入力端子は、反転アドレスビットＡ０に接続されている。アドレス設定回路１０４−０は、アドレスビットＡ１〜Ａｊの各々に対しても、アドレスビットＡ０に対するのと同じ回路を有している。アドレス設定回路１０４−０のＮＯＲ回路の各々の出力は、ヒューズ回路の各々の、アドレスビットに対応するＴｒｕｅ側あるいはＮｏｔ側のＮチャンネルトランジスタのゲートに供給されている。
【００１１】
選択回路１０２−１は、２つのＮチャンネルトランジスタを有している。各Ｎチャンネルトランジスタのドレインは、共有線としての冗長判定信号１４３−１の線に接続されている。各Ｎチャンネルトランジスタのソースは、接地されている。選択回路１０２−２、１０２−３、１０２−４の各々は、選択回路１０２−１と同様の回路構成を有する。
【００１２】
アドレス設定回路１０２−０は、インバータ１６０、アドレスビットＲＡ０に対するＮＯＲ回路１６１−１と１６１−２とインバータ１６１−３と、アドレスビットＲＡ１に対するＮＯＲ回路１６２−１と１６２−２とインバータ１６２−３とを有する。インバータ１６０は、冗長セルチェックエントリ信号１５１を反転する。ＮＯＲ回路１６１−１の一方の入力端子は、反転冗長セルチェックエントリ信号１５１に接続されている。ＮＯＲ回路１６１−１の他方の入力端子は、アドレスビットＲＡ０に接続されている。インバータ１６１−３は、アドレスビットＡ０を反転する。ＮＯＲ回路１６１−２の一方の入力端子は、反転冗長セルチェックエントリ信号１５１に接続されている。ＮＯＲ回路１６１−２の他方の入力端子は、反転アドレスビットＲＡ０に接続されている。アドレス設定回路１０２−０は、アドレスビットＲＡ１に対しても、アドレスビットＲＡ０に対するのと同じ構成の回路を有している。アドレス設定回路１０２−０のＮＯＲ回路１６１−１の出力は、選択回路１０２−１と１０２−２の一方のＮチャンネルトランジスタのゲートに供給されている。ＮＯＲ回路１６１−２の出力は、選択回路１０２−３と１０２−４の一方のＮチャンネルトランジスタのゲートに供給されている。ＮＯＲ回路１６２−１の出力は、選択回路１０２−１と１０２−３の他方のＮチャンネルトランジスタのゲートに供給されている。ＮＯＲ回路１６２−２の出力は、選択回路１０２−２と１０２−４の他方のＮチャンネルトランジスタのゲートに供給されている。
【００１３】
デコーダキラー回路１０６は、冗長判定信号１４３−１、１４３−２、１４３−３、１４３−４を入力するＮＯＲ回路を有し、デコーダキラー信号１４４を生成する。
【００１４】
ここで、冗長選択デコーダ１０２に入力されるアドレスＲＡ０、ＲＡ１は、冗長デコーダ１０４に入力されるアドレスＡ０〜Ａｊとは異なるアドレスであり、外部端子から入力されるアドレスであってもよいし、内部で発生されるアドレスでもよい。
【００１５】
冗長回路は、３つの動作モード、即ち、（１）通常モード、（２）冗長セルチェックテストモード、及び（３）ロールコールテストモードを持っている。（１）通常モードでは、ローアドレスバッファ１１９からのアドレスに基づいて指定されるロー冗長セルアレイ１２５の冗長セルローがアクセスされる。（２）冗長セルチェックテストモードでは、ロー冗長セルアレイが正常であるか否かがテストされる。最後に、（３）ロールコールテストモードでは、ロー冗長セルアレイ１２５が使用されるか否かがテストされる。尚、冗長デコーダ１０４の各ヒューズ回路のヒューズは、メモリセルアレイ１２５の冗長メモリセルのアドレスに応じて、予め切断されている。
【００１６】
以下に、上記３つの動作モードについて説明する。３つの動作モードのいずれにおいても、先ず制御ロジック回路１１５から制御信号としてＬレベルのプリチャージ信号１４５が冗長デコーダ１０４に供給される。これにより、ヒューズ回路１０４−１、１０４−２、１０４−３、１０４−４の各々のＰ−チャンネルトランジスタがＯＮ状態となり、ヒューズ回路１０４−１、１０４−２、１０４−３、１０４−４の夫々に対する冗長判定信号１４３−１、１４３−２、１４３−３、１４３−４が電源電圧Ｖｃｃ（Ｈレベル）に設定される。
【００１７】
（１）通常モードでは、冗長セルチェックエントリブロック１１２は、制御ロジック回路１１５からの制御信号と入力アドレスに基づいてＬレベルの冗長セルチェックエントリ信号１５１を発生する。また、デコーダキルエントリブロック１１３は、制御ロジック回路１１５からの制御信号と入力アドレスに基づいてＬレベルのデコーダキルエントリ信号１４０を出力する。
【００１８】
冗長セルチェックエントリ信号１５１がＬレベルの場合には、アドレス設定回路１０２−０のインバータ１６０の出力がＨレベルになるので、ＮＯＲ回路１６１−１、１６１−２、１６２−１、１６２−２の出力は、必ずＬレベルとなる。この結果、選択回路１０２（１０２−１、１０２−２，１０２−３，１０２−４）の全てのＮチャンネルトランジスタはＯＦＦ状態となり、冗長デコーダ選択回路１０２はすべての冗長判定信号を活性とする選択状態（Ｄｉｓａｂｌｅ状態）に設定される。従って、選択回路１０２−１、１０２−２、１０２−３、１０２−４は、冗長判定信号１４３に影響を与えない。
【００１９】
冗長デコーダ１０４のアドレス設定回路１０４−０では、冗長セルチェックエントリ信号１５１がＬレベルであるので、全てのＮＯＲ回路がアクティブであり、ローアドレスバッファ１１９から入力されるアドレスＡ０〜Ａｊに従って、各ＮＯＲ回路の出力は変化する。
【００２０】
通常は、入力されるアドレスＡ０〜Ａｊに対応するようにヒューズが切断されている。しかし、全てのヒューズが未切断の場合には、ヒューズ回路１０４−１、１０４−２、１０４−３、１０４−４の冗長判定信号１４３−１、１４３−２、１４３−３、１４３−４のいずれもがＬレベルとなる。冗長判定信号１４３（１４３−１、１４３−２、１４３−３、１４３−４）はロー冗長セルアレイ１２５と、デコーダキラー回路１０６に出力される。ロー冗長セルアレイ１２５においては全てＬレベルの冗長判定信号は無視される。デコーダキラー回路１０６は、Ｌレベルの冗長判定信号１４３に基づいてＨレベルのデコーダキラー信号１４４を発生し、ローデコーダ１２４とデータ出力バッファ１２８に出力する。このとき、デコーダキルエントリブロック１１３からはＬレベルのデコーダキルエントリ信号１４０が出力されているので、デコーダキラー信号１４４がデータ出力バッファ１２８から出力されることはない。また、デコーダキラー信号１４４がＨレベルであるとき、ローデコーダ１２４は正常に動作する。これにより、メモリセルアレイ１２６を用いて、センスアンプリファイア１２３、データコントロールロジック回路１２１、ラッチ回路１２７、データ出力バッファ１２８、データ入力バッファ１２９を介してリード／ライト動作が行われる。
【００２１】
一方、ヒューズ回路１０４−１、１０４−２、１０４−３、１０４−４の冗長判定信号１４３−１、１４３−２、１４３−３、１４３−４のいずれかが、アドレスＡ０〜Ａｊに基づいてＨレベルとなる場合には、デコーダキラー回路１０６は、Ｌレベルのデコーダキラー信号１４４を発生し、ローデコーダ１２４とデータ出力バッファ１２８に出力する。このとき、デコーダキルエントリブロック１１３からはＬレベルのデコーダキルエントリ信号１４０が出力されているので、デコーダキラー信号１４４がデータ出力バッファ１２８から出力されることはない。また、Ｌレベルのデコーダキラー信号１４４に応答してローデコーダ１２４は不活性状態に設定され、その動作を停止する。従って、メモリセルアレイ１２６が使用されることはない。また、冗長判定信号１４３−１、１４３−２、１４３−３、１４３−４は、ロー冗長セルアレイ１２５に供給され、ロー冗長セルアレイ２５内の１つの冗長セルローが選択される。選択された冗長セルローに対して、センスアンプリファイア１２３、データコントロールロジック回路１２１、ラッチ回路１２７、データ出力バッファ１２８、データ入力バッファ１２９を介してリード／ライト動作が行われる。
【００２２】
次に、（２）冗長セルチェックテストモードの動作について説明する。冗長セルチェックテストモードでは、冗長セルチェックエントリブロック１１２は、制御ロジック回路１１５からの制御信号と入力アドレスに基づいて、Ｈレベルの冗長セルチェックエントリ信号１５１を出力する。また、デコーダキルエントリブロック１１３は、制御ロジック回路１１５からの制御信号と入力アドレスに基づいて、Ｌレベルのデコーダキルエントリ信号１４０を出力する。
【００２３】
冗長セルチェックエントリ信号１５１がＨレベルであるので、冗長デコーダ１０４のアドレス設定回路１０４−０では、全てのＮＯＲ回路の出力がＬレベルとなる。従って、ヒューズ回路１０４−１、１０４−２、１０４−３、１０４−４の中の全てのＮチャンネルトランジスタがＯＦＦ状態となり、冗長デコーダ１０４は冗長判定信号１４３に影響を与えない。
【００２４】
一方、冗長デコーダ選択回路１０２のアドレス設定回路１０２−０のインバータ１６０の出力はＬレベルとなり、アドレス設定回路１０２−０のＮＯＲ回路１６１−１、１６１−２、１６２−１、１６２−２の出力はアドレスＲＡ０とＲＡ１に基づいて決定されることになる。結果として、アドレスＲＡ０とＲＡ１に基づいて選択回路１０２−１、１０２−２、１０２−３、１０２−４の冗長判定信号１４３−１、１４３−２、１４３−３、１４３−４うちの１つがＨレベルとなり、他のものは全てＬレベルとなる。
【００２５】
冗長判定信号１４３（１４３−１、１４３−２、１４３−３、１４３−４）はロー冗長セルアレイ１２５と、デコーダキラー回路１０６に出力される。冗長判定信号１４３の何れかがＨレベルであるので、デコーダキラー回路１０６は、Ｌレベルのデコーダキラー信号１４４を発生し、ローデコーダ１２４とデータ出力バッファ１２８に出力する。このとき、デコーダキルエントリブロック１１３からはＬレベルのデコーダキルエントリ信号１４０が出力されているので、デコーダキラー信号１４４がデータ出力バッファ１２８から出力されることはない。また、デコーダキラー信号１４４がＬレベルであるとき、Ｌレベルのデコーダキラー信号１４４に応答してローデコーダ１２４は不活性状態に設定され、その動作を停止する。従って、メモリセルアレイ１２６が使用されることはない。また、冗長判定信号１４３−１、１４３−２、１４３−３、１４３−４は、ロー冗長セルアレイ１２５に供給され、ロー冗長セルアレイ１２５内のＨレベルに対応する冗長セルローが選択される。選択された冗長セルローに対して、センスアンプリファイア１２３、データコントロールロジック回路１２１、ラッチ回路１２７、データ出力バッファ１２８、データ入力バッファ１２９を介してリード／ライト動作が行われる。
【００２６】
このとき、ローアドレスバッファ１１９から供給されるアドレスＲＡ０とＲＡ１が変えられれば、ロー冗長セルアレイ１２５の冗長セルローから順番にデータを読み出すことができ、冗長セルローの状態をチェックすることができる。
【００２７】
次に、（３）ロールコールテストモードの動作について説明する。ロールコールテストモードでは、冗長セルチェックエントリブロック１１２は、制御ロジック回路１１５からの制御信号と入力アドレスに基づいて、Ｌレベルの冗長セルチェックエントリ信号１５１を出力する。また、デコーダキルエントリブロック１１３は、制御ロジック回路１１５からの制御信号と入力アドレスに基づいて、Ｈレベルのデコーダキルエントリ信号１４０をデータ出力バッファ１２８に出力する。このため、冗長デコーダ選択回路１０２のアドレス設定回路１０２−０のインバータ１６０の出力はＨレベルとなり、アドレス設定回路１０２−０の全てのＮＯＲ回路１６１−１、１６１−２、１６２−１、１６２−２の出力は全てＬレベルとなる。結果として、選択回路１０２（１０２−１、１０２−２、１０２−３、１０２−４）の全てのＮチャンネルトランジスタはＯＦＦ状態となり、冗長デコーダ選択回路１０２は、すべての冗長判定信号が活性化される選択（可能）状態（Ｄｉｓａｂｌｅ状態）となる。従って、選択回路１０２−１、１０２−２、１０２−３、１０２−４は、冗長判定信号１４３に影響を与えず、また冗長デコーダ選択回路１０２はヒューズ回路の選択に影響を与えない。
【００２８】
一方、冗長デコーダ１０４のアドレス設定回路１０４−０では、全てのＮＯＲ回路がアクティブであり、ローアドレスバッファ１１９から入力されるアドレスＡ０〜Ａｊに従って、ＮＯＲ回路の出力は変化する。
【００２９】
入力されるアドレスＡ０〜Ａｊに対応するようにヒューズが切断されているヒューズ回路が存在するときには、ヒューズ回路１０４−１、１０４−２、１０４−３、１０４−４の冗長判定信号１４３−１、１４３−２、１４３−３、１４３−４のいずれかが、アドレスＡ０〜Ａｊに基づいてＨレベルとなる。この場合、冗長判定信号１４３−１、１４３−２、１４３−３、１４３−４は、デコーダキラー回路１０６とロー冗長セルアレイ１２５に出力される。デコーダキラー回路１０６は、Ｌレベルのデコーダキラー信号１４４を発生し、ローデコーダ１２４とデータ出力バッファ１２８に出力する。このとき、デコーダキルエントリブロック１１３からはＨレベルのデコーダキルエントリ信号１４０が出力されているので、デコーダキラー信号１４４はデータ出力バッファ１２８から出力される。また、Ｌレベルのデコーダキラー信号１４４に応答してローデコーダ１２４は不活性状態とされ、その動作を停止する。従って、メモリセルアレイ１２６が使用されることはない。また、冗長判定信号１４３−１、１４３−２、１４３−３、１４３−４は、ロー冗長セルアレイ１２５に供給され、ロー冗長セルアレイ１２５内のＨレベルに対応する冗長セルローが選択される。選択された冗長セルローからセンスアンプリファイア１２３、データコントロールロジック回路１２１、ラッチ回路１２７を介してデータが読み出されたとしても、デコーダキルエントリ信号１４０がＨレベルにあるので、冗長セルからのデータがデータ出力バッファ１２８から出力されることもない。
【００３０】
ところで、冗長デコーダ１０４の特定のヒューズ回路の特定のヒューズ部のヒューズがカットされているか否か、即ちプログラムされた状態にあるか否かを個別にテストすることが望まれている。しかしながら、従来は、任意の１つのヒューズがカットされているか否か、又はプログラムされた状態にあるか否かをチェックすることができなかった。
【００３１】
上記に関連して、特開平３−２２２９８号公報に記載された技術を図１７を参照して説明する。同公報の技術は、単純にロールコールテスト動作を行う検出回路に過ぎない。
【００３２】
冗長デコーダは、ヒューズ判定回路５０３Ａ０〜５０３Ａｎの出力とアドレスＡ０〜Ａｎの排他的論理和の演算を行うＥＸ−ＯＲ（ＸＯＲ）回路５１４Ａ０〜５１４Ａｎと、それらの出力を入力とするＡＮＤ回路５０４ｃとを備えている。
【００３３】
冗長アドレスは、ヒューズ判定回路５０３Ａ０〜５０３Ａｎのヒューズが切断されることにより設定される。ヒューズが切断されているときのヒューズ判定回路５０３Ａ０〜５０３Ａｎの出力信号ＦＡ０〜ＦＡｎのレベルはＨレベルであり、切断されていないときの出力信号ＦＡ０〜ＦＡｎのレベルはＬレベルである。これにより、ヒューズ判定回路５０３Ａ０〜５０３Ａｎのヒューズが導通（Ｌレベル）／非導通（Ｈレベル）状態とアドレス信号とが比較され、比較結果がＸＯＲ回路５１４Ａ０〜５１４Ａｎから出力される。
【００３４】
冗長デコーダの動作を確認するために、いまアドレスがＡ０〜Ａ３までの４個あり、ヒューズ判定回路３Ａ０〜３Ａｎのヒューズは、Ａ０側より順にＯＮ、ＯＦＦ、ＯＦＦ、ＯＮとプログラムされているとする。これにより、ヒューズ判定回路５０３Ａ０〜５０３Ａｎの出力信号ＦＡ０〜ＦＡ３は、０１１０となる。このとき、０１１０のアドレスＡ０〜Ａ３が入力されると、各ＸＯＲ回路５１４Ａ０〜５１４Ａｎの出力はＨレベルとなり、ＡＮＤ回路５０４ｃの出力はＨレベルとなり、冗長セルが選ばれる。それ以外のアドレスＡ０〜Ａ３が入力されると、ＸＯＲ１４Ａ０〜１４Ａｎのいずれかの出力はＬレベルとなり、冗長セルは選ばれることがない。これにより、正しく冗長セルが動作することが分かる。
【００３５】
同公報によれば、アドレスＡ０に対応するヒューズ状態を調べるためにはアドレスＡ０がＨレベルであり、他のアドレスＡ１〜Ａ３がＬレベルである１０００のアドレスＡ０〜Ａ３が入力される。アドレスＡ１に対応するヒューズを状態を調べるためには、アドレスＡ１がＨレベルであり、他のアドレスＡ０、Ａ２、Ａ３がＬレベルである０１００のアドレスＡ０〜Ａ３が入力される。
【００３６】
上述のように、ヒューズが、Ａ０より順にＯＮ、ＯＦＦ、ＯＦＦ、ＯＮとプログラムされているとする。このとき、アドレスＡ０に対応するヒューズを調べるために、１０００のアドレスＡ０〜Ａ３が入力されると、ＸＯＲ回路５１４Ａ０〜５１４Ａｎの出力は１１１０となり、これらを入力するヒューズ検出回路のＯＲ回路５０４ｄの出力はＨレベルとなる。次に、アドレスＡ１に対応するヒューズを調べるために、０１００のアドレスＡ０〜Ａ３が入力されると、ＸＯＲ回路５１４Ａ０〜５１４Ａｎの出力は００１０となり、これらを入力するヒューズ検出回路のＯＲ回路５０４ｄの出力はやはりＨレベルとなる。
【００３７】
本例では、Ａ０に対応するヒューズがＯＮにプログラムされており、Ａ１に対応するヒューズがＯＦＦにプログラムされており、両者のヒューズの状態が異なるにもかかわらず、ＯＲ回路４ｄの出力は共にＨレベルとなる。このことから、各ヒューズの状態を調べることはできないことが分かる。
【００３８】
不良アドレス検出回路５０４のＡＮＤ回路５０４ｃの出力がＨレベルとなるのは、ＸＯＲ回路５１４Ａ０〜５１４Ａｎの出力が全てＨレベルになるようにアドレスＡ０〜Ａｎが入力された時である。また、ＯＲ回路５０４ｄの出力がＬレベルになるのはＸＯＲ回路５１４Ａ０〜５１４Ａｎの出力が全てＬレベルとなるようなアドレスＡ０〜Ａｎが入力された時である。
【００３９】
同公報の技術では、複数の冗長デコーダが存在するときに、各冗長デコーダに接続されている各アドレス信号線に接続されたヒューズの個々の状態（カット済か未カットか）を調べることはできない。また、誤って冗長デコーダが選択されない状態にヒューズがプログラムされると、その誤りを検出できない。同様に、誤って、冗長デコーダが多重選択されるような状態にヒューズがプログラムされると、その誤りを検出できない。
【００４０】
【特許文献１】
特開平３−２２２９８号公報
【特許文献２】
特開平４−２０５８９７号公報
【特許文献３】
特開２００２−１３３８９５号公報
【００４１】
【発明が解決しようとする課題】
本発明の目的は、ある特定のヒューズに欠陥アドレスの情報がプログラムされた状態にあるか否かを判別することが可能な冗長回路、及びそれを用いた半導体記憶装置のような半導体装置を提供することである。
本発明の他の目的は、欠陥アドレスの情報がプログラムされた冗長デコーダがいずれであるかを特定することが可能な冗長回路、及びそれを用いた半導体記憶装置のような半導体装置を提供することである。
【００４２】
【課題を解決するための手段】
以下に、［発明の実施の形態］で使用する番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００４３】
本発明の第１の観点では、冗長回路は、複数のプログラム回路（４，４Ｃ−１，２，３，４）と第１アドレス設定回路（４、４Ｃ−０）とを有する冗長デコーダ（４、４Ｃ）と、選択回路（２−１，２Ａ−１，ｅｔｃ）と第２アドレス設定回路（２−０，２Ａ−０，ｅｔｃ）とを有する冗長デコーダ選択回路（２，２Ａ，２Ｂ，２Ｃ）と、デコーダキラー回路（６）とを具備している。前記複数のプログラム回路と前記複数の選択回路とは、各々冗長判定信号線で接続され、入力されたアドレスに応答し、同時に個別に選択状態と非選択状態のいずれかの状態をとる。
【００４４】
ここで、前記複数のプログラム回路の各々は、複数のプログラム部を有し、前記複数のプログラム部のうちの特定のもののプログラム状態が判定される。
また、前記複数のプログラム部の各々は、プルダウントランジスタを有し、前記プルダウントランジスタの各々のドレインは前記冗長判定信号線に接続され、そのゲートには前記第１アドレス設定回路からの信号が入力されている。前記第２アドレス設定回路は、前記冗長デコーダ選択回路の前記冗長判定信号線のうちの特定の冗長判定信号線を選択する。前記第１アドレス設定回路は、前記特定プログラム部以外の前記プログラム部の前記プルダウントランジスタを非導通とし、前記特定プログラム部に特定アドレスを入力することにより、前記特定プログラム部の前記プログラム状態を判定する。
【００４５】
ここで、前記第１アドレス設定回路に入力される前記アドレスのビットの各々に対して２つのプログラム部を有していてもよい。この場合、前記第１アドレス設定回路は、前記特定アドレス以外のアドレスとして前記プルダウントランジスタの各々を非導通とする信号と、前記特定アドレスとして前記特定プルダウントランジスタを導通とする信号とが与えられる。第１制御信号に従って前記入力されたアドレス信号又は特定レベルを前記プログラム回路に伝達し、第２制御信号に従って特定レベル又は前記入力されたアドレスの反転値を前記プログラム回路に伝達することで、前記冗長デコーダは、前記特定アドレスの信号により前記冗長判定信号線の各々を選択状態または非選択状態とする。前記第２アドレス設定回路は、前記第１又は第２制御信号のうちいずれかが信号伝達状態を示す場合に入力されたアドレス信号を前記選択回路に伝達することで、前記冗長デコーダ選択回路は特定の冗長判定信号線を選択状態とし、前記特定アドレスに対応するプログラム部のプログラム状態を判定する。
【００４６】
また、前記第１アドレス設定回路は、前記特定アドレス以外のアドレスとして前記プルダウントランジスタの各々を非導通とする信号と、前記特定アドレスとして前記特定プルダウントランジスタを導通とする信号とが与えられてもよい。第１制御信号に従って前記入力されたアドレス信号又は特定レベルを前記前記プログラム回路に伝達し、第２制御信号に従って特定レベル又は前記入力されたアドレス信号の反転値を前記プログラム回路に伝達することで、前記冗長デコーダは前記特定アドレスの信号により特定冗長判定信号線を選択状態あるいは非選択状態とする。前記第２アドレス設定回路は、入力されたアドレス信号を選択回路に伝達することで、前記冗長選択でコード回路は特定の冗長判定信号線を選択状態とし、前記特定アドレスに対応するプログラム部のプログラム状態を判定する。
【００４７】
また、前記第１アドレス設定回路は、前記特定アドレス以外のアドレスとして前記プルダウントランジスタの各々を非導通とする信号と、前記特定アドレスとして前記特定プルダウントランジスタを導通とする信号とが与えられる。第１制御信号に従って前記入力されたアドレス信号又は特定レベルを前記前記プログラム回路に伝達し、第２制御信号に従って特定レベル又は前記入力されたアドレス信号の反転値を前記プログラム回路に伝達することで、前記冗長デコーダは前記特定アドレスの信号により特定冗長判定信号線を選択状態あるいは非選択状態とする。前記第２アドレス設定回路は入力された第１アドレス信号をラッチし、前記第２アドレスが入力されたときに、前記ラッチした第１アドレス信号を前記第１又は第２制御信号のうちいずれかが伝達状態を示す場合に選択回路に伝達することで、前記冗長選択でコード回路は特定の冗長判定信号線を選択状態とし、前記特定アドレスに対応するプログラム部のプログラム状態を判定する。
【００４８】
ここで、前記第１アドレス設定回路に入力されるアドレスビットの各々に対して１つのプログラム部と、更に冗長回路の使用状況を示すプログラム部を有してもよい。この場合、前記第１アドレス設定回路は、アドレス信号として前記特定アドレス以外のアドレスとして前記プルダウントランジスタの各々を非導通とする信号と、前記特定アドレスとして前記特定プルダウントランジスタを導通とする信号とが与えられる。前記第１アドレス設定回路は第１制御信号により入力されたアドレス信号及び使用状況信号、又は特定レベルを前記プログラム回路に伝達し、第２制御信号により特定レベル、又は入力されたアドレス信号及び使用状況信号の反転値を前記プログラム回路に伝達することで、前記冗長デコーダは前記特定アドレスの信号により特定の冗長判定信号を選択状態または非選択状態とする。前記第２アドレス設定回路は入力されたアドレス信号を第３制御信号によりラッチすると共に、前記選択回路に第４制御信号によりラッチしたアドレス信号を伝達又は特定レベルとすることで、前記冗長デコード選択回路は前記冗長判定信号線の各々を選択状態又は非選択状態とする。
【００４９】
また、前記第１アドレス設定回路に入力されたアドレスに対応して置換された冗長メモリローの配置位置を示すアドレスを判定することが望ましい。この場合、前記第１アドレス設定回路は、入力されたアドレス信号と、その反転値を前記プログラム回路に伝達し、特定の冗長判定信号線を選択状態とする。前記第２アドレス設定回路に入力されるアドレス信号を変化させ、デコーダキラー信号を出力させることにより、前記第１アドレス設定回路に入力されたアドレス信号に対応して置換された冗長メモリローの配置アドレスを識別判定する。
また、半導体記憶装置は、上記のうちいずれかの冗長回路を有していることが好ましい。
【００５０】
本発明の第２の観点で、半導体装置は、第１モードにおいて、プログラム状態信号を出力する出力バッファ（２８）と、前記第１モードにおいて、第１アドレスと第２アドレスを出力するアドレス出力部（１９）と、複数のプログラム回路（４，４Ｃ−１，２，３，４）を有する冗長デコーダ制御ブロック（１０）とを具備している。前記複数のプログラム回路の各々は、複数のプログラム部を有し、前記複数のプログラム部の各々は選択的にプログラムされている。前記第１モードにおいて、前記第２アドレスに基づいて前記複数のプログラム回路のうちの１つが特定プログラム回路として選択され、前記第１モードにおいて、前記第１アドレスに基づいて、前記特定プログラム回路の前記複数のプログラム部のうちの１つが特定プログラム部として選択される。前記冗長デコーダ制御ブロックは、前記特定プログラム部のプログラム状態を示す前記プログラム状態信号を前記出力バッファに出力する。
【００５１】
ここで、前記冗長デコーダ制御ブロックは、前記複数のプログラム回路と第１アドレス設定回路（４−０，４Ｃ−０）とを有する冗長デコーダ（４，４Ｃ）と、複数の選択回路（２−１，２Ａ−１，ｅｔｃ）と第２アドレス設定回路（２−０，２Ａ−０，ｅｔｃ）とを有する冗長デコーダ（２，２Ａ，ｅｔｃ）と、前記複数のプログラム回路に接続され、前記第１モードにおいて前記特定プログラム部の前記プログラム状態信号を前記出力バッファに出力するデコーダキラー回路とを具備することが好ましい。前記第１アドレス設定回路は、前記第１モードにおいて、前記第１アドレスに基づいて前記特定プログラム回路の前記特定プログラム部を指定し、前記第２アドレス設定回路は、前記第１モードにおいて、前記第２アドレスに基づいて前記複数の選択回路のうちの１つを特定選択回路として指定し、前記特定選択回路は、前記複数のプログラム回路のうちの前記特定プログラム回路を指定する。
【００５２】
この場合、前記複数の選択回路と前記複数のプログラム回路は、夫々冗長判定信号線に接続されていてもよい。前記複数の選択回路の前記特定選択回路以外の前記選択回路は、対応する前記冗長判定信号線を非選択状態とし、前記特定選択回路は、前記複数の冗長判定信号線のうちの対応する特定のものを選択状態とする。前記特定プログラム回路の前記特定プログラム部以外の前記複数のプログラム部は前記特定冗長判定信号線を選択状態にする。前記特定冗長判定信号線は、前記特定プログラム部の前記プログラム状態に従って、前記選択状態と前記非選択状態のいずれかに設定される。前記デコーダキラー回路は、前記複数の冗長判定信号線に接続され、前記第１モードにおいて、前記特定冗長判定信号線が前記選択状態と前記非選択状態のいずれに設定されているかを示す信号を前記プログラム状態信号として出力する。
【００５３】
また、前記複数のプログラム回路の各々は、前記第１アドレスの複数のアドレスビットの各々に対して２つの前記プログラム部を有してもよいし、前記第１アドレスの複数のアドレスビットの各々に対して１つの前記プログラム部を有していてもよい。後者の場合、前記複数のプログラム回路の各々は、そのプログラム回路が使用されているか否かを示すためのプログラム部を更に具備していてもよい。
【００５４】
前記アドレス出力部は、前記第１アドレスと前記第２アドレスを同時に出力してもよいし、先ず前記第２アドレスを出力し、前記第２アドレスが前記デコーダ制御ブロックによりラッチされた後、前記第１アドレスを出力してもよい。
第２モードにおいて、前記冗長デコーダ制御ブロックは、前記第１アドレスに基づいて、前記複数のプログラム回路のうちの１つを選択プログラム回路として選択し、前記第２アドレスを変えて前記選択プログラム回路を特定してプログラム回路信号を前記出力バッファに出力する。前記第２モードにおいて、前記出力バッファは、前記プログラム回路信号を出力する。
【００５５】
本発明の第３の観点では、冗長回路は、複数のプログラム回路（４，４Ｃ−１，２，３，４）と第１アドレス設定回路（４、４Ｃ−０）とを有する冗長デコーダ（４、４Ｃ）を有する。前記複数のプログラム回路の各々は、複数のプログラム部を有し、前記第１アドレス設定回路は、複数のアドレスビットの第１アドレスに基づいて、特定プログラム回路の前記複数のプログラム部のうちの特定プログラム部を指定する。冗長回路は、また、第２アドレス基づいて前記複数のプログラム回路のうちの前記特定プログラム回路を選択する冗長デコーダ選択回路（２，２Ａ，２Ｂ，２Ｃ）と、前記特定プログラム部のプログラム状態を示すプログラム状態データを生成するキラー回路（６）とを具備する。
【００５６】
また、前記複数のプログラム回路の各々は、前記複数のプログラム部として、前記第１アドレスの前記複数のアドレスビットの各々に対して、Ｔｒｕｅ側とＮｏｔ側の２つの前記プログラム部を有していてもよい。この場合、前記第１アドレス設定回路は、第１と第２の制御信号を受信し、前記第１と第２の制御信号の一方に基づいて前記Ｔｒｕｅ側で前記特定プログラム部の指定を可能とし、他方に基づいて前記Ｎｏｔ側で前記特定プログラム部の指定を可能とする。
【００５７】
また、前記複数のプログラム回路の各々は、前記複数のプログラム部として、前記第１アドレスの前記複数のアドレスビットの各々に対して、１つの前記プログラム部を有していてもよい。この場合、前記第１アドレス設定回路は、第１と第２の制御信号を受信し、前記第１と第２の制御信号に基づいて前記特定プログラム部の指定する。
【００５８】
また、冗長回路は、前記冗長デコーダに、前記複数のアドレスビットのうちの、前記特定プログラム部に対応する前記アドレスビットだけが特定値である前記第１アドレスを前記冗長デコーダに出力するアドレス出力部（１９）を更に具備してもよい。前記アドレス出力部は、前記特定値をもつ前記アドレスビットを前記複数のアドレスビットの中で順番に変える第１スキャンを行いながら前記第１アドレスを前記冗長デコーダに出力することが好ましい。また、前記アドレス出力部は、前記複数のプログラム回路のうちで前記特定プログラム回路が順番に選択されるように前記第２アドレスを前記冗長デコーダ選択回路に出力してもよい。
【００５９】
また、冗長回路は、前記第１アドレスと前記第２アドレスを前記冗長デコーダと前記冗長デコーダ選択回路に同時に供給するアドレス出力部（１９）を更に具備していてもよい。あるいは、先ず前記第２アドレスを前記冗長デコーダ選択回路に供給し、前記第２アドレスが前記冗長デコーダ選択回路に保持された後、前記第１アドレスを前記冗長デコーダに供給するアドレス出力部（１９）を更に具備してもよい。
【００６０】
また、第４の観点では、冗長回路は、複数のプログラム回路（４，４Ｃ−１，２，３，４）と第１アドレス設定回路（４、４Ｃ−０）とを有する冗長デコーダ（４、４Ｃ）を具備する。前記複数のプログラム回路の各々は、複数のプログラム部を有し、前記第１アドレス設定回路は、複数のアドレスビットの第１アドレスに基づいて、特定プログラム回路の前記複数のプログラム部をアクセスする。また、冗長回路は、第２アドレス基づいて前記複数のプログラム回路のうちの前記特定プログラム回路を選択する冗長デコーダ選択回路（２，２Ａ，２Ｂ，２Ｃ）と、前記第１アドレスを順番に変えながら、前記第１アドレス設定回路に供給するアドレス出力回路（１９）と、前記複数のプログラム部の少なくとも１つプログラム状態が前記第１アドレスの対応する前記アドレスビットと一致するときプログラム状態データを生成するキラー回路（６）とを具備する。
また、半導体記憶装置は、上記のうちのいずれかの冗長回路を有していることが好ましい。
【００６１】
【発明の実施の形態】
以下、添付図面を参照して、本発明の冗長回路を有する半導体記憶装置を詳細に説明する。
【００６２】
図１は、第１実施形態による半導体記憶装置の全体構成を示すブロック図である。図１を参照して、半導体記憶装置は、冗長制御ブロック１０、テストモードエントリブロック１２、デコーダキルエントリブロック１３、コマンドデコーダ１４、制御ロジック回路１５、モードレジスタ１６、クロックジェネレータ１７、ＤＬＬ回路１８、ローアドレスバッファ＆リフレッシュカウンタ１９、カラムアドレスバッファ＆バーストカウンタ２０、データコントロールロジック回路２１、カラムデコーダ２２、センスアンプリファイア２３、ローデコーダ２４、ロー冗長セルアレイ２５、メモリセルアレイ２６、ラッチ回路２７、データ出力バッファ２８、データ入力バッファ２９を有している。
【００６３】
アドレスは、テストモードエントリブロック１２、デコーダキルエントリブロック１３、コマンドデコーダ１４、モードレジスタ１６、ローアドレスバッファ＆リフレッシュカウンタ１９、カラムアドレスバッファ＆バーストカウンタ２０に供給されている。
【００６４】
クロックジェネレータ１７は、クロック信号ＣＫ、／ＣＫ、クロックイネーブルＣＫＥを受信して内部クロック信号を発生し、半導体記憶装置の各部に供給する。ＤＬＬ回路は、クロック信号ＣＫ、／ＣＫを受信して同期信号をラッチ回路２７、データ出力バッファ２８、データ入力バッファ２９に出力している。
コマンドデコーダ１４は、チップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル／ＷＥ信号、及びアドレスを受信してデコード結果を制御ロジック回路１５に出力する。モードレジスタ１６は、アドレスを受信して動作モードを設定して制御ロジック回路１５に出力する。制御ロジック１５は、コマンドデコーダ１４からの出力とモードレジスタ１６の出力に基づいて、クロックジェネレータ１７からの内部クロック信号に応答して制御信号を発生する。制御信号は、冗長制御ブロック１０、テストモードエントリブロック１２、デコーダキルエントリブロック１３、ローアドレスバッファ＆リフレッシュカウンタ１９、カラムアドレスバッファ＆バーストカウンタ２０、センスアンプリファイア２３、ローデコーダ２４、ラッチ回路２７に供給される。こうして、半導体記憶装置内の各部の動作が制御される。尚、冗長制御ブロック１０に供給される制御信号は、プリチャージ信号４５である。
【００６５】
ここで、冗長回路を使用せずデータをリード／ライトする場合の動作は、公知であるので、簡単に説明する。アドレスがローアドレスバッファ１９とカラムアドレスバッファ２０に保持され、夫々保持されているアドレスに基づいてローデコーダ２４とカラムデコーダ２２は、メモリセルアレイ２６のアドレスを指定する。リード動作の場合には、メモリセルアレイ２６から読み出されたデータはセンスアンプリファイア２３でセンスされ、データコントロールロジック回路２１、ラッチ回路２７、データ出力バッファ２８を介して外部に読み出される。また、ライト動作の場合には、データ入力バッファ２９に入力されるデータは、ラッチ回路２７、データコントロールロジック回路２１を介してセンスアンプリファイア２３に供給され、センスアンプリファイア２３を介してメモリセルアレイ２６の指定されたアドレスに書き込まれる。
【００６６】
次に、本発明と関係する冗長制御について説明する。
図２を参照して、冗長制御ブロック１０は、冗長デコーダ選択回路２、冗長デコーダ４、デコーダキラー回路６を有している。この例では、冗長デコーダ選択回路２は、アドレス設定回路２−０と選択回路２−１、２−２、２−３、２−４を有している。冗長デコーダ４は、冗長デコーダ選択回路２の構成に対応して、アドレス設定回路４−０とヒューズ回路４−１、４−２、４−３、４−４を有している。各ヒューズ回路は複数のヒューズ部を有し、各ヒューズ部はヒューズ（ヒューズ素子、プログラム素子ともよばれる）を有する。このヒューズは、冗長動作に依存して予め切断され、プログラムされる。ヒューズ回路はプログラム回路として機能し、ヒューズ部はプログラム部として機能するため、プログラム回路およびプログラム部として呼ばれることがある。アドレス設定回路２−０とアドレス設定回路４−０とはＴｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２とを共有している。選択回路２−１、２−２、２−３、２−４の各々は、ヒューズ回路４−１、４−２、４−３、４−４のうちの対応するものと冗長判定信号線を共有し、冗長判定信号４３を出力する。
【００６７】
制御ロジック回路１５は、コマンドデコーダ１４からのデコード結果とモードレジスタ１６からのモード信号に基づいて制御信号としてテストモード信号を生成し、テストモードエントリブロック１２とデコーダキルエントリブロック１３に供給する。テストモードエントリブロック１２は、テストモード信号と入力アドレスに基づいてＴｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２を生成し、冗長デコーダ選択回路２と冗長デコーダ４に供給する。デコーダキルエントリブロック１３は、テストモードエントリ信号と入力アドレスに基づいて、デコーダキルエントリ信号４０を生成してデータ出力バッファ２８に出力する。また、制御ロジック回路１５は、プリチャージ信号４５を制御信号として冗長デコーダ４に供給する。ローアドレスバッファ＆リフレッシュ回路１９は、入力アドレスあるいは内部で生成されるアドレスをローデコーダ２４、冗長デコーダ選択回路２、冗長デコーダ３に供給する。
【００６８】
これにより、冗長デコーダ選択回路２は、Ｔｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２とアドレスに基づいて、各選択回路ごとに冗長判定信号４３の選択動作を行う。冗長デコーダ４は、Ｔｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２とアドレスに基づいて各ヒューズ回路ごとに冗長判定信号４３を出力する。冗長判定信号４３は、ロー冗長セルアレイ２５に供給され、冗長セルローを指定するために使用される。また、冗長判定信号４３は、デコーダキラー回路６に供給される。デコーダキラー回路６は、冗長判定信号４３からデコーダキラー信号４４を生成し、ローデコーダ２４とデータ出力バッファ２８に出力する。ローデコーダ２４の動作は、デコーダキラー信号４４に応答して禁止される。データ出力バッファ２８は、デコーダキラー信号４４に応答してデコーダキラー信号４４を出力する。
【００６９】
次に、冗長制御ブロック１０の回路の詳細を図２を参照して説明する。
上記のように、冗長デコーダ４は、アドレス設定回路４−０とヒューズ回路４−１、４−２、４−３、４−４を有している。アドレス設定回路４−０には、Ｔｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２が供給され、アドレスＡ０からＡｊが入力されている。
ヒューズ回路部４−１、４−２、４−３、４−４は同じ回路構成を有し、夫々冗長判定信号４３（４３−１，４３−２，４３−３，４３−４）と接続されている。従って、ヒューズ回路部４−１について説明する。ヒューズ回路部４−１は、Ｐ−チャンネルトランジスタを有する。Ｐ−チャンネルトランジスタのソースは、電源電圧Ｖｃｃに接続され、ドレインは冗長判定信号４３−１に接続されている。Ｐ−チャンネルトランジスタのゲートには、制御ロジック回路１５からプリチャージ信号４５が供給されている。また、ヒューズ回路部４−１は、アドレスビットＡ０、・・・、Ａｊの各々に対してＮｏｔ側ヒューズ部とＴｒｕｅ側ヒューズ部を有している。Ｎｏｔ側ヒューズ部とＴｒｕｅ側ヒューズ部の各々は、Ｎチャンネルトランジスタとヒューズとを有している。Ｎチャンネルトランジスタのドレインは、冗長判定信号４３−１に接続され、そのソースはヒューズの一端に接続されている。ヒューズの他端は接地されている。ヒューズは、冗長アドレスにより切断され、ヒューズ回路４−１はプログラムされている。
【００７０】
アドレス設定回路４−０では、アドレスＡ０のＮｏｔ側に対してＮＯＲ回路６５−１が設けられている。ＮＯＲ回路６５−１の一方の入力端子にはアドレスＡ０が供給され、他方の入力端子にはＴｒｕｅテストモード信号ＲＴＴ４１が供給されている。また、アドレスＡ０のＴｒｕｅ側に対してインバータ６５−３とＮＯＲ回路６５−２が設けられている。アドレスＡ０は、インバータ６５−３を介してＮＯＲ回路６５−２の一方の入力端子に供給されている。ＮＯＲ回路の他方の入力端子にはＮｏｔテストモード信号ＲＴＮ４２が供給されている。ＮＯＲ回路６５−１の出力は、各ヒューズ回路の、アドレスビットＡ０に対応するＮｏｔ側のＮチャンネルトランジスタのゲートに供給されている。ＮＯＲ回路６５−２の出力は、各ヒューズ回路の、アドレスビットＡ０に対応するＴｒｕｅ側のＮチャンネルトランジスタのゲートに供給されている。アドレスＡ１〜Ａｊについても同様である。
【００７１】
従って、Ｔｒｕｅテストモード信号ＲＴＴ４１がＨレベルのとき、各アドレスビットのＮｏｔ側のＮＯＲ回路（例えば、６５−１）の出力は、アドレスビットの値に関係なくＬレベルとなる。こうして、各ヒューズ回路内の対応するＮチャンネルトランジスタはＯＦＦ状態となる。一方、Ｔｒｕｅテスト信号４１がＬレベルのとき、各アドレスビットのＮｏｔ側のＮＯＲ回路（例えば、６５−１）の出力は、アドレスビットの値に依存して変化する。従って、各ヒューズ回路内の対応するＮチャンネルトランジスタは、対応するアドレスビットに従ってＯＮ／ＯＦＦ状態となる。
【００７２】
また、Ｎｏｔテストモード信号ＲＴＮ４２がＨレベルのとき、各アドレスビットのＴｒｕｅ側のＮＯＲ回路（例えば、６５−２）の出力は、アドレスビットの値に関係なくＬレベルとなる。従って、各ヒューズ回路内の対応するＮチャンネルトランジスタはＯＦＦ状態となる。一方、Ｔｒｕｅテストモード信号４１がＬレベルのとき、各アドレスビットのＴｒｕｅ側のＮＯＲ回路（例えば、６５−２）の出力は、アドレスビットの値に依存して変化する。従って、ヒューズ回路内の対応するＮチャンネルトランジスタは、対応するアドレスビットに従ってＯＮ／ＯＦＦ状態となる。
【００７３】
選択回路２−１、２−２、２−３、２−４は同じ回路構成を有する。従って、選択回路２−１について説明する。選択回路２−１は、２つのＮチャンネルトランジスタ２−１Ａ０と２−１Ａ１を有している。各Ｎチャンネルトランジスタのドレインは、冗長判定信号４３−１に接続され、そのソースは接地され、そのゲートはアドレス設定回路２−０からの信号に接続されている。
【００７４】
アドレス設定回路２−０では、ＮＯＲ回路６０と、アドレスＲＡ０のＮｏｔ側に対してＮＯＲ回路６１−１が設けられている。ＮＯＲ回路６０は、Ｔｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２に接続されている。ＮＯＲ回路６１−１の一方の入力端子にはアドレスＲＡ０が供給され、他方の入力端子にはＮＯＲ回路６０の出力が供給されている。また、アドレスＲＡ０のＴｒｕｅ側に対してインバータ６１−３とＮＯＲ回路６１−２が設けられている。アドレスＲＡ０は、インバータ６１−３を介してＮＯＲ回路６１−２の一方の入力端子に供給されている。ＮＯＲ回路６１−２の他方の入力端子にはＮＯＲ回路６０の出力が供給されている。アドレスビットＲＡ１に対するＮＯＲ回路６２−１、６２−２とインバータ６２−３も同様である。ＮＯＲ回路６１−１の出力は、選択回路２−１と２−２のＮチャンネルトランジスタ２−１Ａ０、２−２Ａ０のゲートに供給されている。ＮＯＲ回路６１−２の出力は、選択回路２−３と２−４のＮチャンネルトランジスタ２−３Ａ０、２−４Ａ０のゲートに供給されている。ＮＯＲ回路６２−１の出力は、選択回路２−１と２−３のＮチャンネルトランジスタ２−１Ａ１と２−３Ａ１のゲートに供給されている。ＮＯＲ回路６２−２の出力は、選択回路２−２と２−４の他方のＮチャンネルトランジスタ２−２Ａ１，２−４Ａ１のゲートに供給されている。
【００７５】
従って、Ｔｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２の両方がＬレベルのとき、ＮＯＲ回路６０の出力は、Ｈレベルとなり、各ＮＯＲ回路６１−１、６１−２、６２−１、６２−２の出力は、アドレスビットの値に関係なくＬレベルとなる。従って、各選択回路内の対応するＮチャンネルトランジスタはＯＦＦ状態となる。従って、冗長デコーダ選択回路２は、選択（可能）状態（Ｄｉｓａｂｌｅ状態）となり、冗長デコーダ４に影響を与えないことになる。一方、Ｔｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２の一方がＨレベルのとき、ＮＯＲ回路６０の出力は、Ｌレベルとなり、各ＮＯＲ回路６１−１、６１−２、６２−１、６２−２の出力は、アドレスビットの値に依存して変化する。従って、各選択回路内の対応するＮチャンネルトランジスタは、対応するアドレスビットに従って、ＯＮ／ＯＦＦ状態となる。
【００７６】
デコーダキラー回路６は、冗長判定信号４３−１、４３−２、４３−３、４３−４を入力するＮＯＲ回路を有し、デコーダキラー信号４４を生成する。
【００７７】
尚、冗長デコーダ選択回路２に供給されるアドレスＲＡ０、ＲＡ１は、冗長デコーダ４に供給される冗長アドレスＡ０〜Ａｊとは異なり、冗長アドレスＡ０〜Ａｊと並列的に入力される。
【００７８】
次に、本発明の第１実施の形態による半導体記憶装置の冗長制御の動作モードについて図３を参照して説明する。本発明の第１実施の形態による半導体記憶装置の冗長制御には４つのモードがある。即ち、（１）通常モード（Ｎｏｒｍａｌ）、（２）冗長セルチェックテスト（Ｒｅｄｕｎｄａｎｃｙ Ｃｅｌｌ Ｃｈｅｃｋ Ｔｅｓｔ）モード、（３）ロールコールテスト（Ｒｏｌｌ Ｃａｌｌ Ｔｅｓｔ）モード、（４）ヒューズチェックテスト（Ｆｕｓｅ Ｃｈｅｃｋ Ｔｅｓｔ）モードである。（１）通常モードでは、ロー冗長セルアレイ２５へのアクセスが行われる。このために、デコーダキルエントリブロック１３からのデコーダキルエントリ信号４０がＬレベルにあり、テストモードエントリブロック１２からのＴｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２はＬレベルとされる。（２）冗長セルチェックテストモードでは、ロー冗長セルアレイ２５が正常か否かが判定される。このために、デコーダキルエントリブロック１３からのデコーダキルエントリ信号４０がＬレベルにあり、テストモードエントリブロック１２からのＴｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２は共にＨレベルとされる。（３）ロールコールテストモードでは、冗長アドレスが冗長デコーダ４の各ヒューズ回路４−１，４−２，４−３，４−４のいずれかに正しくプログラムされているか否かがチェックされる。このために、デコーダキルエントリブロック１３からのデコーダキルエントリ信号４０がＨレベルにあり、テストモードエントリブロック１２からのＴｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２はＬレベルとされる。（４）ヒューズチェックテストモードでは、冗長アドレスが冗長デコーダ４の各ヒューズ回路４−１，４−２，４−３，４−４の各ヒューズ部のヒューズがプログラムされているか否か、即ち切断されているか否かがテストされる。このために、デコーダキルエントリブロック１３からのデコーダキルエントリ信号４０がＨレベルにあり、テストモードエントリブロック１２からのＴｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２の何れかはＨレベルとされる。
【００７９】
以下に、上記の４つのモードでの動作を詳細に説明する。４つの動作モードのいずれにおいても、先ず制御ロジック回路１５から制御信号としてパルス状にＬレベルのプリチャージ信号４５が冗長デコーダ４に供給される。これにより、ヒューズ回路４−１、４−２、４−３、４−４の各々のＰ−チャンネルトランジスタがＯＮ状態となり、ヒューズ回路４−１、４−２、４−３、４−４の夫々に対する冗長判定信号４３−１、４３−２、４３−３、４３−４が電源電圧Ｖｃｃ（Ｈレベル）に設定される。
【００８０】
まず、（１）通常モードについて説明する。テストモードエントリブロック１２は、制御ロジック回路１５からの制御信号と入力アドレスに基づいて共にＬレベルのＴｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２を出力する。また、デコーダキルエントリブロック１３は、制御ロジック回路１５からの制御信号と入力アドレスに基づいてＬレベルのデコーダキルエントリ信号４０を出力する。このため、冗長デコーダ選択回路２のアドレス設定回路２−０のＮＯＲ回路６０の出力はＨレベルとなり、アドレス設定回路２−０の全てのＮＯＲ回路６１−１、６１−２、６２−１、６２−２の出力は全てＬレベルとなる。結果として、選択回路２−１、２−２、２−３、２−４の全てのＮチャンネルトランジスタはＯＦＦ状態となり、冗長デコーダ選択回路２は選択（可能）状態（Ｄｉｓａｂｌｅ状態）となる。このように、制御信号によりアドレス設定回路の出力を、入力されるアドレス信号に関係なく、特定レベルとすることですべての冗長判定信号を選択（可能）状態することをＤｉｓａｂｌｅ状態と呼ぶ。従って、選択回路２−１、２−２、２−３、２−４は、冗長判定信号４３をすべて選択し、実質的な冗長判定信号の選択／非選択をプログラム回路において行わせるのである。なお、選択（可能）状態（Ｄｉａｂｌｅ状態）と反対の状態は、非選択状態（アドレス依存状態）と呼ばれる。
【００８１】
冗長デコーダ４のアドレス設定回路４−０では、全てのＮＯＲ回路がアクティブであり、ローアドレスバッファ１９から入力されるアドレスＡ０〜Ａｊに従って、ＮＯＲ回路の出力は変化する。
【００８２】
通常入力されるアドレスＡ０〜Ａｊに対応するようにヒューズが切断されている。しかしながら、冗長セルアレイが未使用で、全てのヒューズが未切断の場合には、アドレスＡ０〜ＡｊはＮｏｔ側信号とＴｒｕｅ側信号が入力されるため、必ず一方のトランジスタがＯＮするので、ヒューズ回路４−１、４−２、４−３、４−４の冗長判定信号４３−１、４３−２、４３−３、４３−４のいずれもがＬレベルとなる。冗長判定信号４３（４３−１、４３−２、４３−３、４３−４）はロー冗長セルアレイ２５と、デコーダキラー回路６に出力される。ロー冗長セルアレイ２５はＬレベルの全ての冗長判定信号４３は無視する。デコーダキラー回路６は、全てＬレベルの冗長判定信号４３からＨレベルのデコーダキラー信号４４を発生し、ローデコーダ２４とデータ出力バッファ２８に出力する。このとき、デコーダキルエントリブロック１３からはＬレベルのデコーダキルエントリ信号４０が出力されているので、デコーダキラー信号４４がデータ出力バッファ２８から出力されることはない。また、デコーダキラー信号４４がＨレベルであるとき、ローデコーダ２４は正常に動作する。これにより、メモリセルアレイ２６を用いて、センスアンプリファイア２３、データコントロールロジック回路２１、ラッチ回路２７、データ出力バッファ２８、データ入力バッファ２９を介してリード／ライト動作が行われる。
【００８３】
一方、冗長セルアレイが使用された場合、ヒューズ回路４−１、４−２、４−３、４−４の冗長判定信号４３−１、４３−２、４３−３、４３−４のいずれかが、アドレスＡ０〜Ａｊに基づいてＨレベルとなる場合には、デコーダキラー回路６は、Ｌレベルのデコーダキラー信号４４を発生し、ローデコーダ２４とデータ出力バッファ２８に出力する。このとき、デコーダキルエントリブロック１３からはＬレベルのデコーダキルエントリ信号４０が出力されているので、デコーダキラー信号４４がデータ出力バッファ２８から出力されることはない。また、Ｌレベルのデコーダキラー信号４４に応答してローデコーダ２４は不活性状態に設定され、その動作を停止する。従って、メモリセルアレイ２６が使用されることはない。また、冗長判定信号４３−１、４３−２、４３−３、４３−４は、ロー冗長セルアレイ２５に供給され、ロー冗長セルアレイ２５内の１つの冗長セルローが選択される。選択された冗長セルローに対して、センスアンプリファイア２３、データコントロールロジック回路２１、ラッチ回路２７、データ出力バッファ２８、データ入力バッファ２９を介してリード／ライト動作が行われる。尚、カラムアドレスバッファ２０とカラムデコーダ２２は必要により使用される。こうして、選択された冗長セルローに対して必要なデータを選択する。
【００８４】
次に、（２）冗長セルチェックテストモードの動作について説明する。冗長セルチェックテストモードでは、テストモードエントリブロック１２は、制御ロジック回路１５からの制御信号とアドレスに基づいて、共にＨレベルのＴｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２を出力する。また、デコーダキルエントリブロック１３は、制御ロジック回路１５からの制御信号とアドレスに基づいて、Ｌレベルのデコーダキルエントリ信号４０を出力する。
【００８５】
Ｔｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２は、共にＨレベルであるので、冗長デコーダ選択回路２のアドレス設定回路２−０のＮＯＲ回路６０の出力はＬレベルとなり、アドレス設定回路２−０のＮＯＲ回路６１−１、６１−２、６２−１、６２−２の出力はアドレスＲＡ０とＲＡ１に基づいて決定されることになる。結果として、アドレスＲＡ０とＲＡ１に基づいて選択回路２−１、２−２、２−３、２−４の冗長判定信号４３−１、４３−２、４３−３、４３−４うちの１つがＨレベルとなり、他のものは全てＬレベルとなる。
【００８６】
一方、Ｔｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２は、共にＨレベルであるので、冗長デコーダ４のアドレス設定回路４−０では、全てのＮＯＲ回路の出力がＬレベルとなる。従って、ヒューズ回路４−１、４−２、４−３、４−４の中の全てのＮチャンネルトランジスタがＯＦＦ状態となり、冗長デコーダ４は選択（可能）状態（Ｄｉｓａｂｌｅ状態）となり、冗長判定信号４３に影響を与えない。
冗長判定信号４３（４３−１、４３−２、４３−３、４３−４）はロー冗長セルアレイ２５と、デコーダキラー回路６に出力される。冗長判定信号４３の何れかがＨレベルであるので、デコーダキラー回路６は、Ｌレベルのデコーダキラー信号４４を発生し、ローデコーダ２４とデータ出力バッファ２８に出力する。このとき、デコーダキルエントリブロック１３からはＬレベルのデコーダキルエントリ信号４０が出力されているので、デコーダキラー信号４４がデータ出力バッファ２８から出力されることはない。また、デコーダキラー信号４４がＬレベルであるとき、Ｌレベルのデコーダキラー信号４４に応答してローデコーダ２４は不活性状態に設定され、その動作を停止する。従って、メモリセルアレイ２６が使用されることはない。また、冗長判定信号４３−１、４３−２、４３−３、４３−４は、ロー冗長セルアレイ２５に供給され、ロー冗長セルアレイ２５内の１つの冗長セルローが選択される。選択された冗長セルローに対して、センスアンプリファイア２３、データコントロールロジック回路２１、ラッチ回路２７、データ出力バッファ２８、データ入力バッファ２９を介してリード／ライト動作が行われる。
【００８７】
このとき、ローアドレスバッファ１９から供給されるアドレスＲＡ０とＲＡ１が順次変えられれば、ロー冗長セルアレイ２５の冗長セルローの冗長セルから順番にデータをデータ出力バッファ２８を介して読み出すことができ、冗長セルローの各メモリセルの状態をチェックすることができる。
【００８８】
ここで、冗長選択デコーダ２に入力される選択回路アドレスＲＡ０、ＲＡ１は、冗長デコーダ４に入力される冗長アドレスＡ０〜Ａｊとは異なり、冗長アドレスＡ０〜Ａｊと並列的に入力される。
【００８９】
次に、（３）ロールコールテストモードの動作について説明する。ロールコールテストモードでは、テストモードエントリブロック１２は、制御ロジック回路１５からの制御信号とアドレスに基づいて、共にＬレベルのＴｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２を出力する。また、デコーダキルエントリブロック１３は、制御ロジック回路１５からの制御信号とアドレスに基づいて、Ｈレベルのデコーダキルエントリ信号４０をデータ出力バッファ２８に出力する。このため、冗長デコーダ選択回路２のアドレス設定回路２−０のＮＯＲ回路６０の出力はＨレベルとなり、アドレス設定回路２−０の全てのＮＯＲ回路６１−１、６１−２、６２−１、６２−２の出力は全てＬレベルとなる。結果として、選択回路２−１、２−２、２−３、２−４の全てのＮチャンネルトランジスタはＯＦＦ状態となり、冗長デコーダ選択回路２は選択（可能）状態となる。従って、選択回路２−１、２−２、２−３、２−４は、冗長判定信号４３に影響を与えず、また冗長デコーダ選択回路２は冗長デコーダ４のヒューズ回路の選択に影響を与えない。
【００９０】
一方、冗長デコーダ４のアドレス設定回路４−０では、全てのＮＯＲ回路がアクティブであり、アドレス依存状態（非選択状態）となり、ローアドレスバッファ１９から入力されるアドレスＡ０〜Ａｊに従って、ＮＯＲ回路の出力は変化する。
入力されるアドレスＡ０〜Ａｊに対応するようにヒューズが切断されているヒューズ回路が存在するときには、ヒューズ回路４−１、４−２、４−３、４−４の冗長判定信号４３−１、４３−２、４３−３、４３−４のいずれかが、アドレスＡ０〜Ａｊに基づいてＨレベルとなる。この場合には、冗長判定信号４３−１、４３−２、４３−３、４３−４は、デコーダキラー回路６とロー冗長セルアレイ２５に出力される。デコーダキラー回路６は、Ｌレベルのデコーダキラー信号４４を発生し、ローデコーダ２４とデータ出力バッファ２８に出力する。このとき、デコーダキルエントリブロック１３からはＨレベルのデコーダキルエントリ信号４０が出力されているので、デコーダキラー信号４４はデータ出力バッファ２８から出力される。また、Ｌレベルのデコーダキラー信号４４に応答してローデコーダ２４は不活性状態に設定され、その動作を停止する。従って、メモリセルアレイ２６が使用されることはない。また、冗長判定信号４３−１、４３−２、４３−３、４３−４は、ロー冗長セルアレイ２５に供給され、ロー冗長セルアレイ２５内のＨレベルの冗長判定信号に対応する１つの冗長セルローが選択される。選択された冗長セルローからセンスアンプリファイア２３、データコントロールロジック回路２１、ラッチ回路２７を介してデータが読み出されたとしても、デコーダキルエントリ信号４０がＨレベルにあるので、冗長セルローからのデータがデータ出力バッファ２８から出力されることもない。従って、アドレスＡ０〜Ａｊが冗長動作で使用されているか否かを判定することができる。
また、ローアドレスバッファ１９から出力されるアドレスＡ０からＡｊを順次変えれば、ロー冗長セルアレイ２５を使用するアドレスを知ることができる。
【００９１】
次に、（４）ヒューズチェックテスト時の動作について説明する。ヒューズチェックテストモードでは、テストモードエントリブロック１２は、制御ロジック回路１５からの制御信号とアドレスに基づいて、一方がＨレベルで他方がＬレベルであるＴｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２を出力する。以下の例では、Ｔｒｕｅテストモード信号ＲＴＴ４１がＨレベルであり、Ｎｏｔテストモード信号ＲＴＮ４２はＬレベルである。また、デコーダキルエントリブロック１３は、制御ロジック回路１５からの制御信号とアドレスに基づいて、Ｈレベルのデコーダキルエントリ信号４０をデータ出力バッファ２８に出力する。これにより、データ出力バッファ２８は、ラッチ回路２７からのデータではなく、デコーダキラー回路６からのデコーダキラー信号４４を出力する。
【００９２】
この例では、Ｔｒｕｅテストモード信号ＲＴＴ４１がＨレベルであるので、冗長デコーダ選択回路２のアドレス設定回路２−０のＮＯＲ回路６０の出力はＬレベルとなり、アドレス設定回路２−０のＮＯＲ回路６１−１、６１−２、６２−１、６２−２の出力はアドレスＲＡ０とＲＡ１に基づいて決定されることになる。結果として、アドレスＲＡ０とＲＡ１に基づいて選択回路２−１、２−２、２−３、２−４の冗長判定信号４３−１、４３−２、４３−３、４３−４うちの１つがＨレベルとなり、他のものは全てＬレベルとなる。即ち、冗長選択デコード回路により特定の冗長判定信号が選択され、他の冗長判定信号は非選択とする。
【００９３】
一方、Ｔｒｕｅテストモード信号ＲＴＴ４１がＨレベルであるので、冗長デコーダ４のアドレス設定回路４−０では、Ｎｏｔ側のＮＯＲ回路、即ちＮＯＲ回路６５−１とそれに対応するＮＯＲ回路の出力がＬレベルとなる。従って、ヒューズ回路４−１、４−２、４−３、４−４の中のＮｏｔ側の全てのＮチャンネルトランジスタがＯＦＦ状態となる。一方、Ｎｏｔテストモード信号ＲＴＮ４２がＬレベルであるので、冗長デコーダ４のアドレス設定回路４−０では、Ｔｒｕｅ側のＮＯＲ回路、即ちＮＯＲ回路６５−２とそれに対応するＮＯＲ回路の出力は、アドレスＡ０〜Ａｊに基づいて決定される。従って、ヒューズ回路４−１、４−２、４−３、４−４の中の、有効なヒューズ回路のＴｒｕｅ側の全てのＮチャンネルトランジスタはアドレスＡ０〜Ａｊに依存してＯＮ／ＯＦＦ状態となることができる。即ち、冗長デコーダにおいても冗長判定信号を選択状態／非選択状態とする。
【００９４】
従って、例えば、特定のアドレスＲＡ０とＲＡ１をアドレス設定回路２−０に供給することにより、選択回路２−１を選択することができる。このとき、冗長判定信号４３−１だけがＨレベルにあり、冗長判定信号４３−２、４３−３、４３−４はＬレベルとなる。ヒューズ回路４−１では、Ｔｒｕｅテストモード信号ＲＴＴ４１がＨレベルであるので、Ｎｏｔ側のＮチャンネルトランジスタは、ＯＦＦ状態である。この状態で、アドレスＡ０〜Ａｊが与えられると、Ｔｒｕｅ側のヒューズが正しく切断されていれば、冗長判定信号４３−１はＨレベルとなる。冗長判定信号４３は、デコーダキラー回路６に供給され、デコーダキラー回路６はＬレベルのデコーダキラー信号４４を発生し、データ出力バッファ２８に出力する。このとき、デコーダキルエントリブロック１３からはＨレベルのデコーダキルエントリ信号４０がデータ出力バッファ２８に出力されているので、Ｌレベルのデコーダキラー信号４４はデータ出力バッファ２８から外部に出力される。
【００９５】
このようにして、ヒューズ回路４−１のＴｒｕｅ側のヒューズの切断状態を調べることができるが、ヒューズ回路４−１内では、Ｔｒｕｅ側のＮチャンネルトランジスタとヒューズの複数の組は並列に設けられているので、その複数の組の１つでもヒューズが未切断でＮチャンネルトランジスタのゲート入力をＨレベルとすることで、ヒューズ回路４−１の冗長判定信号４３は、Ｌレベルとなってしまう。また、Ｎチャンネルトランジスタのゲート入力をＬレベルとすることでヒューズの切断／未切断に無関係とすることができる。そこで、ローアドレスバッファ１９から供給されるアドレスＡ０からＡｊを変えながら、上記の動作を行えば、ヒューズ回路４−１で各アドレスビットに対応するＴｒｕｅ側のヒューズが正しく切断されているか否かを知ることができる。
【００９６】
具体的には、例えば、Ａ０のみがＨレベルであり、Ａ１からＡｊがＬレベルであるアドレスがローアドレスバッファ１９から供給される。このとき、アドレスビットＡ０のＴｒｕｅ側のＮＯＲ回路の出力のみがＨレベルとなっているので、ヒューズ回路内のアドレスビットＡ０のＴｒｕｅ側に対応するヒューズ部のＮチャンネルトランジスタだけがＯＮ状態となる。その他のＮチャンネルトランジスタはＯＦＦ状態にある。従って、アドレスビットＡ０のＴｒｕｅ側に対応するヒューズ部のヒューズが正しく切断されていれば、冗長判定信号４３−１はＨレベルを維持し、そのヒューズが切断されていなければ、冗長判定信号４３−１はＬレベルとなる。冗長判定信号４３は、デコーダキラー回路6に出力され、判定結果はデータ出力バッファ２８から出力される。次に、ＨレベルをアドレスビットＡ１に移し、その他のアドレスビットをＬレベルとすれば、アドレスビットＡ１のＴｒｕｅ側に対応するヒューズの切断状態を知ることができる。このように、Ｈレベルのアドレスビットを順次変えることにより、ヒューズ回路４−１内のＴｒｕｅ側のヒューズの切断状態を知ることができる。
【００９７】
また、ヒューズ回路４−１のＮｏｔ側のヒューズの切断状態を調べるためには、Ｔｒｕｅテストモード信号ＲＴＴ４１をＬレベルにし、Ｎｏｔテストモード信号をＨレベルとして同様のテスト動作を行えばよい。このとき、アドレスとしては、アドレスビットＡ０〜Ａｊのうちの、切断状態を調べたい特定の１つだけがＬレベルであり、他のアドレスビットはＨレベルとされる。
【００９８】
更に、ヒューズ回路４−２、４−３、４−４の各々をテストする場合には、アドレスＲＡ０とＲＡ１を変えて、ヒューズ回路４−２、４−３、４−４のうちの１つを指定し、上記と同様のテスト動作を行えばよい。
こうして、冗長デコーダ４内の各ヒューズ回路のＴｒｕｅ側のヒューズとＮｏｔ側のヒューズの各々一本の切断状態を知ることができる。
【００９９】
従来の冗長回路を有する半導体記憶装置では、ヒューズ回路の各ヒューズ部の一本ごとにヒューズが正しく切断されているか否かを調べる術がなかった。しかしながら、本願発明では、従来の冗長回路から回路規模を大幅に増やすことなく、テストモードエントリブロック１２から２つの制御信号が冗長デコーダ４に供給されている。冗長選択デコーダ回路と冗長でコーダをともにアクティブとし、入力された制御信号とアドレスに応じて、冗長選択デコーダ回路により特定の冗長判定信号のみをＨレベルの選択状態とし、冗長でコーダにおいては調査をしたいヒューズに対応するプルダウントランジスタのみを導通状態、その他を非導通状態とするようにアドレス入力を設定することにより、特定の冗長判定信号はＨレベルまたはＬレベルとなる。この特定の冗長判定信号を出力回路から出力することによりヒューズの切断／非切断の状態を調べることが可能となる。
【０１００】
次に、図４から図６を参照して、本発明の第２実施形態による冗長回路付の半導体記憶装置について説明する。第２実施形態による冗長回路付の半導体記憶装置では、冗長セルの位置と対応するアドレスを調べるモードが追加されている。図１から図３と同じ構成要素については同じ符号を付してその詳細な説明を省略する。
【０１０１】
図４を参照して、第２実施形態が第１実施形態と異なる点は、テストモードエントリブロック１２ＡがＴｒｕｅテストモード信号ＲＴＴ４１、Ｎｏｔテストモード信号ＲＴＮ４２に加えて、テストモード信号ＴＳＥＬ４６を生成することにある。テストモード信号ＴＳＥＬ４６は、冗長デコーダ選択回路２Ａに出力されるが、冗長デコーダ４には供給されない。一方、Ｔｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２は、冗長デコーダ選択回路２Ａには出力されないが、冗長デコーダ４には供給される。第２実施形態は、その他の構成は第１実施形態と同様である。
【０１０２】
図５は、冗長デコーダ選択回路２Ａ、冗長デコーダ４、デコーダキラー回路６の詳細を示している。図５を参照して、冗長デコーダ選択回路２Ａは、アドレス設定回路２Ａ−０と、選択回路２Ａ−１、２Ａ−２、２Ａ−３、２Ａ−４を有している。アドレス設定回路２Ａ−０が、第１実施形態と異なる点は、Ｔｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２を受信するＮＯＲ回路６０に代えて、テストモード信号ＴＳＥＬ４６を受信するインバータ６０Ａが使用されていることにある。第２実施形態においてＨレベルのテストモード信号ＴＳＥＬ４６がインバータ６０Ａに供給されることは、第１実施形態において少なくとも一方がＨレベルであるＴｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２がＮＯＲ回路６０に供給されることに対応する。また、第２実施形態においてＬレベルのテストモード信号ＴＳＥＬ４６がインバータ６０Ａに供給されることは、第１実施形態において共にＬレベルであるＴｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２がＮＯＲ回路６０に供給されることに対応する。以上から当業者には、冗長デコーダ選択回路２Ａの動作は明らかであろう。従って、冗長デコーダ選択回路２Ａの詳細な説明は省略する。しかしながら、第１実施形態と基本的に異なる点は、テストモード信号ＴＳＥＬ４６がＴｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２のＮＯＲ出力ではなく、独自の信号を供給できることにある。このことにより、第５の動作モードが可能となる。
【０１０３】
本発明の第２実施形態による半導体記憶装置では、第１実施形態の４つの動作モード、即ち、（１）通常モード（Ｎｏｒｍａｌ）、（２）冗長セルチェックテスト（Ｒｅｄｕｎｄａｎｃｙ Ｃｅｌｌ Ｃｈｅｃｋ Ｔｅｓｔ）モード、（３）ロールコールテスト（Ｒｏｌｌ Ｃａｌｌ Ｔｅｓｔ）モード、（４）ヒューズチェックテスト（Ｆｕｓｅ Ｃｈｅｃｋ Ｔｅｓｔ）モードに加えて、（５）ヒューズ逆チェックテスト（Ｆｕｓｅ Ｒｅｖｅｒｓｅ Ｃｈｅｃｋ Ｔｅｓｔ）モードが設けられている。（１）から（４）までの動作モードは、第１実施形態と同様であるので、詳細な説明は省略する。（４）ヒューズチェックテストモードでは、ヒューズ毎にカット済／未カットが検出されたが、（５）ヒューズ逆チェックテストモードでは、アドレスＡ０〜Ａｊがどのヒューズ回路に対応するかが検出される。
【０１０４】
以下に、（５）ヒューズ逆チェックテストモードについて詳細に説明する。テストモードエントリブロック１２Ａは、制御ロジック回路１５からの制御信号と入力アドレスに基づいて、Ｈレベルのテストモード信号ＴＳＥＬ４６と、共にＬレベルのＴｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２を出力する。また、デコーダキルエントリブロック１３は、制御ロジック回路１５からの制御信号と入力アドレスに基づいて、Ｈレベルのデコーダキルエントリ信号４０をデータ出力バッファ２８に出力する。デコーダキルエントリ信号４０がＬレベルであるとき、データ出力バッファ２８は、ラッチ回路２７からのデータを出力する。デコーダキルエントリ信号４０がＨレベルであるとき、データ出力バッファ２８は、デコーダキラー回路６からのデコーダキラー信号４４を出力する。
【０１０５】
このため、冗長デコーダ選択回路２Ａのアドレス設定回路２Ａ−０のインバータ６０Ａの出力はＬレベルとなり、アドレス設定回路２Ａ−０の全てのＮＯＲ回路６１−１、６１−２、６２−１、６２−２の出力はアドレスＲＡ０とＲＡ１に依存することになる。結果として、アドレスＲＡ０とＲＡ１に依存して選択回路２Ａ−１、２Ａ−２、２Ａ−３、２Ａ−４のうちの１つがＥｎａｂｌｅとされる。即ち、選択回路２Ａ−１、２Ａ−２、２Ａ−３、２Ａ−４のうちの１つの出力がＨレベルとなり、残りはＬレベルとなる。
【０１０６】
Ｔｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２は、共にＬレベルであるので、冗長デコーダ４のアドレス設定回路４−０では、全てのＮＯＲ回路がアクティブであり、ローアドレスバッファ１９から入力されるアドレスＡ０〜Ａｊに従って、ＮＯＲ回路の出力は決定される。
既知のアドレスＲＡ０とＲＡ１に基づいて指定される、冗長デコーダ選択回路２Ａのうちの選択回路に対応する、冗長デコーダ４のヒューズ回路のヒューズが、入力されるアドレスＡ０〜Ａｊに対応するように切断されている場合には、冗長判定信号４３が、アドレスＡ０〜Ａｊに基づいてＨレベルとなる。この冗長判定信号４３は、デコーダキラー回路６とロー冗長セルアレイ２５に出力される。デコーダキラー回路６は、Ｌレベルのデコーダキラー信号４４を発生し、ローデコーダ２４とデータ出力バッファ２８に出力する。このとき、デコーダキルエントリブロック１３からはＨレベルのデコーダキルエントリ信号４０が出力されているので、デコーダキラー信号４４はデータ出力バッファ２８から出力される。この出力とアドレスＲＡ０とＲＡ１とからその既知アドレスＡ０〜Ａｊに対応する冗長セルローの位置、及び対応する選択回路とヒューズ回路を知ることができる。
【０１０７】
この場合、データ出力バッファ２８からの出力がＬレベルでないときには、アドレスＲＡ０とＲＡ１を順番に変えながらローアドレスバッファ１９からアドレス設定回路２Ａ−０に出力することにより、既知のアドレスＡ０〜Ａｊに対応する冗長セルローの位置、及び対応する選択回路とヒューズ回路を知ることができる。
【０１０８】
従来の冗長回路を有する半導体記憶装置では、冗長セルの位置と対応するアドレスを調べることができなかった。しかしながら、第２実施形態による冗長回路付の半導体記憶装置では、従来の冗長回路を有する半導体記憶装置から回路構成を大幅に増加することなく、（４）ヒューズチェックテストモードでの動作に加えて、冗長セルの位置と対応するアドレスを調べる（５）ヒューズリバースチェックテストモードが追加されている。
【０１０９】
次に、図７及び図８を参照して、本発明の第３実施形態による冗長回路付き半導体記憶装置について説明する。第３実施形態による冗長回路付き半導体記憶装置では、第１実施形態において冗長デコーダ選択回路と冗長デコーダへのアドレス入力が共通化されている。図１と図２と同じ構成要素については同じ符号を付してその詳細な説明を省略する。
【０１１０】
第１実施形態では、アドレスＲＡ０とＲＡ１は、アドレスＡ０〜Ａｊの一部ではなく、異なるアドレスとして冗長デコーダ選択回路２Ｂに供給されていた。しかしながら、第３実施形態では、アドレスＡ０〜Ａｊの一部がアドレスＲＡ０とＲＡ１として使用される。例えば、アドレスＡ０とＡ１が第１実施形態のアドレスＲＡ０とＲＡ１として使用される。アドレスＡ０〜Ａｊは、変更される場合があるので、冗長デコーダ選択回路２Ｂにラッチされている必要がある。このため、図７に示されるように、テストモードエントリブロック１２Ｂは、Ｔｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２に加えて、ラッチ信号ＴＬＡＴ４７を発生し、冗長デコーダ選択回路２Ｂに出力する。ラッチ信号ＴＬＡＴ４７に応答して、アドレスビットＡ０とＡ１が冗長デコーダ選択回路２Ｂにラッチされる。第３実施形態において、その他の構成は、第１実施形態と同様である。
【０１１１】
図８を参照して、冗長デコーダ４は第１実施形態と同じである。従って、その説明は、省略する。冗長デコーダ選択回路２Ｂでは、アドレス設定回路２Ｂ−０だけが第１実施形態と異なっている。第１実施形態のアドレス設定回路２−０におけるインバータ６１−３に代えて、ＮＯＲ回路６１−１と６１−２の夫々の入力に接続されるようにフリップフロップ回路が設けられている。フリップフロップの夫々の入力には、インバータ回路と２２入力ＮＡＮＤ回路が設けられている。各ＮＡＮＤ回路の一方の入力にはラッチ信号ＴＬＡＴ４７が供給されている。夫々のＮＡＮＤ回路の他方の入力には、アドレスビットＡ０とその反転信号が供給されている。アドレスビットＡ１についても同様である。
【０１１２】
以上の構成により、ローアドレスバッファ１９から最初にアドレスＡ０〜Ａｊが供給される。テストモードエントリブロック１２からラッチ信号ＴＬＡＴが供給され、アドレスＡ０〜ＡｊのうちのＡ０とＡ１がフリップフロップにラッチされる。その後、冗長デコーダ４のためのアドレスＡ０〜Ａｊがローアドレスバッファ１９から供給される。その後、第１実施形態、第２実施形態と同様に動作する。これにより、冗長制御ブロック１０は、上記動作モード（１）から（５）で動作することができる。
【０１１３】
冗長デコーダ選択回路２Ｂの選択回路２Ｂ−１，２Ｂ−２，２Ｂ−３，２Ｂ−４と冗長デコーダ４の動作とその他の部分の構成は、第１実施形態と同様であるので説明は省略する。
【０１１４】
第１実施形態でアドレスＲＡ０とＲＡ１が外部から供給されているとすると、多くの外部端子を設けなければならない。しかしながら、第３実施形態では、冗長デコーダ選択回路２Ｂのアドレス設定回路２Ｂ−０と冗長デコーダ４のアドＤレス設定回路４−０とが入力アドレスを共通とされているので、機能を落とすことなく、第１実施形態ほど外部端子を設ける必要が無い。また、アドレスが共通化されているので、回路規模を縮小することができる。
【０１１５】
次に、図９から図１４を参照して、第４実施形態について説明する。第４実施形態では、アドレスビットに対応するヒューズが１つとされている。第４実施形態において、上記第１〜第３実施形態と同じ構成要素には、同じ参照番号を付してその詳細な説明を省略する。
【０１１６】
図９を参照して、第４実施形態が第１実施形態と異なる点は、テストモードエントリブロック１２ＣがＴｒｕｅテストモード信号ＲＴＴ４１、Ｎｏｔテストモード信号ＲＴＮ４２に加えて、テストモード信号ＴＳＥＬ１ ４８とＴＳＥＬ２４９を生成することにある。テストモード信号ＴＳＥＬ１ ４８とＴＳＥＬ２４９は、冗長デコーダ選択回路２Ｃに出力されるが、冗長デコーダ４Ｃには供給されない。一方、Ｔｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２は、冗長デコーダ選択回路２Ｃには出力されないが、冗長デコーダ４Ｃには供給される。第４実施形態は、その他の構成は第１実施形態と同様である。
【０１１７】
第４実施形態は、冗長デコーダ選択回路２Ｃのアドレス設定回路２Ｃ−０が第１実施形態とは異なっている。選択回路２Ｃ−１，２Ｃ−２，２Ｃ−３，２Ｃ−４は、選択回路２−１，２−２，２−３，２−４と同じ回路構成を有する。アドレス設定回路２Ｃ−０では、図１１に示されるように、アドレスＲＡ０、ＲＡ１の各々に対してＴｕｒｅ側信号とＮｏｔ側信号を生成する選択アドレス設定回路４２０が設けられている。選択アドレス設定回路４２０はフリップフロップ４０５を有する。アドレスＲＡ０とテストモード信号ＴＳＥＬ１ ４８の論理積がフリップフロップ４０５の一方の入力に供給されている。アドレスＲＡ０の反転信号とテストモード信号ＴＳＥＬ１ ４８の論理積がフリップフロップ４０５の他方の入力に供給されている。フリップフロップ４０５の出力４０６ａとテストモード信号ＴＳＥＬ２ ４９の論理積がＮｏｔ側信号ＲＡ０Ｎとして出力される。また、フリップフロップ４０５の出力４０７ａとテストモード信号ＴＳＥＬ２ ４９の論理積がＴｒｕｅ側信号ＲＡ０Ｔとして出力される。アドレスビットＲＡ１に対する回路４２０も同様の構成を有している。信号ＲＡ０Ｔ、ＲＡ０Ｎ、ＲＡ１Ｔ、ＲＡ１Ｎは第１実施形態と同様に、選択回路２Ｃ−１，２Ｃ−２，２Ｃ−３，２Ｃ−４に供給されている。これにより、テストモード信号ＴＳＥＬ１ ４８とＴＳＥＬ２ ４９がＨレベルであるとき、アドレスＲＡ０とＲＡ１とに基づいて選択回路２Ｃ−１、２Ｃ−２、２Ｃ−３、２Ｃ−４のいずれかを選択することが可能であり、テストモード信号ＴＳＥＬ２ ４９がＬレベルであるとき、アドレスのＴｒｕｅ側とＮｏｔ側の両出力がＬレベルとなり、冗長デコーダ選択回路２Ｃを不活性状態とすることができる。また、このとき、テストモード信号ＴＳＥＬ１ ４８はＨレベルとＬレベルのどちらでもよいことは自明である。
【０１１８】
また、第４実施形態は、冗長デコーダ４Ｃのアドレス設定回路４Ｃ−０が第１実施形態とは異なっている。第１実施形態では、アドレス設定回路が主としてＮＯＲ回路で構成されていたが、第４実施形態では、アドレス設定回路４Ｃ−０はＡＮＤ回路で構成されている。図１２に示されるように、アドレス設定回路４Ｃ−０には、Ｔｒｕｅテストモード信号ＲＴＴ４１と、Ｎｏｔテストモード信号ＲＴＮ４２と、アドレスＡ０〜Ａｊとイネーブル信号ＥＮが供給されている。アドレスビットＡ０については、アドレスビットＡ０とＴｒｕｅテストモード信号ＲＴＴ４１の論理積が信号Ａ０Ｔとして出力される。また、アドレスビットＡ０の反転信号とＮｏｔテストモード信号ＲＴＮ４２の論理積が信号Ａ０Ｎとして出力される。アドレスビットＡ１〜Ａｊの各々に対する回路は、アドレスビットＡ０に対する回路と同様である。また、冗長回路の使用／未使用を示すイネーブル信号ＥＮについては、イネーブル信号ＥＮとＴｒｕｅテストモード信号ＲＴＴ４１の論理積が信号ＥＮＢとして出力される。イネーブル信号が冗長回路の未使用を示す場合には、冗長判定信号はＬレベルとなる。図１０に示されるように、アドレス信号Ａ０１Ｔ、Ａ０１Ｎ、・・・ＡｊＴ、ＡｊＮ及びイネーブル信号ＥＮＢは、共に冗長デコーダ４Ｃのヒューズ回路４Ｃ−１，４Ｃ−２，４Ｃ−３，４Ｃ−４に供給されている。
【０１１９】
ヒューズ回路４Ｃ−１，４Ｃ−２，４Ｃ−３，４Ｃ−４は同じ回路構成を有するが、その回路構成は第１実施形態のヒューズ回路４−１とは異なる。ヒューズ回路４Ｃ−１は、アドレスビットＡ０〜Ａｊとイネーブル信号ＥＮＢの各々に対してヒューズ部２０２とＮチャンネルトランジスタとを有している。Ｎチャンネルトランジスタのドレインは、冗長判定信号４３−１に接続され、そのソースは接地されている。そのゲートには、ヒューズ部２０２の出力が接続されている。こうして、ヒューズ部２０２の出力により冗長反転信号４３−１のレベルが決定される。
【０１２０】
アドレスビットＡ０に対するヒューズ部２０２が図１３に示されている。ヒューズ部２０２のヒューズ検出回路は、ヒューズ２０２ａまたはＰチャンネルトランジスタ２０２ｂを負荷として有するフリップフロップを備えている。電源電圧Ｖｐｅｒ１には、並列にヒューズ２０２ａとＰチャンネルトランジスタ２０２ｂのソースが接続されている。ヒューズ２０２ａの一方には、Ｎチャンネルトランジスタ２０２ｃのドレインが接続され、そのソースがグランドに接地されている。Ｐチャンネルトランジスタ２０２ｂのドレインには、Ｎチャンネルトランジスタ２０２ｄのドレインが接続され、そのソースはグランドに接地されている。ヒューズ２０２ａとＮチャンネルトランジスタ２０２ｃとの間のノードＮ１は、Ｐチャンネルトランジスタ２０２ｂ及びＮチャンネルトランジスタ２０２ｄのそれぞれのゲートに接続されている。Ｐチャンネルトランジスタ２０２ｂとＮチャンネルトランジスタ２０２ｄとの間のノードＮ２は、Ｎチャンネルトランジスタ２０２ｃのゲートに接続されている。ヒューズ２０２ａが未切断状態であり、導通状態にあると、ノードＮ１がＨレベルとなり、ノードＮ２がＬレベルとなる。ヒューズ２０２ａが切断され、非導通状態であるときには、ノードＮ１とＮ２のレベルは上記と逆となる。
【０１２１】
ヒューズ部２０２のアドレス生成回路は、ヒューズ検出回路からの正補の信号２０３ａ、２０３ｂを受ける２つのトランスファー回路を有している。冗長アドレスＡ０のＴｒｕｅ側とＮｏｔ側に対してトランスファー回路が提供されている。Ｔｒｕｅ側のトランスファー回路では、ＮチャンネルトランジスタのゲートにノードＮ１の電位が供給され、Ｐ−チャンネルトランジスタのゲートにはノードＮ２の電位が供給されている。一方、Ｎｏｔ側のトランスファー回路では、ＮチャンネルトランジスタのゲートにノードＮ２の電位が供給され、Ｐ−チャンネルトランジスタのゲートにはノードＮ１の電位が供給されている。Ｔｒｕｅ側とＮｏｔ側のトランスファー回路の出力はワイアードＯＲが取られて、信号ＲｋＡ０として出力される。信号ＲｋＡ０は、ヒューズ回路４Ｃ−１回路のアドレスビットＡ０に対応するＮチャンネルトランジスタのゲートに供給されている。他のアドレスビットＡ１〜Ａｊの各々のヒューズ部もアドレスビットＡ０に対するヒューズ部と同様である。イネーブル信号ＥＮＢについては、イネーブル信号ＥＮＢがＴｒｕｅ側トランスファー回路に供給され、接地電位がＮｏｔ側トランスファゲートに供給されている。
【０１２２】
ヒューズ２０２ａが切断されていない場合には、信号２０３ａがＨレベル、信号２０３ｂがＬレベルとなるので、Ｔｒｕｅ側のトラスファー回路がＯＮし、Ｎｏｔ側のトランスファー回路がＯＦＦとなり、Ｔｒｕｅ側のアドレス信号が出力される。即ち、アドレスビットＡ０が０（Ｌレベル）のとき、Ｌレベルの信号ＲｋＡ０が出力され、アドレスビットＡ０が１（Ｈレベル）のとき、Ｈレベルの信号ＲｋＡ０が出力される。また、ヒューズ２０２ａが切断されている場合には、信号２０３ａがＬレベル、信号２０３ｂがＨレベルとなるので、アドレスビットＡ０が０（Ｌレベル）のとき、Ｈレベルの信号ＲｋＡ０が出力され、アドレスビットＡ０が１（Ｈレベル）のとき、Ｌレベルの信号ＲｋＡ０が出力される。
【０１２３】
以下に、第４実施形態による半導体記憶装置の動作を図１４を参照して説明する。
次に、図１４に示すファンクションテーブルを参照して各ファンクションの動作を説明する。
【０１２４】
（１）通常動作モードでは、テストモードエントリブロック１２Ｃは、制御ロジック回路１５からの制御信号と入力アドレスとに基づいて、共にＨレベルのＴｒｕｅテストモード信号ＲＴＴ４１、Ｎｏｔテストモード信号ＲＴＮ４２と、Ｌレベルのテストモード信号ＴＳＥＬ２ ４９を生成する。デコードキルエントリブロック１３は、制御ロジック回路１５からの制御信号と入力アドレスとに基づいて、Ｌレベルのデコードキルエントリ信号４０をデータ出力バッファ２８に出力する。Ｌレベルのテストモード信号ＴＳＥＬ２ ４９により、アドレス設定回路２Ｃ−０では、アドレス信号ＲＡ０Ｎ，ＲＡ０Ｔ，ＲＡ１Ｎ，ＲＡ１Ｔの出力は全てＬレベルとなり、冗長デコーダ選択回路２Ｃはｄｉｓａｂｌｅ状態に設定される。また、Ｔｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２は共にＨレベルであるので、アドレス信号Ａ０Ｎ〜ＡｊＮとＡ０ＴからＡｊＴと、イネーブル信号ＥＮＢが各ヒューズ回路のヒューズ部に供給される。ヒューズ部からＨレベルの信号が出力されれば、対応するＮチャンネルトランジスタはＯＮ状態となり、冗長判定信号４３はＬレベルとなる。全てのヒューズ部からＬレベルの信号が出力されれば、ＮチャンネルトランジスタはＯＦＦ状態となり、冗長判定信号４３はＨレベルとなる。その結果、デコーダキラー回路６は、Ｌレベルのデコーダキラー信号４４を出力する。その後は、第１実施形態と同様に動作する。
【０１２５】
（２）冗長セルチェックテストモードでは、テストモードエントリブロック１２Ｃは、制御ロジック回路１５からの制御信号と入力アドレスとに基づいて、共にＬレベルのＴｒｕｅテストモード信号ＲＴＴ４１、Ｎｏｔテストモード信号ＲＴＮ４２と、共にＨレベルのテストモード信号ＴＳＥＬ１ ４８とＴＳＥＬ２４９を生成する。デコードキルエントリブロック１３は、制御ロジック回路１５からの制御信号と入力アドレスとに基づいて、Ｌレベルのデコードキルエントリ信号４０をデータ出力バッファ２８に出力する。Ｔｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２が共にＬレベルであるので、冗長デコーダ４Ｃのアドレス設定回路４Ｃ−０からは全てＬレベルのアドレス信号が出力される。この結果、ヒューズ部のヒューズが切断されているか否かにかかわらず、ヒューズ部からはＬレベルの信号ＲｋＡ０からＲｋＡｊと、イネーブル信号ＥＮＢに対応するＬレベルの信号が出力される。結果として、冗長デコーダ４Ｃは、選択（可能）状態に設定される。
【０１２６】
一方、テストモード信号ＴＳＥＬ１ ４８とＴＳＥＬ２ ４９は共にＨレベルであるので、アドレス設定回路２Ｃ−０では、アドレス信号ＲＡ０Ｎ，ＲＡ０Ｔ，ＲＡ１Ｎ，ＲＡ１Ｔの出力レベルはアドレスＲＡ０とＲＡ１に依存する。こうして、第１実施形態と同様に、冗長セルチェックテストモードの動作が可能となる。
【０１２７】
（３）ロールコールテストモードでは、テストモードエントリブロック１２Ｃは、制御ロジック回路１５からの制御信号と入力アドレスとに基づいて、共にＨレベルのＴｒｕｅテストモード信号ＲＴＴ４１、Ｎｏｔテストモード信号ＲＴＮ４２と、Ｌレベルのテストモード信号ＴＳＥＬ２ ４９を生成する。デコードキルエントリブロック１３は、制御ロジック回路１５からの制御信号と入力アドレスとに基づいて、Ｈレベルのデコードキルエントリ信号４０をデータ出力バッファ２８に出力する。Ｌレベルのテストモード信号ＴＳＥＬ２ ４９により、アドレス設定回路２Ｃ−０では、アドレス信号ＲＡ０Ｎ，ＲＡ０Ｔ，ＲＡ１Ｎ，ＲＡ１Ｔの出力は全てＬレベルとなり、冗長デコーダ選択回路２Ｃはｄｉｓａｂｌｅ状態に設定される。即ち、冗長選択デコード回路により特定の冗長判定信号が選択され、他の冗長判定信号は非選択とする。また、Ｔｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２は共にＨレベルであるので、アドレス信号Ａ０Ｎ〜ＡｊＮとＡ０ＴからＡｊＴと、イネーブル信号ＥＮＢが各ヒューズ回路のヒューズ部に供給される。ヒューズ部からＨレベルの信号が出力されれば、対応するＮチャンネルトランジスタはＯＮ状態となり、冗長判定信号４３はＬレベルとなる。全てのヒューズ部からＬレベルの信号が出力されれば、ＮチャンネルトランジスタはＯＦＦ状態となり、冗長判定信号はＨレベルとなる。その結果、デコーダキラー回路６は、Ｌレベルのデコーダキラー信号４４を出力する。その後は、第１実施形態と同様に動作する。
【０１２８】
（４）ヒューズチェックテストモードでは、テストモードエントリブロック１２Ｃは、制御ロジック回路１５からの制御信号と入力アドレスとに基づいて、一方がＨレベルであり、他方がＬレベルであるＴｒｕｅテストモード信号ＲＴＴ４１、Ｎｏｔテストモード信号ＲＴＮ４２と、共にＨレベルのテストモード信号ＴＳＥＬ１ ４８とＴＳＥＬ２ ４９を生成する。デコードキルエントリブロック１３は、制御ロジック回路１５からの制御信号と入力アドレスとに基づいて、Ｈレベルのデコードキルエントリ信号４０をデータ出力バッファ２８に出力する。共にＨレベルのテストモード信号ＴＳＥＬ１ ４８とＴＳＥＬ２ ４９により、アドレス設定回路２Ｃ−０では、アドレス信号ＲＡ０Ｎ，ＲＡ０Ｔ，ＲＡ１Ｎ，ＲＡ１Ｔの出力は、全てアドレスＲＡ０とＲＡ１に依存することになる。また、Ｔｒｕｅテストモード信号ＲＴＴ４１とＮｏｔテストモード信号ＲＴＮ４２の一方はＬレベルであるので、アドレス信号Ａ０Ｔ〜ＡｊＴと信号ＥＮＢの組とアドレスＡ０Ｎ〜アドレスＡｊＮの組のどちらかにおいて、信号レベルは全てＬレベルとなる。例えば、信号ＲＴＴがＬレベルならば、アドレスＡ０Ｔ〜アドレスＡｊＴと信号ＥＮＢの信号レベルは全てＬレベルとなる。また、信号ＲＴＮがＬレベルならば、アドレスＡ０Ｎ〜アドレスＡｊＮの信号レベルは全てＬレベルとなる。こうして、Ｔｒｕｅ側とＮｏｔ側の一方を選択することができる。こうして、以降は、第１実施形態と同様に行うことにより、ヒューズ回路の各ヒューズが切断されているか否かを調べることができる。
【０１２９】
（５）ヒューズ逆チェックモードでは、図１４のテーブルに従って各信号を設定することによって、冗長デコーダのアドレス入力に対応する冗長セルローの位置を知ることができる。
【０１３０】
上記の説明では制御信号ＴＳＥＬ１により冗長テスト用アドレスＲＡ０、ＲＡ１がラッチされるが、これはアドレスＡ０〜Ａｊの一部がアドレスＲＡ０、ＲＡ１として使用される場合に対応して採用された方法である。これに対し、アドレスＡ０〜ＡｊとアドレスＲＡ０、ＲＡ１とが独立して入力されることができるならば、信号ＴＳＥＬ１およびフリップフロップ４０５は不要である。
【０１３１】
第１実施形態から第３実施形態では、冗長デコーダ４へ入力されるアドレスビットの各々に対して２つ（Ｔｒｕｅ側とＮｏｔ側）ヒューズ部が設けられている。しかしながら、第４実施形態では、冗長デコーダ４へ入力されるアドレスビットの各々に対して１つのヒューズ部が設けられている。こうして、各アドレスビットに１つのヒューズが設けられているとしても、第１実施形態から第３実施形態までの効果を維持することができる。
【０１３２】
以上述べたように、第１から第４実施形態は、レーザなどにより物理的に破壊することにより欠陥アドレスをプログラムするヒューズを用いる方式を対象とした。本発明の考え方は、破壊ヒューズ（ポリシリコン回路、容量プレート、金属配線）を用いる方式、電気的破壊ヒューズ（キャパシタ絶縁膜、回路絶縁膜）を用いる方式の他、非破壊ヒューズ（ＥＥＰＲＯＭやＥＰＲＯＭのような不揮発性メモリ）を用いる方式にも適用することが可能である。
【０１３３】
【発明の効果】
本発明の冗長制御回路によれば、ある特定のヒューズに欠陥アドレスの情報がプログラムされた状態にあるか否かを判別することが可能である。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施形態による半導体記憶装置の全体構成を示すブロック図である。
【図２】図２は、本発明の第１実施形態による半導体記憶装置で使用される冗長制御ブロックの構成を示すブロック図である。
【図３】図３は、本発明の第１実施の形態による半導体記憶装置の冗長制御の動作モード示す図である。
【図４】図４は、本発明の第２実施形態による半導体記憶装置の全体構成を示すブロック図である。
【図５】図５は、本発明の第２実施形態による半導体記憶装置で使用される冗長制御ブロックの構成を示すブロック図である。
【図６】図６は、本発明の第２実施の形態による半導体記憶装置の冗長制御の動作モード示す図である。
【図７】図７は、本発明の第３実施形態による半導体記憶装置の全体構成を示すブロック図である。
【図８】図８は、本発明の第３実施形態による半導体記憶装置で使用される冗長制御ブロックの構成を示すブロック図である。
【図９】図９は、本発明の第４実施形態による半導体記憶装置の全体構成を示すブロック図である。
【図１０】図１０は、本発明の第４実施形態による半導体記憶装置で使用される冗長制御ブロックの構成を示すブロック図である。
【図１１】図１１は、本発明の第４実施形態による半導体記憶装置で使用される冗長デコーダ選択回路のアドレス設定回路の構成を示すブロック図である。
【図１２】図１２は、本発明の第４実施形態による半導体記憶装置で使用される冗長デコーダのアドレス設定回路の構成を示すブロック図である。
【図１３】図１３は、本発明の第４実施形態による半導体記憶装置で使用される冗長デコーダのヒューズ回路のヒューズ部の構成を示すブロック図である。
【図１４】図１４は、本発明の第４実施の形態による半導体記憶装置の冗長制御の動作モード示す図である。
【図１５】図１５は、第１の従来例の冗長回路を備えた半導体記憶装置の全体構成を示している。
【図１６】図１６は、第１従来例の冗長制御ブロック１１０の詳細構成を示している。
【図１７】図１７は、第２の従来例の冗長回路を備えた半導体記憶装置の全体構成を示している。
【符号の説明】
２、２Ａ，２Ｂ，２Ｃ、１０２： 冗長デコーダ選択回路
２−０、２Ａ−０、２Ｂ−０、２Ｃ−０，１０２：アドレス設定回路
２−１から２−４、２Ａ−１から２Ａ−４、２Ｂ−１から２Ｂ−４、２Ｃ−１から２Ｃ−４、１０２−１から１０２−４： 選択回路
４，１０４： 冗長デコーダ
４−０，１０４−０： アドレス設定回路
４−１，４−２，４−３，４−４、１０４−１，１０４−２，１０４−３，１０４−４： プログラム回路（ヒューズ回路）
６，１０６： デコーダキラー回路
１０，１１０： 冗長制御ブロック
１２： テストモードエントリブロック
１１２： 冗長セルチェックエントリブロック
１３，１１３： デコーダキルエントリブロック
１４，１１４： コマンドデコーダ
１５，１１５： 制御ロジック回路
１６，１１６： モードレジスタ
１７，１１７： クロックジェネレータ
１８，１１８： ＤＬＬ回路
１９，１１９： ローアドレスバッファ＆リフレッシュカウンタ
２０，１２０： カラムアドレスバッファ＆バーストカウンタ
２１，１２１： データコントロールロジック回路
２２，１２２： カラムデコーダ
２３，１２３： センスアンプリファイア
２４，１２４： ローデコーダ
２５，１２５： ロー冗長セルアレイ
２６，１２６： メモリセルアレイ
２７，１２７： ラッチ回路
２８，１２８： データ出力バッファ
２９，１２９： データ入力バッファ
４０：１４０： デコーダキルエントリ信号
４１，４２，４６，４７，４８，４９： テストモード信号
１４１，１４２： 冗長セルチェックエントリ信号
４３，１４３： 冗長判定信号
４５，１４５： プリチャージ信号
２０２： ヒューズ回路とアドレス生成回路の組
４２０： 選択アドレス設定回路

Claims (18)

1. 複数のプログラム回路と第１アドレス設定回路とを有する冗長デコーダと、
   複数の選択回路と第２アドレス設定回路とを有する冗長デコーダ選択回路と、
   デコーダキラー回路とを具備し、
   前記複数のプログラム回路の各々は、複数のプログラム部を有し、
   前記複数のプログラム回路と前記複数の選択回路とは、各々冗長判定信号線で接続され、
   前記複数のプログラム部の各々は、プルダウントランジスタを有し、前記プルダウントランジスタのドレインは前記冗長判定信号線に接続され、そのゲートには前記第１アドレス設定回路からの信号が入力され、
   前記第２アドレス設定回路は、前記冗長デコーダ選択回路の前記複数の冗長判定信号線のうちの特定の冗長判定信号線を選択し、
   前記第１アドレス設定回路は、前記特定プログラム部以外の前記プログラム部の前記プルダウントランジスタを非導通とし、前記特定プログラム部に特定アドレスを入力することにより、前記特定プログラム部の前記プログラム状態を判定する
   冗長回路。
2. 請求項１において、
   前記第１アドレス設定回路に入力される前記アドレスのビットの各々に対して２つのプログラム部を有する
   冗長回路。
3. 請求項２において、
   前記第１アドレス設定回路は、前記特定アドレス以外のアドレスとして前記プルダウントランジスタの各々を非導通とする信号と、前記特定アドレスとして前記特定プルダウントランジスタを導通とする信号とが与えられ、
   第１制御信号に従って前記入力されたアドレス信号又は特定レベルを前記プログラム回路に伝達し、第２制御信号に従って特定レベル又は前記入力されたアドレスの反転値を前記プログラム回路に伝達することで、前記冗長デコーダは、前記特定アドレスの信号により前記冗長判定信号線の各々を選択状態または非選択状態とし、
   前記第２アドレス設定回路は、前記第１又は第２制御信号のうちいずれかが信号伝達状態を示す場合に入力されたアドレス信号を前記選択回路に伝達することで、前記冗長デコーダ選択回路は特定の冗長判定信号線を選択状態とし、前記特定アドレスに対応する前記プログラム部のプログラム状態を判定する
   冗長回路。
4. 請求項２において、
   前記第１アドレス設定回路は、前記特定アドレス以外のアドレスとして前記プルダウントランジスタの各々を非導通とする信号と、前記特定アドレスとして前記特定プルダウントランジスタを導通とする信号とが与えられ、
   第１制御信号に従って前記入力されたアドレス信号又は特定レベルを前記プログラム回路に伝達し、第２制御信号に従って特定レベル又は前記入力されたアドレス信号の反転値を前記プログラム回路に伝達することで、前記冗長デコーダは前記特定アドレスの信号により特定冗長判定信号線を選択状態あるいは非選択状態とし、
   前記第２アドレス設定回路は、入力されたアドレス信号を選択回路に伝達することで、前記冗長デコーダ選択回路は特定の冗長判定信号線を選択状態とし、前記特定アドレスに対応するプログラム素子のプログラム状態を判定する
   冗長回路。
5. 請求項２において、
   前記第１アドレス設定回路は、前記特定アドレス以外のアドレスとして前記プルダウントランジスタの各々を非導通とする信号と、前記特定アドレスとして前記特定プルダウントランジスタを導通とする信号とが与えられ、
   第１制御信号に従って前記入力されたアドレス信号又は特定レベルを前記プログラム回路に伝達し、第２制御信号に従って特定レベル又は前記入力されたアドレス信号の反転値を前記プログラム回路に伝達することで、前記冗長デコーダは前記特定アドレスの信号により特定冗長判定信号線を選択状態あるいは非選択状態とし、
   前記第２アドレス設定回路は入力された第１アドレス信号をラッチし、第２アドレスが入力されたときに、前記ラッチした第１アドレス信号を前記第１又は第２制御信号のうちいずれかが伝達状態を示す場合に選択回路に伝達することで、前記冗長デコーダ選択回路は特定の冗長判定信号線を選択状態とし、前記特定アドレスに対応するプログラム素子のプログラム状態を判定する
   冗長回路。
6. 請求項１において、
   前記第１アドレス設定回路に入力されるアドレスビットの各々に対して１つのプログラム部と、更に冗長回路の使用状況を示すプログラム部を有する
   冗長回路。
7. 請求項６において、
   前記第１アドレス設定回路は、アドレス信号として前記特定アドレス以外のアドレスとして前記プルダウントランジスタの各々を非導通とする信号と、前記特定アドレスとして前記特定プルダウントランジスタを導通とする信号とが与えられ、
   前記第１アドレス設定回路は第１制御信号により入力されたアドレス信号及び使用状況信号、又は特定レベルを前記プログラム回路に伝達し、第２制御信号により特定レベル、又は入力されたアドレス信号及び使用状況信号の反転値を前記プログラム回路に伝達することで、前記冗長デコーダは前記特定アドレスの信号により特定の冗長判定信号線を選択状態または非選択状態とし、
   前記第２アドレス設定回路は入力されたアドレス信号を第３制御信号によりラッチすると共に、前記選択回路に第４制御信号によりラッチしたアドレス信号を伝達又は特定レベルとすることで、前記冗長デコード選択回路は前記冗長判定信号線の各々を選択状態又は非選択状態とする
   冗長回路。
8. 請求項１において、
   前記第１アドレス設定回路に入力されたアドレスに対応して置換された冗長メモリローの配置位置を示すアドレスを判定する
   冗長回路。
9. 請求項８において、
   前記第１アドレス設定回路は、入力されたアドレス信号と、その反転値を前記プログラム回路に伝達し、前記複数の冗長判定信号線のうちの特定の冗長判定信号線を選択状態とし、
   前記第２アドレス設定回路に入力されるアドレス信号を変化させ、デコーダキラー信号を出力させることにより、前記第１アドレス設定回路に入力されたアドレス信号に対応して置換された冗長メモリローの配置アドレスを識別する
   冗長回路。
10. 請求項１乃至９のいずれか一項に記載の冗長回路を有する
    半導体記憶装置。
11. 冗長デコーダ内に夫々複数のヒューズを備える複数のプログラム回路を有し、前記複数のプログラム回路と冗長判定信号線を介して夫々接続される複数の選択回路を備え、前記プログラム回路の夫々において、前記複数のヒューズの夫々はトランジスタを介して前記冗長判定信号線に接続されており、前記複数のヒューズの一部の導通状態を変更して不良部分の救済を行う半導体装置であって、
    第１の動作モードにおいて、
    第２アドレスに基づいて、前記複数の選択回路のうちの１つが特定選択回路として選択 されることで、前記特定選択回路と接続する前記冗長判定信号線のみが特定冗長判定信号線として活性状態となり、
    前記冗長デコーダに第１アドレスを入力することで、前記特定冗長判定信号線と接続されている前記複数のヒューズのうちの１つのヒューズに接続されている前記トランジスタがオン状態となり、前記１つのヒューズが特定ヒューズとして選択され、
    前記特定ヒューズが導通状態にある場合には前記特定冗長判定信号線のレベルが変化し、
    前記特定冗長判定信号線のレベルに応じた信号が外部に出力される
    半導体装置。
12. 請求項１１において、
    前記複数のプログラム回路の各々は、前記第１アドレスの複数のアドレスビットの各々に対して２つの前記ヒューズを有する
    半導体装置。
13. 請求項１２において、
    １つの前記アドレスビットに対応した２つの前記ヒューズのうちの一方を選択する信号線を有する
    半導体装置。
14. 請求項１１において、
    前記複数のプログラム回路の各々は、前記第１アドレスの複数のアドレスビットの各々に対して１つの前記ヒューズを有する
    半導体装置。
15. 請求項１４において、
    前記複数のプログラム回路の各々は、そのプログラム回路が使用されているか否かを示すためのヒューズを更に具備する
    半導体装置。
16. 請求項１１乃至１５のいずれか一項において、
    前記第１アドレスと前記第２アドレスを同時に出力するアドレス出力部を具備する
    半導体装置。
17. 請求項１１乃至１５のいずれか一項において、
    前記第２アドレスを出力し、前記第２アドレスがラッチされた後に、前記第１アドレスを出力するアドレス出力部を具備する
    半導体装置。
18. 請求項１１乃至１７のいずれか一項において、
    第２の動作モードにおいて、前記第１アドレスに基づいて、前記複数のプログラム回路のうちの１つを特定プログラム回路として選択し、
    前記第２アドレスに基づいて前記複数の選択回路のうちの１つを特定選択回路として選択することで、前記複数のプログラム回路のうちのどのプログラム回路が前記特定プログラム回路として選択されているかを判定する信号を出力する
    半導体装置。

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