JPH0279135A - プログラム走行監視方式 - Google Patents
プログラム走行監視方式Info
- Publication number
- JPH0279135A JPH0279135A JP63231860A JP23186088A JPH0279135A JP H0279135 A JPH0279135 A JP H0279135A JP 63231860 A JP63231860 A JP 63231860A JP 23186088 A JP23186088 A JP 23186088A JP H0279135 A JPH0279135 A JP H0279135A
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- JP
- Japan
- Prior art keywords
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- order
- address
- restart
- alarm
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012544 monitoring process Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 claims description 3
- 230000005856 abnormality Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＣＰＵにおけるプログラムの走行状態を監視
するウォッチドッグタイマ方式だ関する。
するウォッチドッグタイマ方式だ関する。
（従来の技術）
従来、プログラムの走行状態を監視するウォッチドッグ
タイマ方式においては、プログラム上で一定時間以内、
に必ず実行される位置にタイマのリスタート信号を出力
できるようにしておき、さらに外部に一定時間が経過す
るとアラームを出力するタイマを備えてプログラムの走
行を監視している。
タイマ方式においては、プログラム上で一定時間以内、
に必ず実行される位置にタイマのリスタート信号を出力
できるようにしておき、さらに外部に一定時間が経過す
るとアラームを出力するタイマを備えてプログラムの走
行を監視している。
したがって、正常にプログラムが走行しているときには
、一定時間以内に必ずウォッチドッグタイマのリスター
トがかかり、アラームを出力することはない。一方、異
常時にはリスタートがかからず、ウォッチドッグタイマ
はアラームを出力する。
、一定時間以内に必ずウォッチドッグタイマのリスター
トがかかり、アラームを出力することはない。一方、異
常時にはリスタートがかからず、ウォッチドッグタイマ
はアラームを出力する。
（発明が解決しようとする課￥ＩＡ）
上述した従来のウォッチドッグタイマはシステムとして
は異常であっても、ウォッチドッグタイマのリスタート
命令が実行されるプログラムだけが走行するような状態
、あるいはウォッチドッグタイマのリスタート信号が誤
って出力されるような状態においては、ウォッチドッグ
タイマによっては異常を監視できないとｂう欠点がある
。
は異常であっても、ウォッチドッグタイマのリスタート
命令が実行されるプログラムだけが走行するような状態
、あるいはウォッチドッグタイマのリスタート信号が誤
って出力されるような状態においては、ウォッチドッグ
タイマによっては異常を監視できないとｂう欠点がある
。
本発明の目的は、ＣＰＵのアドレスバス上でアドレス情
報を常に監視するとともに、バス上のアドレス情報と監
視アドレス情報とを比較し、一致したアドレス情報が得
られたならばその順序を監視して正しい順序の場合には
リスタート信号を出力がリスタート出力が得られないま
ま一定時間を経過するとアラームを出力することＫよっ
て上記欠点を除去し、確実に異常を監視できるように構
成し九プログラム走行監視方式を提供することにある。
報を常に監視するとともに、バス上のアドレス情報と監
視アドレス情報とを比較し、一致したアドレス情報が得
られたならばその順序を監視して正しい順序の場合には
リスタート信号を出力がリスタート出力が得られないま
ま一定時間を経過するとアラームを出力することＫよっ
て上記欠点を除去し、確実に異常を監視できるように構
成し九プログラム走行監視方式を提供することにある。
（課題を解決するための手段）
本発明によるプログラム走行監視方式は、アドレス情報
記憶回路と、一対の比較回路と、順序判定回路と、ウォ
ッチドッグタイマとを具備して構成したものである。
記憶回路と、一対の比較回路と、順序判定回路と、ウォ
ッチドッグタイマとを具備して構成したものである。
アドレス情報記憶回路は、予め定められた複数の監視ア
ドレス情報を記憶するためのものである。
ドレス情報を記憶するためのものである。
一対の比較回路は、上記監視アドレス情報と、ＣＰＵか
ら送出されるアドレス情報とを比較するためのものであ
る。
ら送出されるアドレス情報とを比較するためのものであ
る。
１［序判定回路は、一対の比較回路の比較判定結果が一
致を表わしたとき、アドレス情報の発生順序を監視し、
予め定められた順序であるときにはリスタート信号を出
力するためのものである。
致を表わしたとき、アドレス情報の発生順序を監視し、
予め定められた順序であるときにはリスタート信号を出
力するためのものである。
ウォッチドッグタイマは、リスタート信号が送出されな
いまま一定時間を経過するとアラームを出力するための
ものである。
いまま一定時間を経過するとアラームを出力するための
ものである。
（実施例）
次に、本発明について図面を参照して説明する。
ＩＥＩ図は、本発明によるプログラム走行監視方式の一
実施例を示すブロック図である。
実施例を示すブロック図である。
第１図において、１はＣＰＵ、２はメモリ回路、３は周
辺回路、４ばアドレス情報記憶回路、５゜６はそれぞれ
第１および第２の比較回路、７．８はそれぞれ第１およ
び第２の判定回路、９は順序判定回路、１０はウォッチ
ドッグタイマである。
辺回路、４ばアドレス情報記憶回路、５゜６はそれぞれ
第１および第２の比較回路、７．８はそれぞれ第１およ
び第２の判定回路、９は順序判定回路、１０はウォッチ
ドッグタイマである。
ＣＰＵ１、メモリ回路２、ならびに周辺回路３はアドレ
スバス１０１、データバＸ１０２、ならびにタイミング
を決定するための制御信号線１０３によって結合されて
いる。
スバス１０１、データバＸ１０２、ならびにタイミング
を決定するための制御信号線１０３によって結合されて
いる。
第１および第２の比較回路５．６はアドレスバス１０１
に接続されてかて、上記アドレスバス１０１上のアドレ
ス情報と、アドレス情報記憶回路４からのアドレス情報
とを比較する。上記両アドレス情報の一致または不一致
が第１および第２の比較回路５．６から出力され、アド
レスバス１０１上にアドレスが出力されたことを示す信
号が制８信号線１０３上に得られたとき、第１および第
２の判定回路フ、Ｂでは一致、ま九は不一致を決定する
。第１および第２の判定回路７，８から得られた一対の
一致信号は、順序判定回路９へ入力される。
に接続されてかて、上記アドレスバス１０１上のアドレ
ス情報と、アドレス情報記憶回路４からのアドレス情報
とを比較する。上記両アドレス情報の一致または不一致
が第１および第２の比較回路５．６から出力され、アド
レスバス１０１上にアドレスが出力されたことを示す信
号が制８信号線１０３上に得られたとき、第１および第
２の判定回路フ、Ｂでは一致、ま九は不一致を決定する
。第１および第２の判定回路７，８から得られた一対の
一致信号は、順序判定回路９へ入力される。
予め定められた順序で一致信号が入力された場合には、
順序判定回路９はリスタート信号を出力する。ウォッチ
ドッグタイマ１０は信号線１０Ｓ上のクロックによりカ
ウントアツプし、一定時間を経過するとアラームを出力
する。
順序判定回路９はリスタート信号を出力する。ウォッチ
ドッグタイマ１０は信号線１０Ｓ上のクロックによりカ
ウントアツプし、一定時間を経過するとアラームを出力
する。
一方、信号線１０４上のリスタート信号がウォッチドッ
グタイマ１０に入力されると、ウォッチドッグタイマ１
０は初期値よりカウントを開始し、これによってアラー
ムが出力されないようになってｈる。
グタイマ１０に入力されると、ウォッチドッグタイマ１
０は初期値よりカウントを開始し、これによってアラー
ムが出力されないようになってｈる。
（発明の効果）
以上説明したように本発明は、アドレスバス上のアドレ
ス情報を監視することにより、ＣＰＵＫよるプログラム
の走行が監視できるため、プログラムにはウォッチドッ
グタイマへのリスタート信号出力部分が不要になり、プ
ログラム上の複数箇所が定められ虎順序どおりに走行し
ているか否かを監視できるという効果がある。このため
、確実に動作をチエツクできるとめう効果がある。
ス情報を監視することにより、ＣＰＵＫよるプログラム
の走行が監視できるため、プログラムにはウォッチドッ
グタイマへのリスタート信号出力部分が不要になり、プ
ログラム上の複数箇所が定められ虎順序どおりに走行し
ているか否かを監視できるという効果がある。このため
、確実に動作をチエツクできるとめう効果がある。
【図面の簡単な説明】
第１図は、本発明によるプログラム走行監視方式の一実
施例を示すブロック図である。 １＠番・ＣＰＵ ２００．メモリ回路 ３・・・周辺回路 ４・ｅ・アドレス情報記憶回路 ５．６・・・比較回路 ７，８・・會判定回路 ９・・・・・順序判定回路 １０、、−・ウォッチドッグタイマ １０１．１０２−−−パ ス １０３〜１０６・壷・信号線
施例を示すブロック図である。 １＠番・ＣＰＵ ２００．メモリ回路 ３・・・周辺回路 ４・ｅ・アドレス情報記憶回路 ５．６・・・比較回路 ７，８・・會判定回路 ９・・・・・順序判定回路 １０、、−・ウォッチドッグタイマ １０１．１０２−−−パ ス １０３〜１０６・壷・信号線
Claims (1)
- 予め定められた複数の監視アドレス情報を記憶するため
のアドレス情報記憶回路と、前記監視アドレス情報とＣ
ＰＵから送出されるアドレス情報とを比較するための一
対の比較回路と、前記一対の比較回路の比較判定結果が
一致を表わしたときに前記アドレス情報の発生順序を監
視し、予め定められた順序であるときにはリスタート信
号を出力するための順序判定回路と、前記リスタート信
号が送出されないまま一定時間を経過するとアラームを
出力するためのウォッチドッグタイマとを具備して構成
したことを特徴とするプログラム走行監視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63231860A JPH0279135A (ja) | 1988-09-16 | 1988-09-16 | プログラム走行監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63231860A JPH0279135A (ja) | 1988-09-16 | 1988-09-16 | プログラム走行監視方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0279135A true JPH0279135A (ja) | 1990-03-19 |
Family
ID=16930155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63231860A Pending JPH0279135A (ja) | 1988-09-16 | 1988-09-16 | プログラム走行監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0279135A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8015457B2 (en) | 2006-12-13 | 2011-09-06 | Elpida Memory, Inc. | Redundancy circuit and semiconductor memory device |
-
1988
- 1988-09-16 JP JP63231860A patent/JPH0279135A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8015457B2 (en) | 2006-12-13 | 2011-09-06 | Elpida Memory, Inc. | Redundancy circuit and semiconductor memory device |
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