JPS61267144A - プログラム異常検出方式 - Google Patents
プログラム異常検出方式Info
- Publication number
- JPS61267144A JPS61267144A JP60108138A JP10813885A JPS61267144A JP S61267144 A JPS61267144 A JP S61267144A JP 60108138 A JP60108138 A JP 60108138A JP 10813885 A JP10813885 A JP 10813885A JP S61267144 A JPS61267144 A JP S61267144A
- Authority
- JP
- Japan
- Prior art keywords
- count
- program
- wdt
- abnormality detecting
- condition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は中央処理装置のプログラム暴走検出装置に係り
、特に従来技術より確実にプログラム暴走検出を行なう
のに好適なプロダラムＭ？ｊｔ検出方式に関する。
、特に従来技術より確実にプログラム暴走検出を行なう
のに好適なプロダラムＭ？ｊｔ検出方式に関する。
プログラム暴走検出方式としては、従来からウォッチド
ッグタイマ（以後ＶＤＴと称する）がある。これは一定
時間以上ＷＤＴに対してプログラムからのリセットがか
からないとＷＤＴがオーバーフローし、プログラムが暴
走しているものと判断する方式である。ところが１プロ
グラム暴走の仕方が、ＷＤＴリセット命令を含んでルー
プを繰り返せば、永久にプログラム暴走を検出できない
。そこで、これを防止するために特開昭５ｑ −８３４
３８号公報に示す様に、ＷＤＴクリア周期周期上１＜
Ｔ ＜ Ｔ２の範囲ならプログラム暴走と見なさない方
式が知られている。すなわち、ＷＤＴクリア周期周期上
限、下限を規定することでプログラムからのリセット命
令発行周期が正規のものであることの信頼性を高めてい
る。
ッグタイマ（以後ＶＤＴと称する）がある。これは一定
時間以上ＷＤＴに対してプログラムからのリセットがか
からないとＷＤＴがオーバーフローし、プログラムが暴
走しているものと判断する方式である。ところが１プロ
グラム暴走の仕方が、ＷＤＴリセット命令を含んでルー
プを繰り返せば、永久にプログラム暴走を検出できない
。そこで、これを防止するために特開昭５ｑ −８３４
３８号公報に示す様に、ＷＤＴクリア周期周期上１＜
Ｔ ＜ Ｔ２の範囲ならプログラム暴走と見なさない方
式が知られている。すなわち、ＷＤＴクリア周期周期上
限、下限を規定することでプログラムからのリセット命
令発行周期が正規のものであることの信頼性を高めてい
る。
しかし、この方式ではＴ１とＴ２の時間間隔を極力狭め
ないとＷＤＴクリア周期周期上頼性は向上しないし、あ
まり時間間隔を狭めるとＷＤＴクリア周期周期上差によ
り、正規のクリア命令であるにもかかわらすＴｊ ＜
Ｔ ＜ Ｔ２の範囲から外れる恐れがある。このため、
Ｔ１とＴ２の値を設定することは実際には非常に困難で
ある。
ないとＷＤＴクリア周期周期上頼性は向上しないし、あ
まり時間間隔を狭めるとＷＤＴクリア周期周期上差によ
り、正規のクリア命令であるにもかかわらすＴｊ ＜
Ｔ ＜ Ｔ２の範囲から外れる恐れがある。このため、
Ｔ１とＴ２の値を設定することは実際には非常に困難で
ある。
本発明の目的は、従来の上記事情に鑑みて１プログラム
暴走な容易な手段にてより確実に行なうためのプログラ
ム異常検出方式を提供することにある。
暴走な容易な手段にてより確実に行なうためのプログラ
ム異常検出方式を提供することにある。
本発明のプログラム異常検出方式は、ＷＤＴをアップ、
ダウンカウンタで構成し、プログラムからＷＤＴのカウ
ントアツプ指示とカウントダウン指示が一定周期で交互
に発行されない限りＷＤＴがオーバーフローまたはアン
ダー７０−することで、プログラム暴走を確実に検出す
ることを特徴とするものである。
ダウンカウンタで構成し、プログラムからＷＤＴのカウ
ントアツプ指示とカウントダウン指示が一定周期で交互
に発行されない限りＷＤＴがオーバーフローまたはアン
ダー７０−することで、プログラム暴走を確実に検出す
ることを特徴とするものである。
以下、本発明の一実施例を第１図により説明する。シス
テムの初期状態ではリセット信号線７０よりリセット信
号が出て、カウント状態判定回路２をカウントアツプ状
態に設定し、異常検出Ｆ／Ｆ５をクリアする。ここでプ
ログラムとの約束事として、リセット信号送出後の最初
のカウント指示は必ずカウントアツプ指示であると規定
すると、システムバス１０より命令デコーダ１にカウン
トアツプ指示が入力されカウントアツプ要求線２０に出
力されてカウント状態判定回路２に入力される。カウン
ト状態判定回路２では上記入力されたカウント指示と、
自己の記憶するカウント指示との一致判定を行なう。一
致すればカウントアツプ指示線３０よりＷＤＴ３に対し
てカウントアツプ指示が出て、ＷＤＴ３をクリア後カウ
ントアツプ状態にする。以後このままの状態ではＷ Ｄ
’ｌ’ ３のキャリー出力信号線４０がアクティブと
なり、異常検出Ｆ／Ｆ５をセットしてプログラム異常検
出信号線６０をアクティブにする。また、カウント状態
判定回路２は、プログラムからのカウントアツプ要求と
自己の記憶するカウント指示が一致した段階で、自己の
記憶状態をカウントダウン状態にするので、例えシステ
ムバス１０より次のカウントアツプ要求がＷＤＴ３のオ
ーバーフローする以前に来てもカウント状態判定回路に
おける判定結果不一致のためカウントアツプ指示ｆｆｌ
Ａ３０もカウントダウン指示線３１もアクティブとなら
ず、ＷＤＴ３はカウントアツプしつづけて、ついにはオ
ーバーフローする。一方、ＷＤＴ３のオーバーフローす
る以前にシステムバス１０よりカウントダウン要求が来
ると、カウント状態判定回路２にて一致判定が行なわれ
、カウントダウン指示線３１がアクティブとなり、カウ
ントアツプしていたＷＤＴ３のカウンタ値を全て１にし
てカウントダウンを開始する。このとき、カウント状態
判定回路２の記憶するカウント指示はカウントアツプ状
態になる。ＷＤＴ３はこのままの状態ではポロー出力信
号線４１がアクティブとなり、異常検出Ｆ／Ｆ５をセッ
トして、プログラム異常検出信号線６０をアクティブに
する。ＷＤＴ３がアンダーフローする以前にシステムバ
ス１０より次のカウントアツプ要求が来ればλＷＤＴ３
はカウントアツプ状態となる。以後、ＷＤＴ３がオーバ
ーフローまたはアンダーフローする前にシステムバス１
０よりカウントダウンまたはカウントアツプ要求が交互
に来るかぎり、異常検出Ｆ／Ｆはセットされず、プログ
ラムが正常であると判断できる。
テムの初期状態ではリセット信号線７０よりリセット信
号が出て、カウント状態判定回路２をカウントアツプ状
態に設定し、異常検出Ｆ／Ｆ５をクリアする。ここでプ
ログラムとの約束事として、リセット信号送出後の最初
のカウント指示は必ずカウントアツプ指示であると規定
すると、システムバス１０より命令デコーダ１にカウン
トアツプ指示が入力されカウントアツプ要求線２０に出
力されてカウント状態判定回路２に入力される。カウン
ト状態判定回路２では上記入力されたカウント指示と、
自己の記憶するカウント指示との一致判定を行なう。一
致すればカウントアツプ指示線３０よりＷＤＴ３に対し
てカウントアツプ指示が出て、ＷＤＴ３をクリア後カウ
ントアツプ状態にする。以後このままの状態ではＷ Ｄ
’ｌ’ ３のキャリー出力信号線４０がアクティブと
なり、異常検出Ｆ／Ｆ５をセットしてプログラム異常検
出信号線６０をアクティブにする。また、カウント状態
判定回路２は、プログラムからのカウントアツプ要求と
自己の記憶するカウント指示が一致した段階で、自己の
記憶状態をカウントダウン状態にするので、例えシステ
ムバス１０より次のカウントアツプ要求がＷＤＴ３のオ
ーバーフローする以前に来てもカウント状態判定回路に
おける判定結果不一致のためカウントアツプ指示ｆｆｌ
Ａ３０もカウントダウン指示線３１もアクティブとなら
ず、ＷＤＴ３はカウントアツプしつづけて、ついにはオ
ーバーフローする。一方、ＷＤＴ３のオーバーフローす
る以前にシステムバス１０よりカウントダウン要求が来
ると、カウント状態判定回路２にて一致判定が行なわれ
、カウントダウン指示線３１がアクティブとなり、カウ
ントアツプしていたＷＤＴ３のカウンタ値を全て１にし
てカウントダウンを開始する。このとき、カウント状態
判定回路２の記憶するカウント指示はカウントアツプ状
態になる。ＷＤＴ３はこのままの状態ではポロー出力信
号線４１がアクティブとなり、異常検出Ｆ／Ｆ５をセッ
トして、プログラム異常検出信号線６０をアクティブに
する。ＷＤＴ３がアンダーフローする以前にシステムバ
ス１０より次のカウントアツプ要求が来ればλＷＤＴ３
はカウントアツプ状態となる。以後、ＷＤＴ３がオーバ
ーフローまたはアンダーフローする前にシステムバス１
０よりカウントダウンまたはカウントアツプ要求が交互
に来るかぎり、異常検出Ｆ／Ｆはセットされず、プログ
ラムが正常であると判断できる。
第２図″は本発明の他の実施例であり、第１図に示した
実施例にさらにカウント状態判定回路２のカウント記憶
状態を表示するためのカウント状態表示回路７を設けた
ものであり、プログラムは、システムバス１０を介して
このカウント状態表示回路７を読取ることで、次に発行
すべきカウント要求が、カウントダウン要求かカウント
アツプ要求かを確実に知ることができる。
実施例にさらにカウント状態判定回路２のカウント記憶
状態を表示するためのカウント状態表示回路７を設けた
ものであり、プログラムは、システムバス１０を介して
このカウント状態表示回路７を読取ることで、次に発行
すべきカウント要求が、カウントダウン要求かカウント
アツプ要求かを確実に知ることができる。
以、上述ぺたとおり、本発明によればプログラムは必ず
一定時間以内にアップ、ダウンカウンタで構成されたＷ
ＤＴのカウントアツプ指示とカウントダウン指示を交互
に出す必要がある。
一定時間以内にアップ、ダウンカウンタで構成されたＷ
ＤＴのカウントアツプ指示とカウントダウン指示を交互
に出す必要がある。
そのためもしプログラムが無限ループを繰り返したとし
ても、ＷＤＴカウントアツプ指示とカウントダウン指示
が交互に出る確率は従来のＷＤＴクリア指示のみが出る
確率に比べて無きに等しく、プログラム暴走検出が確実
に可能となる０ 〔発明の効果〕 本発明によれば、従来技術に比べてより確実にプログラ
ム暴走検出が可能であるので、システム全体のサービス
性及び信頼性を向上させる効果がある。
ても、ＷＤＴカウントアツプ指示とカウントダウン指示
が交互に出る確率は従来のＷＤＴクリア指示のみが出る
確率に比べて無きに等しく、プログラム暴走検出が確実
に可能となる０ 〔発明の効果〕 本発明によれば、従来技術に比べてより確実にプログラ
ム暴走検出が可能であるので、システム全体のサービス
性及び信頼性を向上させる効果がある。
第１図は本発明の一実施例のプログラム異常検出装置の
ブロック図、第２図は他の実施例を示すブロック図であ
る。 １・・・命令デコーダ ６・・・クロック発生回路 １０・・・システムバス ３０・・・カウントアツプ ３１・・・カウントダウン指示線 ４０・・・キャリー出力信号線 ４１・・・ボロー出力信号線 第 １ 図 ｎ 第２図 ｎ
ブロック図、第２図は他の実施例を示すブロック図であ
る。 １・・・命令デコーダ ６・・・クロック発生回路 １０・・・システムバス ３０・・・カウントアツプ ３１・・・カウントダウン指示線 ４０・・・キャリー出力信号線 ４１・・・ボロー出力信号線 第 １ 図 ｎ 第２図 ｎ
Claims (1)
- １．監視タイマのカウント状態によりプログラム暴走を
検出する中央処理装置のプログラム異常検出装置におい
て、前記監視タイマをアップダウンカウンタで構成し、
かつこの監視タイマに対するプログラムの定期的なカウ
ントアップ指示及びカウントダウン指示が交互に発行さ
れているか否かの判断回路を設けたことを特徴とするプ
ログラム異常検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108138A JPS61267144A (ja) | 1985-05-22 | 1985-05-22 | プログラム異常検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108138A JPS61267144A (ja) | 1985-05-22 | 1985-05-22 | プログラム異常検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61267144A true JPS61267144A (ja) | 1986-11-26 |
Family
ID=14476897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60108138A Pending JPS61267144A (ja) | 1985-05-22 | 1985-05-22 | プログラム異常検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61267144A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0831399A2 (en) * | 1996-09-12 | 1998-03-25 | United Technologies Corporation | Watchdog timer circuit |
-
1985
- 1985-05-22 JP JP60108138A patent/JPS61267144A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0831399A2 (en) * | 1996-09-12 | 1998-03-25 | United Technologies Corporation | Watchdog timer circuit |
| EP0831399A3 (en) * | 1996-09-12 | 1999-02-17 | United Technologies Corporation | Watchdog timer circuit |
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