JPS6111877A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS6111877A JPS6111877A JP59130953A JP13095384A JPS6111877A JP S6111877 A JPS6111877 A JP S6111877A JP 59130953 A JP59130953 A JP 59130953A JP 13095384 A JP13095384 A JP 13095384A JP S6111877 A JPS6111877 A JP S6111877A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- signal
- gate
- turned
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、共通バスに複数のプロセッサが接続されるマ
ルチプロセッサシステムに関するものである。
ルチプロセッサシステムに関するものである。
（従来の技術）
第２図に示す如く共通バス４に共通資源等を記憶してい
るメモリ装置３と、複数のプロセッサ装置１−１〜２−
Ｎとこれらプロセッサ装置のバス使用権獲得を制御する
バス制御装置２が接続されているマルチプロセッサシス
テムにおいて、従来方式では、以下の如く動作していた
。
るメモリ装置３と、複数のプロセッサ装置１−１〜２−
Ｎとこれらプロセッサ装置のバス使用権獲得を制御する
バス制御装置２が接続されているマルチプロセッサシス
テムにおいて、従来方式では、以下の如く動作していた
。
共通ハス４に接続されていも各プロセッサ装置１−１〜
ｌ−Ｎがバス使用権を獲得しようとする時（メモリ装置
３をアクセスする時等）は、■）バス使用権獲得要求信
号（以下パスＲＥＱ信号と称す）をバス制御装置２へ通
知する。
ｌ−Ｎがバス使用権を獲得しようとする時（メモリ装置
３をアクセスする時等）は、■）バス使用権獲得要求信
号（以下パスＲＥＱ信号と称す）をバス制御装置２へ通
知する。
２）バス制御装置２はこのバスＲＥＱ信号を受けつける
と予め定められたルールに従い、バス獲得要求元の各プ
ロセッサへ、バス獲得許可信号（以下バスＡＣＫ信号と
称す）を返した後、他プロセツサ装置からのバスＲＥＱ
信号の処理に入る。
と予め定められたルールに従い、バス獲得要求元の各プ
ロセッサへ、バス獲得許可信号（以下バスＡＣＫ信号と
称す）を返した後、他プロセツサ装置からのバスＲＥＱ
信号の処理に入る。
３）バスＡＣＫ信号を受は取ったプロセッサ装置は、バ
ス使用権を獲得する。
ス使用権を獲得する。
（発明が解決しようとする問題点）
しかしながらあるプロセッサ装置が障害を′起こし、前
述のバス獲得シーケンスが守られない状態となった場合
言いかえればバスＲＥＱ信号を一旦ＯＮとしパス制御装
置に対し該信号を送信したにもかかわらずパスＲＥＱ信
号をＯＦＦとしてしまった場合でこの時は、バス制御装
置２よシパスＡＣＫ信号を受信しても既にバスＲＥＱ信
号がＯＦＦとなってしまっているため、バス使用権を獲
得する事ができず、結果的にどのプロセッサ装置も共通
バス使用権を獲得する事ができずシステムとして無応答
状態になシ、システムはアラーム状態となる。しかしこ
め時バス制御装置２においては、既に他のプロセッサ装
置からのバスＲＥＱ信号の処理に入っている為、複数個
あるプロセッサ装置のうちアラームを引き起こしたプロ
セッサ装置がどれであるＶか判別がつかずシステムの復
帰に多大な時間を要していた。
述のバス獲得シーケンスが守られない状態となった場合
言いかえればバスＲＥＱ信号を一旦ＯＮとしパス制御装
置に対し該信号を送信したにもかかわらずパスＲＥＱ信
号をＯＦＦとしてしまった場合でこの時は、バス制御装
置２よシパスＡＣＫ信号を受信しても既にバスＲＥＱ信
号がＯＦＦとなってしまっているため、バス使用権を獲
得する事ができず、結果的にどのプロセッサ装置も共通
バス使用権を獲得する事ができずシステムとして無応答
状態になシ、システムはアラーム状態となる。しかしこ
め時バス制御装置２においては、既に他のプロセッサ装
置からのバスＲＥＱ信号の処理に入っている為、複数個
あるプロセッサ装置のうちアラームを引き起こしたプロ
セッサ装置がどれであるＶか判別がつかずシステムの復
帰に多大な時間を要していた。
本発明の目的、は、上記従来技術のバスシーケンス異常
からシステムが復帰するまで多大な時間を要すると言う
問題点を解決した装置を提供するものである〇 （問題点を解決するための手段） 本発明°は上記問題点を解決するため共通バスに接続さ
れてｂる各プロセッサ装置に、論理回路を用いて構成し
たバス使用権獲得時のシーケンスを監視する回路および
状態表示手段を設けたものである。
からシステムが復帰するまで多大な時間を要すると言う
問題点を解決した装置を提供するものである〇 （問題点を解決するための手段） 本発明°は上記問題点を解決するため共通バスに接続さ
れてｂる各プロセッサ装置に、論理回路を用いて構成し
たバス使用権獲得時のシーケンスを監視する回路および
状態表示手段を設けたものである。
（作用）
以上の構成に°より共通パスに接続される複数のプロセ
ッサ装置のうちの１つが障害を起こした場合には、前記
シーケンスの監視回路にょシ該当の障害プロセッサ装置
を強制的にホールドするとともに状態表示手段にその旨
を表示するのである。
ッサ装置のうちの１つが障害を起こした場合には、前記
シーケンスの監視回路にょシ該当の障害プロセッサ装置
を強制的にホールドするとともに状態表示手段にその旨
を表示するのである。
これによって障害プロセッサ装置の判別が容易になるの
である。
である。
（実施例）
第１図は本発明におけるバス使用権獲得シーケンスの異
常検出回路の具体的実施例で、以下本図を用いて説明す
る。
常検出回路の具体的実施例で、以下本図を用いて説明す
る。
５．６ＪＩｉ信号極性を反転させるインバータ、７はア
ンドゲート、８はオアｐ−）、９はフリップフロツノ、
１−ｏは表示素子ドライバ、１１は発光ダイオード等の
表示素子、１２は表示素子における電流制限用抵抗であ
る。
ンドゲート、８はオアｐ−）、９はフリップフロツノ、
１−ｏは表示素子ドライバ、１１は発光ダイオード等の
表示素子、１２は表示素子における電流制限用抵抗であ
る。
バスＲＥＱ信号がＯＦＦであるにもかかわらず／ＳスＡ
ＣＫ信号がＯＮである状態があシ得るとパスシーケンス
異常となる。
ＣＫ信号がＯＮである状態があシ得るとパスシーケンス
異常となる。
今バスＲＥＱ信号がＯＦＦとなるとインバータ５により
該信号は論理゛１”となる。この時バスＡＣＫ信号がＯ
Ｎとなるとアンドゲート７０入力条件がとれアンドゲー
ト２の出力が論理″１”となジオアゲート８を通シフリ
ップフロッグ９０セット入力となる。その結果クロック
信号に同期してこの状態はフリップフロップ９に保持さ
れる。一度この状態が保持されるとフリツノフロッグ９
のＱ出力がオアグー１−Ｊの入力へフィードバックされ
ており、アンドゲート２．よシの°信号がなくなっても
自己保持状態を継続する。フリツノフロップ９がこの状
態にあると４出力は論理°°０″となシ、表示素子ドラ
イバ１０の出力がロウレベルとなシ表示素子１１に電源
よシ、表示素子１１の電流制限用抵抗１２を通シ電流が
流れ表示がなされることになる。またこの時ソリ、プフ
ロップ９のｑ出力をもって、プロセッサ装置を強制的に
ホールド状態にする為のトリガ信号とする。
該信号は論理゛１”となる。この時バスＡＣＫ信号がＯ
Ｎとなるとアンドゲート７０入力条件がとれアンドゲー
ト２の出力が論理″１”となジオアゲート８を通シフリ
ップフロッグ９０セット入力となる。その結果クロック
信号に同期してこの状態はフリップフロップ９に保持さ
れる。一度この状態が保持されるとフリツノフロッグ９
のＱ出力がオアグー１−Ｊの入力へフィードバックされ
ており、アンドゲート２．よシの°信号がなくなっても
自己保持状態を継続する。フリツノフロップ９がこの状
態にあると４出力は論理°°０″となシ、表示素子ドラ
イバ１０の出力がロウレベルとなシ表示素子１１に電源
よシ、表示素子１１の電流制限用抵抗１２を通シ電流が
流れ表示がなされることになる。またこの時ソリ、プフ
ロップ９のｑ出力をもって、プロセッサ装置を強制的に
ホールド状態にする為のトリガ信号とする。
（発明の効果）
この発明は以上説明したように共通パスに接続されてい
る各プロセッサ装置にバス使用権獲得時における異常シ
ーケンス検出回路を設け、表示を行なう様にしたのでバ
ス使用権獲得異常による障害でシステムがアラーム状態
となった場合、障害プロセッサが一目で判別できシステ
ムの復帰が容易となる利点がちる。
る各プロセッサ装置にバス使用権獲得時における異常シ
ーケンス検出回路を設け、表示を行なう様にしたのでバ
ス使用権獲得異常による障害でシステムがアラーム状態
となった場合、障害プロセッサが一目で判別できシステ
ムの復帰が容易となる利点がちる。
第１図は本発明に係るバスシーケンス異常検出回路図、
第２図は従来技術を説明するシステム構成図である。 １−１〜ｉ−Ｎ：ｆロセ、す、２：パス制御装置、３：
メモリ装置、４：共通パス、５．６：インバータ、７：
アンドゲート、８ニオアゲート、９ニアリツプ７ａツノ
、ｌｌ：表示素子。
第２図は従来技術を説明するシステム構成図である。 １−１〜ｉ−Ｎ：ｆロセ、す、２：パス制御装置、３：
メモリ装置、４：共通パス、５．６：インバータ、７：
アンドゲート、８ニオアゲート、９ニアリツプ７ａツノ
、ｌｌ：表示素子。
Claims (1)
- 共通バスにメモリ装置と複数のプロセッサ装置とこれら
プロセッサ装置のバス制御装置が接続されている構成を
とるマルチプロセッサシステムにおいて、各プロセッサ
装置にバス使用権獲得時におけるシーケンス異常を検出
する手段と、この状態の表示を行なう手段とを設けたこ
とを特徴とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59130953A JPS6111877A (ja) | 1984-06-27 | 1984-06-27 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59130953A JPS6111877A (ja) | 1984-06-27 | 1984-06-27 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6111877A true JPS6111877A (ja) | 1986-01-20 |
Family
ID=15046498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59130953A Pending JPS6111877A (ja) | 1984-06-27 | 1984-06-27 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6111877A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308645A (ja) * | 1987-06-10 | 1988-12-16 | Hitachi Ltd | 交換対象表示制御回路 |
| JPS6431250A (en) * | 1987-07-27 | 1989-02-01 | Nec Corp | System for displaying bus stack cause |
-
1984
- 1984-06-27 JP JP59130953A patent/JPS6111877A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308645A (ja) * | 1987-06-10 | 1988-12-16 | Hitachi Ltd | 交換対象表示制御回路 |
| JPS6431250A (en) * | 1987-07-27 | 1989-02-01 | Nec Corp | System for displaying bus stack cause |
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