JPH0411891B2 - - Google Patents
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- JPH0411891B2 JPH0411891B2 JP60041197A JP4119785A JPH0411891B2 JP H0411891 B2 JPH0411891 B2 JP H0411891B2 JP 60041197 A JP60041197 A JP 60041197A JP 4119785 A JP4119785 A JP 4119785A JP H0411891 B2 JPH0411891 B2 JP H0411891B2
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- 238000001514 detection method Methods 0.000 claims description 29
- 230000002159 abnormal effect Effects 0.000 claims description 13
- 230000008094 contradictory effect Effects 0.000 claims 2
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- 238000010586 diagram Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 3
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
- G06F11/1641—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】
＜産業上の利用分野＞
本発明は特にマイクロコンピユータの異常検出
装置に関する。
装置に関する。
＜従来の技術＞
近年では各種の制御装置としてマイクロコンピ
ユータ（以下マイコンとする）が広く使用されて
いる。この場合、マイコンに異常が生じるとマイ
コンが暴走して正常な制御が行えなくなるので、
通常その安全対策としてマイコンの異常を検出す
るための装置が設けられている。
ユータ（以下マイコンとする）が広く使用されて
いる。この場合、マイコンに異常が生じるとマイ
コンが暴走して正常な制御が行えなくなるので、
通常その安全対策としてマイコンの異常を検出す
るための装置が設けられている。
従来のかかる異常検出装置としては、マイコン
のデータバスのデータ信号に基づいて異常検出用
信号を取り出し、かかる異常検出用信号をマイコ
ン自身が読み込んで異常か否かを判定し異常検出
を行うようにしている。
のデータバスのデータ信号に基づいて異常検出用
信号を取り出し、かかる異常検出用信号をマイコ
ン自身が読み込んで異常か否かを判定し異常検出
を行うようにしている。
＜発明が解決しようとする問題点＞
ところが、このようにマイコン自身で異常検出
を行うものでは、マイコンの異常時にその異常検
出機能自体も異常になる恐れがあるため正確に検
出が行えず、マイコンの暴走を確実に防止できる
とは限らず確実性の点で問題があつた。
を行うものでは、マイコンの異常時にその異常検
出機能自体も異常になる恐れがあるため正確に検
出が行えず、マイコンの暴走を確実に防止できる
とは限らず確実性の点で問題があつた。
そこで、本発明は上記の実情に鑑みてなされた
もので、マイコンの異常を正確に検出して暴走を
確実に防止できる異常検出装置を提供することを
目的とする。
もので、マイコンの異常を正確に検出して暴走を
確実に防止できる異常検出装置を提供することを
目的とする。
＜問題点を解決するための手段＞
このため本発明は、同一の入力データに対して
互いに同期して同一の処理動作を行い同一の１又
は０のデータ信号を出力する一対のマイクロコン
ピユータから互いに異なるデータ信号が入力する
異常モード時に出力レベルが相反する１と０にな
る一対の異常検出用信号を形成し出力する信号形
成回路と、前記信号形成回路からの一対の異常検
出用信号に基づいて前記データ信号が異常か否か
をそれぞれ判定すると共に異常時にその異常判定
を記憶保持する同一の回路構成である一対の異常
判定回路とを備え、前記各異常判定回路は、前記
信号形成回路からの一対の異常検出用信号の一方
を直接入力し他方を第１遅延回路を介して入力し
両入力信号が互いに相反する出力レベルのとき出
力する第１論理回路と、該第１論理回路の出力を
トリガ信号として入力信号を記憶保持しこれを出
力する第１記憶回路と、該第１記憶回路の出力を
直接及び第２遅延回路を介してそれぞれ入力し両
入力信号が互いに相反する出力レベルのとき出力
する第２論理回路と、第２論理回路の出力をトリ
ガ信号として入力信号を記憶保持しこれを出力す
る第２記憶回路とを有し、第２記憶回路の出力を
第１記憶回路に入力すると共に第１論理回路に直
接入力する信号形成回路の一方の異常検出用信号
を第２記憶回路に入力する一方、第１及び第２記
憶回路のどちらか一方の出力を異常判定出力とす
る回路構成であり、前記信号形成回路の一対の信
号出力端に対する各異常判定回路の一対の入力端
の接続を逆接続する構成とし、前記信号形成回路
からの一対の異常検出用信号の出力レベルが相反
するデータ信号の異常モードに対して前記一対の
異常判定回路のうち少なくとも一方の異常判定出
力が直流となる構成とした。
互いに同期して同一の処理動作を行い同一の１又
は０のデータ信号を出力する一対のマイクロコン
ピユータから互いに異なるデータ信号が入力する
異常モード時に出力レベルが相反する１と０にな
る一対の異常検出用信号を形成し出力する信号形
成回路と、前記信号形成回路からの一対の異常検
出用信号に基づいて前記データ信号が異常か否か
をそれぞれ判定すると共に異常時にその異常判定
を記憶保持する同一の回路構成である一対の異常
判定回路とを備え、前記各異常判定回路は、前記
信号形成回路からの一対の異常検出用信号の一方
を直接入力し他方を第１遅延回路を介して入力し
両入力信号が互いに相反する出力レベルのとき出
力する第１論理回路と、該第１論理回路の出力を
トリガ信号として入力信号を記憶保持しこれを出
力する第１記憶回路と、該第１記憶回路の出力を
直接及び第２遅延回路を介してそれぞれ入力し両
入力信号が互いに相反する出力レベルのとき出力
する第２論理回路と、第２論理回路の出力をトリ
ガ信号として入力信号を記憶保持しこれを出力す
る第２記憶回路とを有し、第２記憶回路の出力を
第１記憶回路に入力すると共に第１論理回路に直
接入力する信号形成回路の一方の異常検出用信号
を第２記憶回路に入力する一方、第１及び第２記
憶回路のどちらか一方の出力を異常判定出力とす
る回路構成であり、前記信号形成回路の一対の信
号出力端に対する各異常判定回路の一対の入力端
の接続を逆接続する構成とし、前記信号形成回路
からの一対の異常検出用信号の出力レベルが相反
するデータ信号の異常モードに対して前記一対の
異常判定回路のうち少なくとも一方の異常判定出
力が直流となる構成とした。
＜作用＞
これにより、あらゆるデータ信号の異常モード
に対して少なくとも一方の異常判定回路の出力が
直流となることで異常検出ができ、マイコン異常
時には、異常判定回路がこれを検出してその直流
出力を例えばマイコンへの電力供給を停止する回
路に出力し、マイコンを不動作状態にしてマイコ
ンの暴走を確実に防止する。また、異常判定回路
内部に故障が生じたときにも、回路出力が直流と
なつてこれを検出し、前述と同様にしてマイコン
の動作を停止するようになつている。
に対して少なくとも一方の異常判定回路の出力が
直流となることで異常検出ができ、マイコン異常
時には、異常判定回路がこれを検出してその直流
出力を例えばマイコンへの電力供給を停止する回
路に出力し、マイコンを不動作状態にしてマイコ
ンの暴走を確実に防止する。また、異常判定回路
内部に故障が生じたときにも、回路出力が直流と
なつてこれを検出し、前述と同様にしてマイコン
の動作を停止するようになつている。
＜実施例＞
以下本発明の一実施例を図面に基づいて説明す
る。
る。
第１図は本実施例の要部回路図で、第２図は本
実施例の構成を示すブロツク図である。
実施例の構成を示すブロツク図である。
まず、第２図に基づいて本実施例の概略構成を
説明する。
説明する。
図において、１，２はそれぞれ例えば８ビット
のデータバスa0〜a7，b0〜b7を有するマイコン
で、同一の入力データに対して互いに同期して同
一の処理を行い、a0とb0、a0とb1……a7とb7がそ
れぞれ同一の“１”又は“０”のデータ信号を出
力するようになつており、バス同期２重系を構成
している。
のデータバスa0〜a7，b0〜b7を有するマイコン
で、同一の入力データに対して互いに同期して同
一の処理を行い、a0とb0、a0とb1……a7とb7がそ
れぞれ同一の“１”又は“０”のデータ信号を出
力するようになつており、バス同期２重系を構成
している。
１０は前記各マイコン１，２のデータバスa0〜
a7，b0〜b7からのデータ信号を入力して異常検出
用信号を形成する信号形成回路で、マイコン１，
２から入力される16個のデータ信号から一対の異
常検出用信号をその出力端OUT1，OUT2から出
力する。２０，２０′は前記信号形成回路１０か
らの一対の異常検出用信号に基づいてマイコン
１，２が異常か否かを判定し、異常時にはこれを
記憶、保持すると共に異常判定信号を出力する一
対の異常判定回路である。また、これら異常判定
回路２０，２０′は自己の異常時にも異常判定信
号を出力する。そして、これら異常判定回路２
０，２０′の一対の各入力端IN1，IN2は信号形成
回路１０の出力端OUT1，OUT2に対して逆に接
続されている。３０は前記異常判定信号が出力さ
れたとき各マイコン１，２への通電回路に介装さ
れたリレー３を開作動する駆動回路であり、この
駆動回路３０のリレー３によつて電力供給停止手
段を構成している。尚、４は電源、５はマイコン
１，２の電源スイッチである。
a7，b0〜b7からのデータ信号を入力して異常検出
用信号を形成する信号形成回路で、マイコン１，
２から入力される16個のデータ信号から一対の異
常検出用信号をその出力端OUT1，OUT2から出
力する。２０，２０′は前記信号形成回路１０か
らの一対の異常検出用信号に基づいてマイコン
１，２が異常か否かを判定し、異常時にはこれを
記憶、保持すると共に異常判定信号を出力する一
対の異常判定回路である。また、これら異常判定
回路２０，２０′は自己の異常時にも異常判定信
号を出力する。そして、これら異常判定回路２
０，２０′の一対の各入力端IN1，IN2は信号形成
回路１０の出力端OUT1，OUT2に対して逆に接
続されている。３０は前記異常判定信号が出力さ
れたとき各マイコン１，２への通電回路に介装さ
れたリレー３を開作動する駆動回路であり、この
駆動回路３０のリレー３によつて電力供給停止手
段を構成している。尚、４は電源、５はマイコン
１，２の電源スイッチである。
次に第１図に基づいて信号形成回路及び異常判
定回路の構成を詳述する。
定回路の構成を詳述する。
まず、信号形成回路１０は同一の構成からなる
７つの比較回路１１〜１７及びインバータD1，
D2，１８からなる。そして、前記比較回路１１
〜１７の構成は、比較回路１１を例にとつて説明
すると、４つのAND回路A1〜A4と２つのOR回
路B1，B2からなり、AND回路A1〜A4にはマイ
コン１のデータバスa0，a1からのデータ信号とマ
イコン２のデータバスb0，b1からのデータ信号の
反転信号が所定の組み合わせでそれぞれ２つ入力
しており、AND回路A1とA2の出力はOR回路B1
に入力し、AND回路A3とA4の出力はOR回路B2
に入力する。尚、マイコン２のデータ信号はイン
バータD1とD2によつてそれぞれ反転し所定の
AND回路に入力する。そして、比較回路１１，
１２の出力は次段の比較回路１５に、また比較回
路１３，１４の出力は比較回路１６にそれぞれ入
力し、更に比較回路１５，１６の出力は比較回路
１７に入力し、比較回路１７の出力の一方がイン
バータ１８に入力するよう構成され、マイコン
１，２からの16個のデータ信号から最終的には２
つの一対の異常検出信号を作り出している。この
一対の異常検出信号は、比較回路１７からの出力
が互いに反転した信号であり、一方の出力をイン
バータ１８で反転することにより同一波形の信号
として各異常判定回路２０，２０′へ入力される。
７つの比較回路１１〜１７及びインバータD1，
D2，１８からなる。そして、前記比較回路１１
〜１７の構成は、比較回路１１を例にとつて説明
すると、４つのAND回路A1〜A4と２つのOR回
路B1，B2からなり、AND回路A1〜A4にはマイ
コン１のデータバスa0，a1からのデータ信号とマ
イコン２のデータバスb0，b1からのデータ信号の
反転信号が所定の組み合わせでそれぞれ２つ入力
しており、AND回路A1とA2の出力はOR回路B1
に入力し、AND回路A3とA4の出力はOR回路B2
に入力する。尚、マイコン２のデータ信号はイン
バータD1とD2によつてそれぞれ反転し所定の
AND回路に入力する。そして、比較回路１１，
１２の出力は次段の比較回路１５に、また比較回
路１３，１４の出力は比較回路１６にそれぞれ入
力し、更に比較回路１５，１６の出力は比較回路
１７に入力し、比較回路１７の出力の一方がイン
バータ１８に入力するよう構成され、マイコン
１，２からの16個のデータ信号から最終的には２
つの一対の異常検出信号を作り出している。この
一対の異常検出信号は、比較回路１７からの出力
が互いに反転した信号であり、一方の出力をイン
バータ１８で反転することにより同一波形の信号
として各異常判定回路２０，２０′へ入力される。
次に異常判定回路の構成を説明する。
本実施例の各異常判定回路２０，２０′は同一
の回路構成になつている。即ち、信号形成回路１
０から出力される一対の異常検出用信号の一方を
入力端IN2を介して入力し遅延させる第１遅延回
路２１，２１′と、前記一対の異常検出用信号を
入力端IN1を介して直接及び前記第１遅延回路２
１，２１′を介して遅延してそれぞれ入力し、両
入力信号が互いに相反する出力レベルのとき出力
する第1Exclusive OR回路（以下第1EOR回路と
する）２２，２２′と、第1EOR回路２２，２
２′の出力をトリガ信号として入力信号を記憶保
持しこれを出力する第１フリツプフロツプ回路
（以下第1F・Ｆ回路とする）２３，２３′と、後
述する第2Exclusive OR回路（以下第2EOR回路
とする）２５，２５′に入力する第1F・Ｆ回路２
３，２３′の出力の一方を遅延させる第２遅延回
路２４，２４′と、第1F・Ｆ回路２３，２３′の
出力を直接及び第２遅延回路２４，２４′を介し
てそれぞれ入力し両入力信号が互いに相反する出
力レベルのとき出力する前述の第2EOR回路２
５，２５′と第2EOR回路２５，２５′の出力をト
リガ信号として入力信号を記憶保持しこれを出力
する第２フリツプフロツプ回路（以下第2F・Ｆ
回路とする）２６，２６′とを有し、第2F・Ｆ回
路２６，２６′の出力を第1F・Ｆ回路２３，２
３′に入力し、第1EOR回路２２，２２′に直接入
力する異常検出信号を、第2F・Ｆ回路２６，２
６′に入力し、かつそれぞれの第2F・Ｆ回路２
６，２６′の各出力を異常判定信号として駆動回
路３０へ出力する構成である。
の回路構成になつている。即ち、信号形成回路１
０から出力される一対の異常検出用信号の一方を
入力端IN2を介して入力し遅延させる第１遅延回
路２１，２１′と、前記一対の異常検出用信号を
入力端IN1を介して直接及び前記第１遅延回路２
１，２１′を介して遅延してそれぞれ入力し、両
入力信号が互いに相反する出力レベルのとき出力
する第1Exclusive OR回路（以下第1EOR回路と
する）２２，２２′と、第1EOR回路２２，２
２′の出力をトリガ信号として入力信号を記憶保
持しこれを出力する第１フリツプフロツプ回路
（以下第1F・Ｆ回路とする）２３，２３′と、後
述する第2Exclusive OR回路（以下第2EOR回路
とする）２５，２５′に入力する第1F・Ｆ回路２
３，２３′の出力の一方を遅延させる第２遅延回
路２４，２４′と、第1F・Ｆ回路２３，２３′の
出力を直接及び第２遅延回路２４，２４′を介し
てそれぞれ入力し両入力信号が互いに相反する出
力レベルのとき出力する前述の第2EOR回路２
５，２５′と第2EOR回路２５，２５′の出力をト
リガ信号として入力信号を記憶保持しこれを出力
する第２フリツプフロツプ回路（以下第2F・Ｆ
回路とする）２６，２６′とを有し、第2F・Ｆ回
路２６，２６′の出力を第1F・Ｆ回路２３，２
３′に入力し、第1EOR回路２２，２２′に直接入
力する異常検出信号を、第2F・Ｆ回路２６，２
６′に入力し、かつそれぞれの第2F・Ｆ回路２
６，２６′の各出力を異常判定信号として駆動回
路３０へ出力する構成である。
尚、第1F・Ｆ回路２３，２３′は初期状態では
セツト信号Ｓの入力によつてセツトされ出力が
“１”となり、また第2F・Ｆ回路２６，２６′は
リセツト信号Ｒの入力によつてリセツトされ出力
が“０”となるようにしてある。
セツト信号Ｓの入力によつてセツトされ出力が
“１”となり、また第2F・Ｆ回路２６，２６′は
リセツト信号Ｒの入力によつてリセツトされ出力
が“０”となるようにしてある。
次に第３図及び第４図のタイムチヤートを参照
しながら作用を説明する。
しながら作用を説明する。
まず、マイコン１，２が正常な場合の信号形成
回路１０の動作について説明する。マイコン１，
２が正常のときには、マイコン１，２とが同期し
ており、データバスa0とb0、……a7とb7は、同一
のデータ信号が出力される。
回路１０の動作について説明する。マイコン１，
２が正常のときには、マイコン１，２とが同期し
ており、データバスa0とb0、……a7とb7は、同一
のデータ信号が出力される。
例えばa0＝b0＝“１”でa1＝b1＝“０”のデータ
信号が出力されたとすると、比較回路１１の
AND回路A1〜A4の出力はそれぞれ“１”、“０”、
“０”、“０”となる。従つて、OR回路B1の出力
は“１”となりOR回路B2の出力は“０”とな
る。このようにして、正常時には比較回路１１の
２つの出力は互いに反転した出力となる。これ
は、各比較回路１２〜１７でも同様であり比較回
路１７の一方の出力がインバータ１８で反転され
るので、従つて、マイコン１，２が正常な場合に
は、信号形成回路１０の出力端OUT1，OUT2か
ら出力される２つの異常検出用信号は、同一の
“１”又は“０”の信号が出力されることになる。
信号が出力されたとすると、比較回路１１の
AND回路A1〜A4の出力はそれぞれ“１”、“０”、
“０”、“０”となる。従つて、OR回路B1の出力
は“１”となりOR回路B2の出力は“０”とな
る。このようにして、正常時には比較回路１１の
２つの出力は互いに反転した出力となる。これ
は、各比較回路１２〜１７でも同様であり比較回
路１７の一方の出力がインバータ１８で反転され
るので、従つて、マイコン１，２が正常な場合に
は、信号形成回路１０の出力端OUT1，OUT2か
ら出力される２つの異常検出用信号は、同一の
“１”又は“０”の信号が出力されることになる。
次にマイコン１，２の正常時における異常判定
回路２０の動作を第３図のタイムチヤートに従つ
て説明する。
回路２０の動作を第３図のタイムチヤートに従つ
て説明する。
今、信号形成回路１０の２つの出力をそれぞれ
C1、C2とする。そして、C1とC2から第３図に示
す如く同一のパルス信号が出力されると、C1，
C2と出力は共に第1EOR回路２２に入力するが、
C1の方は直接入力し、C2の方は第１遅延回路２
１を介して第３図示の如くt1時間遅延されて入力
する（第３図C3参照）。従つて、第1EOR回路２
２の出力は第３図中のC4の如くなり出力C1が変
化したとき立ち上がる。この第1EOR回路２２の
出力は第1F・Ｆ回路２３に入力し、第1F・Ｆ回
路２３は前記第1EOR回路２２の出力が“１”の
ときトリガされそのとき入力する第2F・Ｆ回路
２６の出力を記憶保持すると共にこれを出力す
る。そして、第1F・Ｆ回路２３は初期状態では、
セツト信号Ｓによつて出力C5が“１”で、第
2F・Ｆ回路２６はリセツト信号Ｒによつて出力
C8は“０”になつているので、第1F・Ｆ回路２
３は、第1EOR回路２２の最初のトリガ信号で第
2F・Ｆ回路２６の出力C8の“０”を記憶保持す
ると共にその出力が“１”から“０”になる（第
３図C5参照）。
C1、C2とする。そして、C1とC2から第３図に示
す如く同一のパルス信号が出力されると、C1，
C2と出力は共に第1EOR回路２２に入力するが、
C1の方は直接入力し、C2の方は第１遅延回路２
１を介して第３図示の如くt1時間遅延されて入力
する（第３図C3参照）。従つて、第1EOR回路２
２の出力は第３図中のC4の如くなり出力C1が変
化したとき立ち上がる。この第1EOR回路２２の
出力は第1F・Ｆ回路２３に入力し、第1F・Ｆ回
路２３は前記第1EOR回路２２の出力が“１”の
ときトリガされそのとき入力する第2F・Ｆ回路
２６の出力を記憶保持すると共にこれを出力す
る。そして、第1F・Ｆ回路２３は初期状態では、
セツト信号Ｓによつて出力C5が“１”で、第
2F・Ｆ回路２６はリセツト信号Ｒによつて出力
C8は“０”になつているので、第1F・Ｆ回路２
３は、第1EOR回路２２の最初のトリガ信号で第
2F・Ｆ回路２６の出力C8の“０”を記憶保持す
ると共にその出力が“１”から“０”になる（第
３図C5参照）。
次に、第1F・Ｆ回路２３の出力C5は第2EOR回
路２５に直接及び第２遅延回路２４を介してt2時
間遅延されて入力する（第３図中C6参照）。従つ
て、第2EOR回路２５の出力C7は第３図示のよう
になり、第1F・Ｆ回路２３の出力C5が変化した
ときに立ち上がり第2F・Ｆ回路２６をトリガす
る。そして、第2F・Ｆ回路２６は前記トリガ信
号によつて、入力する信号形成回路１０の一方の
出力C1の“１”を記憶保持すると共にこれを出
力するので、その出力C8は“０”から“１”に
変化する。
路２５に直接及び第２遅延回路２４を介してt2時
間遅延されて入力する（第３図中C6参照）。従つ
て、第2EOR回路２５の出力C7は第３図示のよう
になり、第1F・Ｆ回路２３の出力C5が変化した
ときに立ち上がり第2F・Ｆ回路２６をトリガす
る。そして、第2F・Ｆ回路２６は前記トリガ信
号によつて、入力する信号形成回路１０の一方の
出力C1の“１”を記憶保持すると共にこれを出
力するので、その出力C8は“０”から“１”に
変化する。
以上のような動作によつて、信号形成回路１０
の出力C1，C2が正常に同一のパルス信号を出力
している場合には、異常判定回路２０の各回路か
らの出力タイムチヤートは第３図のようになり、
異常判定回路２０の出力、即ち第１及び第2F・
Ｆ回路２３，２６の出力C5，C8は互いに反転し
た逆位相のパルス信号となる。
の出力C1，C2が正常に同一のパルス信号を出力
している場合には、異常判定回路２０の各回路か
らの出力タイムチヤートは第３図のようになり、
異常判定回路２０の出力、即ち第１及び第2F・
Ｆ回路２３，２６の出力C5，C8は互いに反転し
た逆位相のパルス信号となる。
一方、他方の異常判定回路２０′の動作は前述
の異常判定回路２０と略同様であるので詳細な説
明は省略する。そして、異常判定回路２０′の各
出力C1′〜C8′（第１図参照）のタイムチヤートは
第３図と同じとなり、やはり出力C5′とC8′は互い
に反転した逆位相のパルス信号となる。尚、異常
判定回路２０′では、信号形成回路１０の出力
C1，C2が異常判定回路２０とは逆に入力してい
るので、第1EOR回路２２′の出力C4′は出力C2′が
変化したときに立ち上がることになる。
の異常判定回路２０と略同様であるので詳細な説
明は省略する。そして、異常判定回路２０′の各
出力C1′〜C8′（第１図参照）のタイムチヤートは
第３図と同じとなり、やはり出力C5′とC8′は互い
に反転した逆位相のパルス信号となる。尚、異常
判定回路２０′では、信号形成回路１０の出力
C1，C2が異常判定回路２０とは逆に入力してい
るので、第1EOR回路２２′の出力C4′は出力C2′が
変化したときに立ち上がることになる。
次にマイコン１又は２に異常が生じた場合につ
いて説明する。
いて説明する。
例えばマイコン２に異常が生じデータバスb0〜
b7の１つ例えばb0のデータ信号が“１”のところ
が“０”を出力したとする。すると、a0＝“１”、
b0＝“０”でa1＝b1＝“０”の場合に、４つの
AND回路A1〜A4の出力は、“１”、“０”、“０”、
“１”となり、OR回路B1，B2の出力が共に“１”
となる。このようにマイコン１又は２に異常が発
生すると、異常のデータ信号が入力する比較回路
の２つの出力は共に同じになり、従つて、信号形
成回路１０の出力C1，C2が反転する。
b7の１つ例えばb0のデータ信号が“１”のところ
が“０”を出力したとする。すると、a0＝“１”、
b0＝“０”でa1＝b1＝“０”の場合に、４つの
AND回路A1〜A4の出力は、“１”、“０”、“０”、
“１”となり、OR回路B1，B2の出力が共に“１”
となる。このようにマイコン１又は２に異常が発
生すると、異常のデータ信号が入力する比較回路
の２つの出力は共に同じになり、従つて、信号形
成回路１０の出力C1，C2が反転する。
今、第４図に示す如く出力C1に一度だけ異常
信号が発生し、出力C1が立ち下がらずそのまま
“１”の信号が出力されたとする。この場合に、
異常判定回路２０について説明すると、正常であ
れば、出力C1の立ち下がり信号で第1EOR回路２
２からトリガ信号が出力されるところが、この場
合には、第１遅延回路２１からの出力C3の立ち
下がり信号で第1EOR回路２２の出力C4が“１”
となり第1F・Ｆ回路２３へトリガ信号を出力す
ることになる。このとき、第1F・Ｆ回路２３は
第2F・Ｆ回路２６の出力C8の“１”を記憶保持
し、かつ、出力する。そして、第2EOR回路２５
は第1F・Ｆ回路２３の出力C5が“０”から“１”
に変化した時点でその出力C7が“１”となり、
第2F・Ｆ回路２６をトリガする。この時点では
出力C1は“１”であり、従つて第2F・Ｆ回路２
６は“１”を記憶保持すると共にその出力C8が
“１”のままとなる。
信号が発生し、出力C1が立ち下がらずそのまま
“１”の信号が出力されたとする。この場合に、
異常判定回路２０について説明すると、正常であ
れば、出力C1の立ち下がり信号で第1EOR回路２
２からトリガ信号が出力されるところが、この場
合には、第１遅延回路２１からの出力C3の立ち
下がり信号で第1EOR回路２２の出力C4が“１”
となり第1F・Ｆ回路２３へトリガ信号を出力す
ることになる。このとき、第1F・Ｆ回路２３は
第2F・Ｆ回路２６の出力C8の“１”を記憶保持
し、かつ、出力する。そして、第2EOR回路２５
は第1F・Ｆ回路２３の出力C5が“０”から“１”
に変化した時点でその出力C7が“１”となり、
第2F・Ｆ回路２６をトリガする。この時点では
出力C1は“１”であり、従つて第2F・Ｆ回路２
６は“１”を記憶保持すると共にその出力C8が
“１”のままとなる。
そして、その後再びマイコン２が正常に戻り、
出力C1が正常に復帰したとすると、出力C1が立
ち上がつた時点で第1EOR回路２２の出力C4が
“１”となり、第1F・Ｆ回路２３がトリガされ、
そのときの入力を記憶保持することとなり、その
出力C5は“１”のままとなるので、第2F・Ｆ回
路２６へのトリガパルスが出力されず、第2F・
Ｆ回路２６の出力C8は変化せず“１”のままと
なる。
出力C1が正常に復帰したとすると、出力C1が立
ち上がつた時点で第1EOR回路２２の出力C4が
“１”となり、第1F・Ｆ回路２３がトリガされ、
そのときの入力を記憶保持することとなり、その
出力C5は“１”のままとなるので、第2F・Ｆ回
路２６へのトリガパルスが出力されず、第2F・
Ｆ回路２６の出力C8は変化せず“１”のままと
なる。
このため、次に第1F・Ｆ回路２３がトリガさ
れてもその出力C5は“１”のまま変化しないこ
とになる。
れてもその出力C5は“１”のまま変化しないこ
とになる。
このような動作によつて、少なくともマイコン
１又は２が異常のときには、異常判定回路２０の
出力C5及びC8は正常時（第３図参照）のような
パルス信号にはならず、同レベルの直流信号にな
つてしまう。
１又は２が異常のときには、異常判定回路２０の
出力C5及びC8は正常時（第３図参照）のような
パルス信号にはならず、同レベルの直流信号にな
つてしまう。
ところが、例えば第５図のような異常モードの
場合には、異常判定回路２０では判定できなくな
る。
場合には、異常判定回路２０では判定できなくな
る。
即ち、異常発生直前のC1，C2の出力状態が
“０”で異常発生時のC1，C2の出力状態が“１”
と“０”になるような場合である。
“０”で異常発生時のC1，C2の出力状態が“１”
と“０”になるような場合である。
このときの異常判定回路２０の動作について説
明すると、第1EOR回路２２の出力は、出力C1と
C2が互いに反転した出力になつた時点で“１”
となり、第1F・Ｆ回路２３がトリガされ、第
2F・Ｆ回路２６の出力“０”を記憶保持し、か
つ、出力する。そして、第2EOR回路２５は第
1F・Ｆ回路２３の出力C5が“１”から“０”に
変化した時点でその出力C7が“１”となり、第
2F・Ｆ回路２６をトリガし、第2F・Ｆ回路２６
はC1の出力“１”を記憶保持し、その出力C8が
“０”から“１”に変化する。
明すると、第1EOR回路２２の出力は、出力C1と
C2が互いに反転した出力になつた時点で“１”
となり、第1F・Ｆ回路２３がトリガされ、第
2F・Ｆ回路２６の出力“０”を記憶保持し、か
つ、出力する。そして、第2EOR回路２５は第
1F・Ｆ回路２３の出力C5が“１”から“０”に
変化した時点でその出力C7が“１”となり、第
2F・Ｆ回路２６をトリガし、第2F・Ｆ回路２６
はC1の出力“１”を記憶保持し、その出力C8が
“０”から“１”に変化する。
その後、マイコン１又は２が正常に戻ると、出
力C1の立ち下がり信号で第1EOR回路２２からト
リガ信号が出力され、第1F・Ｆ回路２３がトリ
ガされ、そのときの第2F・Ｆ回路２６の出力C8
の“１”を記憶し出力し、その出力C5が“０”
から“１”に変化する。そして、第2EOR回路２
５は第1F・Ｆ回路２３の出力が変化した時点で
トリガ信号を出力し、第2F・Ｆ回路２６が出力
C1の“０”を記憶し出力し、その出力C8は“１”
から“０”に変化する。このため、出力C5とC8
は直流信号とならず、正常時と同様パルス信号の
ままとなり異常判定ができない。
力C1の立ち下がり信号で第1EOR回路２２からト
リガ信号が出力され、第1F・Ｆ回路２３がトリ
ガされ、そのときの第2F・Ｆ回路２６の出力C8
の“１”を記憶し出力し、その出力C5が“０”
から“１”に変化する。そして、第2EOR回路２
５は第1F・Ｆ回路２３の出力が変化した時点で
トリガ信号を出力し、第2F・Ｆ回路２６が出力
C1の“０”を記憶し出力し、その出力C8は“１”
から“０”に変化する。このため、出力C5とC8
は直流信号とならず、正常時と同様パルス信号の
ままとなり異常判定ができない。
一方、このような異常モードの場合は他方の異
常判定回路２０′により異常を判定できる。
常判定回路２０′により異常を判定できる。
これを第６図のタイムチヤートを参照しながら
説明する。
説明する。
正常であれば出力C2′の立ち上がり信号で第
1EOR回路２２′からトリガ信号が出力されると
ころが、このときには、第１遅延回路２１′の立
ち上がり信号でトリガされ、その出力C4′が“１”
となる。これにより、第1F・Ｆ回路２３′がトリ
ガされ、第2F・Ｆ回路２６′の出力C8′の“０”
を記憶しかつ出力する。そして、第2EOR回路２
５′は第1F・Ｆ回路２３′の出力C5′が変化した時
点でトリガ信号を出力し、第2F・Ｆ回路２６′を
トリガする。これにより、第2F・Ｆ回路２６′は
C2′の出力“０”を記憶しかつ出力するが、前回
の第2F・Ｆ回路２６′の出力C8′が“０”である
ので、その出力C8′は“０”のまま変化しない。
1EOR回路２２′からトリガ信号が出力されると
ころが、このときには、第１遅延回路２１′の立
ち上がり信号でトリガされ、その出力C4′が“１”
となる。これにより、第1F・Ｆ回路２３′がトリ
ガされ、第2F・Ｆ回路２６′の出力C8′の“０”
を記憶しかつ出力する。そして、第2EOR回路２
５′は第1F・Ｆ回路２３′の出力C5′が変化した時
点でトリガ信号を出力し、第2F・Ｆ回路２６′を
トリガする。これにより、第2F・Ｆ回路２６′は
C2′の出力“０”を記憶しかつ出力するが、前回
の第2F・Ｆ回路２６′の出力C8′が“０”である
ので、その出力C8′は“０”のまま変化しない。
その後、マイコン１又は２が正常に戻ると、出
力C2′の立ち下がり信号で第1EOR回路２２′の出
力C4′が“１”となり、第1F・Ｆ回路２３′がト
リガされるが、そのときの入力、即ち第2F・Ｆ
回路２６′の出力C8′は前回と同様の値“０”であ
り、その出力C5′は“０”のまま変化しない。従
つて、第2EOR回路２５′の出力C7′も変化せず、
第2F・Ｆ回路２６′はトリガされないので、その
出力C8′はそのまま“０”を出力し続ける。この
ため、出力C5′及びC8′は正常時のようなパルス信
号にならず直流信号になつてしまい異常判定が行
える。
力C2′の立ち下がり信号で第1EOR回路２２′の出
力C4′が“１”となり、第1F・Ｆ回路２３′がト
リガされるが、そのときの入力、即ち第2F・Ｆ
回路２６′の出力C8′は前回と同様の値“０”であ
り、その出力C5′は“０”のまま変化しない。従
つて、第2EOR回路２５′の出力C7′も変化せず、
第2F・Ｆ回路２６′はトリガされないので、その
出力C8′はそのまま“０”を出力し続ける。この
ため、出力C5′及びC8′は正常時のようなパルス信
号にならず直流信号になつてしまい異常判定が行
える。
このようにして、全ての異常モードについて両
異常判定回路２０，２０′の少なくともどちらか
一方の出力C8，C8′が直流信号になる。
異常判定回路２０，２０′の少なくともどちらか
一方の出力C8，C8′が直流信号になる。
ところで、本実施例の異常判定回路２０，２
０′によれば、異常判定回路２０，２０′自体に故
障が発生した場合にも異常判定信号を出力する。
０′によれば、異常判定回路２０，２０′自体に故
障が発生した場合にも異常判定信号を出力する。
以下にかかる故障発生時の動作を異常判定回路
２０について説明する。尚、異常判定回路２０′
についても同様であるので説明は省略する。
２０について説明する。尚、異常判定回路２０′
についても同様であるので説明は省略する。
例えば、第１遅延回路２１が故障して遅延機能
が作動しなくなつた場合には、第1EOR回路２２
の出力C4は“０”から“１”に１度立ち上がつ
た後は出力が変化しない。このため、第1F・Ｆ
回路２３は１度トリガされるだけでその後出力
C5の変化はなく、これにより第2EOR回路２５も
“０”から“１”に１度立ち上がるだけとなり第
2F・Ｆ回路２６も１度トリガされるだけとなる
ので、異常判定回路２０の出力C8はマイコンの
異常時と同様に変化せず交流波形ではなくなる。
が作動しなくなつた場合には、第1EOR回路２２
の出力C4は“０”から“１”に１度立ち上がつ
た後は出力が変化しない。このため、第1F・Ｆ
回路２３は１度トリガされるだけでその後出力
C5の変化はなく、これにより第2EOR回路２５も
“０”から“１”に１度立ち上がるだけとなり第
2F・Ｆ回路２６も１度トリガされるだけとなる
ので、異常判定回路２０の出力C8はマイコンの
異常時と同様に変化せず交流波形ではなくなる。
また第２遅延回路２４の故障時には、第2EOR
回路２５の出力C7が立ち上がらず、第2F・Ｆ回
路２６はトリガされない。このため、第1F・Ｆ
回路２３は正常にトリガされるにも拘わらずその
出力変化はなく、従つて異常判定回路２０の出力
C8は交流波形ではなくなる。
回路２５の出力C7が立ち上がらず、第2F・Ｆ回
路２６はトリガされない。このため、第1F・Ｆ
回路２３は正常にトリガされるにも拘わらずその
出力変化はなく、従つて異常判定回路２０の出力
C8は交流波形ではなくなる。
次に第1EOR回路２２又は第2EOR回路２５が
故障した場合には、第１及び第2F・Ｆ回路２３，
２６がトリガされなくなるので、やはり異常判定
回路２０の出力C8は交流波形ではなくなる。ま
た、第１又は第2F・Ｆ回路２３又は２６の出力
側が故障して出力が変化しなくなつたときは、言
うまでもなくやはり異常判定回路２０の出力C8
は交流波形ではなくなる。
故障した場合には、第１及び第2F・Ｆ回路２３，
２６がトリガされなくなるので、やはり異常判定
回路２０の出力C8は交流波形ではなくなる。ま
た、第１又は第2F・Ｆ回路２３又は２６の出力
側が故障して出力が変化しなくなつたときは、言
うまでもなくやはり異常判定回路２０の出力C8
は交流波形ではなくなる。
そして、以上述べた異常判定回路２０，２０′
の動作に基づく出力信号は駆動回路３０へ出力さ
れる。この駆動回路３０は、前述した正常時に出
力されるパルス信号のときのみ増巾作用を行う交
流増巾回路で構成されている。尚、異常判定用出
力として、C8と8′又は8とC8′と組み合わせにす
ることもでき、この場合には交流増巾回路を互い
に反転した逆位相のパルス信号のときのみ増巾作
用を行うものを用いればよい。
の動作に基づく出力信号は駆動回路３０へ出力さ
れる。この駆動回路３０は、前述した正常時に出
力されるパルス信号のときのみ増巾作用を行う交
流増巾回路で構成されている。尚、異常判定用出
力として、C8と8′又は8とC8′と組み合わせにす
ることもでき、この場合には交流増巾回路を互い
に反転した逆位相のパルス信号のときのみ増巾作
用を行うものを用いればよい。
そして、正常時のみリレー３を励磁してその接
点を閉状態に保持しマイコン１，２への通電が可
能となり、異常時には、リレー３が消磁されてそ
の接点が開放されるためマイコン１，２への通電
が遮断されマイコン１，２を不動作状態とする。
尚、初期状態では、電源スイツチ５のオン動作に
同期して出力される第2F・Ｆ回路２６，２６′へ
のセツト信号Ｓによる各第2F・Ｆ回路２６，２
６′の出力に基づいてリレー３が励磁されて接点
が閉成しマイコン１，２への通電が行われ正常で
あれば継続される。
点を閉状態に保持しマイコン１，２への通電が可
能となり、異常時には、リレー３が消磁されてそ
の接点が開放されるためマイコン１，２への通電
が遮断されマイコン１，２を不動作状態とする。
尚、初期状態では、電源スイツチ５のオン動作に
同期して出力される第2F・Ｆ回路２６，２６′へ
のセツト信号Ｓによる各第2F・Ｆ回路２６，２
６′の出力に基づいてリレー３が励磁されて接点
が閉成しマイコン１，２への通電が行われ正常で
あれば継続される。
従つて、マイコン１，２及び異常判定回路２
０，２０′の異常時には、これを記憶保持し確実
にマイコン１，２の動作を停止状態に保持でき、
マイコン１，２の暴走を防止することができる。
０，２０′の異常時には、これを記憶保持し確実
にマイコン１，２の動作を停止状態に保持でき、
マイコン１，２の暴走を防止することができる。
尚、本実施例では、マイコンの異常検出の例を
示したが、これに限らず、互いに同期してパルス
信号を出力する他の制御装置の異常検出にも適用
できることは言うまでもない。また、異常時にマ
イコンの動作を停止させる構成は本実施例に限定
するものではなく、マイコンへの電力供給及びマ
イコンの出力部への電力供給を停止させる構成で
あればよい。
示したが、これに限らず、互いに同期してパルス
信号を出力する他の制御装置の異常検出にも適用
できることは言うまでもない。また、異常時にマ
イコンの動作を停止させる構成は本実施例に限定
するものではなく、マイコンへの電力供給及びマ
イコンの出力部への電力供給を停止させる構成で
あればよい。
＜発明の効果＞
以上述べたように本発明によれば、マイコンの
異常発生時にはその異常発生状態に応じて少なく
ともどちらか一方の異常判定回路がこれを検出か
つ記憶して例えばマイコンへの電力供給を停止す
る構成としたので、異常時にはマイコンの動作を
確実に停止し、かつその状態を記憶するため、マ
イコンの暴走をより一層確実に防止することがで
きる。また、異常判定回路自身の故障時にもマイ
コンの動作を停止するので、安全性が格段に優れ
たものとなる。
異常発生時にはその異常発生状態に応じて少なく
ともどちらか一方の異常判定回路がこれを検出か
つ記憶して例えばマイコンへの電力供給を停止す
る構成としたので、異常時にはマイコンの動作を
確実に停止し、かつその状態を記憶するため、マ
イコンの暴走をより一層確実に防止することがで
きる。また、異常判定回路自身の故障時にもマイ
コンの動作を停止するので、安全性が格段に優れ
たものとなる。
第１図は本発明の一実施例の要部回路図、第２
図は同上実施例の全体ブロツク図、第３図〜第６
図は同上実施例の動作を説明するためのタイムチ
ヤートで、第３図は正常時、第４図〜第６図は異
常発生時の一例を示すものである。 １，２……マイコン、３……リレー、４……電
源、１０……信号形成回路、２０，２０′……異
常判定回路、２１，２１′……第１遅延回路、２
２，２２′……第1EOR回路、２３，２３′……第
1F・Ｆ回路、２４，２４′……第２遅延回路、２
５，２５′……第2EOR回路、２６，２６′……第
2F・Ｆ回路、３０……駆動回路。
図は同上実施例の全体ブロツク図、第３図〜第６
図は同上実施例の動作を説明するためのタイムチ
ヤートで、第３図は正常時、第４図〜第６図は異
常発生時の一例を示すものである。 １，２……マイコン、３……リレー、４……電
源、１０……信号形成回路、２０，２０′……異
常判定回路、２１，２１′……第１遅延回路、２
２，２２′……第1EOR回路、２３，２３′……第
1F・Ｆ回路、２４，２４′……第２遅延回路、２
５，２５′……第2EOR回路、２６，２６′……第
2F・Ｆ回路、３０……駆動回路。
Claims (1)
- １ 同一の入力データに対して互いに同期して同
一の処理動作を行い同一の１又は０のデータ信号
を出力する一対のマイクロコンピユータからの前
記データ信号に基づいてマイクロコンピユータの
異常を検出する異常検出装置において、各マイク
ロコンピユータから互いに異なるデータ信号が入
力する異常モード時に出力レベルが相反する１と
０になる一対の異常検出用信号を形成し出力する
信号形成回路と、前記信号形成回路からの一対の
異常検出用信号に基づいて前記データ信号が異常
か否かをそれぞれ判定すると共に異常時にその異
常判定を記憶保持する同一の回路構成である一対
の異常判定回路とを備え、前記各異常判定回路
は、前記信号形成回路からの一対の異常検出用信
号の一方を直接入力し他方を第１遅延回路を介し
て入力し両入力信号が互いに相反する出力レベル
のとき出力する第１論理回路と、該第１論理回路
の出力をトリガ信号として入力信号を記憶保持し
これを出力する第１記憶回路と、該第１記憶回路
の出力を直接及び第２遅延回路を介してそれぞれ
入力し両入力信号が互いに相反する出力レベルの
とき出力する第２論理回路と、第２論理回路の出
力をトリガ信号として入力信号を記憶保持しこれ
を出力する第２記憶回路とを有し、第２記憶回路
の出力を第１記憶回路に入力すると共に第１論理
回路に直接入力する信号形成回路の一方の異常検
出用信号を第２記憶回路に入力する一方、第１及
び第２記憶回路のどちらか一方の出力を異常判定
出力とする回路構成であり、前記信号形成回路の
一対の信号出力端に対する各異常判定回路の一対
の入力端の接続を逆接続する構成とし、前記信号
形成回路からの一対の異常検出用信号の出力レベ
ルが相反するデータ信号の異常モードに対して前
記一対の異常判定回路のうち少なくとも一方の異
常判定出力が直流となる構成としたことを特徴と
するマイクロコンピユータの異常検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60041197A JPS61201342A (ja) | 1985-03-04 | 1985-03-04 | マイクロコンピュ−タの異常検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60041197A JPS61201342A (ja) | 1985-03-04 | 1985-03-04 | マイクロコンピュ−タの異常検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61201342A JPS61201342A (ja) | 1986-09-06 |
| JPH0411891B2 true JPH0411891B2 (ja) | 1992-03-02 |
Family
ID=12601692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60041197A Granted JPS61201342A (ja) | 1985-03-04 | 1985-03-04 | マイクロコンピュ−タの異常検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61201342A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1982001831A1 (en) * | 1980-11-29 | 1982-06-10 | Tadashi Ii | Tornado generating nozzle and apparatus |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH079601B2 (ja) * | 1988-04-25 | 1995-02-01 | リンナイ株式会社 | 制御装置の安全装置 |
| JP6038706B2 (ja) * | 2013-03-29 | 2016-12-07 | 大同信号株式会社 | 二線式検査回路搭載ｆｐｇａ |
| JPWO2015075783A1 (ja) * | 2013-11-20 | 2017-03-16 | 株式会社日立製作所 | 論理集積回路及びこれを用いた論理回路，比較器，高信頼性システム |
-
1985
- 1985-03-04 JP JP60041197A patent/JPS61201342A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1982001831A1 (en) * | 1980-11-29 | 1982-06-10 | Tadashi Ii | Tornado generating nozzle and apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61201342A (ja) | 1986-09-06 |
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