JPS61201342A - マイクロコンピュ−タの異常検出装置 - Google Patents
マイクロコンピュ−タの異常検出装置Info
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- JPS61201342A JPS61201342A JP60041197A JP4119785A JPS61201342A JP S61201342 A JPS61201342 A JP S61201342A JP 60041197 A JP60041197 A JP 60041197A JP 4119785 A JP4119785 A JP 4119785A JP S61201342 A JPS61201342 A JP S61201342A
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
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- G—PHYSICS
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は特にマイクロコンピュータの異常検出装置に関
する。
する。
（従来の技術）
近年では各種の制御装置としてマイクロコンピュータ（
以下マイコンとする）が広く使用されている。この場合
、マイコンに異常が生じるとマイコンが暴走して正常な
制御が行えなくなるので、通常その安全対策としてマイ
コンの異常を検出するための装置が設けられている。
以下マイコンとする）が広く使用されている。この場合
、マイコンに異常が生じるとマイコンが暴走して正常な
制御が行えなくなるので、通常その安全対策としてマイ
コンの異常を検出するための装置が設けられている。
従来のかかる異常検出装置としては、マイコンのデータ
バスのデータ信号に基づいて異常検出用信号を取り出し
、かかる異常検出用信号をマイコン自身が読み込んで異
常か否かを判定し異常検出を行うようにしている。
バスのデータ信号に基づいて異常検出用信号を取り出し
、かかる異常検出用信号をマイコン自身が読み込んで異
常か否かを判定し異常検出を行うようにしている。
（発明が解決しようとする問題点）
ところが、このようにマイコン自身で異常検出を行うも
のでは、マイコンの異常時にその異常検出機能自体も異
常になる恐れがあるため正確に検出が行えず、マイコン
の暴走を確実に防止できるとは限らず確実性の点で問題
があった。
のでは、マイコンの異常時にその異常検出機能自体も異
常になる恐れがあるため正確に検出が行えず、マイコン
の暴走を確実に防止できるとは限らず確実性の点で問題
があった。
そこで、本発明は上記の実情に鑑みてなされたもので、
マイコンの異常を正確に検出して暴走を確実に防止でき
る異常検出装置を提供することを目的とする。
マイコンの異常を正確に検出して暴走を確実に防止でき
る異常検出装置を提供することを目的とする。
（問題点を解決するための手段〉
このため本発明は、マイコンのデータ信号に基づいて一
対の異常判定用信号を形成する信号形成回路と、該信号
形成回路からの信号を入力して前記データ信号が異常か
否かを判定し異常時にはこれを記憶保持すると共に自己
の異常時にも異常判定信号を出力する一対の異常判定回
路とを設けた。
対の異常判定用信号を形成する信号形成回路と、該信号
形成回路からの信号を入力して前記データ信号が異常か
否かを判定し異常時にはこれを記憶保持すると共に自己
の異常時にも異常判定信号を出力する一対の異常判定回
路とを設けた。
そして、信号形成回路の一対の出力端に対して各異常判
定回路の一対の入力端の接続を逆に接続し、データ信号
の各異常モードに対して少な（ともどちらか一方の判定
回路が異常検出できるように構成した。
定回路の一対の入力端の接続を逆に接続し、データ信号
の各異常モードに対して少な（ともどちらか一方の判定
回路が異常検出できるように構成した。
く作用）
これにより、あらゆるデータ信号の異常モードに対して
異常検出ができ、マイコン異常時には、異常判定回路が
これを検出して例えばマイコンへの電力供給を停止する
回路に出力し、マイコンを不動作状態にしてマイコンの
暴走を確実に防止する。またミ異常判定回路内部に故障
が生じたときには、異常判定回路自身によってこれを検
出し、前述と同様にしてマイコンの動作を停止するよう
になっている。
異常検出ができ、マイコン異常時には、異常判定回路が
これを検出して例えばマイコンへの電力供給を停止する
回路に出力し、マイコンを不動作状態にしてマイコンの
暴走を確実に防止する。またミ異常判定回路内部に故障
が生じたときには、異常判定回路自身によってこれを検
出し、前述と同様にしてマイコンの動作を停止するよう
になっている。
（実施例〉
以下本発明の一実施例を図面に基づいて説明する。
第１図は本実施例の要部回路図で、第２図は本実施例の
構成を示すブロック図である。
構成を示すブロック図である。
まず、第２図に基づいて本実施例の概略構成を説明する
。
。
図において、１．２はそれぞれ例えば８ビツトのデータ
バスａ０〜ａ９＋ｂ＠〜ｂ、を有するマイコンで、互い
に同期してａ、とｔ）Ｉｓａｌ とｂｌ、・・・ａ？と
ｂ？がそれぞれ同一のデータ信号を出力するようになっ
ている。１０は前記各マイコン１゜２のデータバスａ・
〜ａ？＋ｋ）＠〜ｂ１からのデータ信号を入力して異常
検出用信号を形成する信号形成回路で、マイコン１．２
から入力される１６個のデータ信号から一対の異常検出
用信号をその出力端ＯＵ Ｔ １． ＯＵ Ｔ ！から
出力する。 ２０．２０°は前記信号形成回路１０から
の一対の異常検出用信号に基づいてマイコン１．２が異
常か否かを判定し、異常時にはこれを記憶保持すると共
に異常判定信号を出力する一対の異常判定回路である。
バスａ０〜ａ９＋ｂ＠〜ｂ、を有するマイコンで、互い
に同期してａ、とｔ）Ｉｓａｌ とｂｌ、・・・ａ？と
ｂ？がそれぞれ同一のデータ信号を出力するようになっ
ている。１０は前記各マイコン１゜２のデータバスａ・
〜ａ？＋ｋ）＠〜ｂ１からのデータ信号を入力して異常
検出用信号を形成する信号形成回路で、マイコン１．２
から入力される１６個のデータ信号から一対の異常検出
用信号をその出力端ＯＵ Ｔ １． ＯＵ Ｔ ！から
出力する。 ２０．２０°は前記信号形成回路１０から
の一対の異常検出用信号に基づいてマイコン１．２が異
常か否かを判定し、異常時にはこれを記憶保持すると共
に異常判定信号を出力する一対の異常判定回路である。
また、これら異常判定信号知、 ２０’ は自己の異常
時にも異常判定信号を出力する。そして、これら異常判
定回路２０．２０°の一対の各入力端Ｉ Ｎ＋、ＩＮｔ
は信号形成回路１０の出力端０ＵＴ１．ＯＵＴ！に対し
て逆に接続されている。３０は前記異常判定信号が出力
されたとき各マイコン１．２への通電回路に介装された
リレー３を開作動する駆動回路であり、この駆動回路３
０とリレー３によって電力供給停止手段を構成している
。尚、４は電源、５はマイコン１．２の電源スィッチで
ある。
時にも異常判定信号を出力する。そして、これら異常判
定回路２０．２０°の一対の各入力端Ｉ Ｎ＋、ＩＮｔ
は信号形成回路１０の出力端０ＵＴ１．ＯＵＴ！に対し
て逆に接続されている。３０は前記異常判定信号が出力
されたとき各マイコン１．２への通電回路に介装された
リレー３を開作動する駆動回路であり、この駆動回路３
０とリレー３によって電力供給停止手段を構成している
。尚、４は電源、５はマイコン１．２の電源スィッチで
ある。
次に第１図に基づいて信号形成回路及び異常判定回路の
構成を詳述する。
構成を詳述する。
まず、信号形成回路１０は同一の構成からなる７つの比
較回路１１〜１７及びインバータＤ１．Ｄ！、１８から
なる、そして、前記比較回路１１〜１７の構成は、比較
回路１１を例にとって説明すると、４つのＡＮＤ回路回
路−Ａ４と２つのＯＲ回回路 ＋ 、Ｂ ＊からなり、
ＡＮＤ回路回路−＝ Ａ ａにはマイコンｌのデータバ
スａ・＋ａｌからのデータ信号とマイコン２のデータバ
スｂ、、ｂ、からのデータ信号の反転信号が所定の組み
合わせでそれぞれ２つ入力しており、ＡＮＤ回路回路−
Ａ３の出力はＯＲ回回路。
較回路１１〜１７及びインバータＤ１．Ｄ！、１８から
なる、そして、前記比較回路１１〜１７の構成は、比較
回路１１を例にとって説明すると、４つのＡＮＤ回路回
路−Ａ４と２つのＯＲ回回路 ＋ 、Ｂ ＊からなり、
ＡＮＤ回路回路−＝ Ａ ａにはマイコンｌのデータバ
スａ・＋ａｌからのデータ信号とマイコン２のデータバ
スｂ、、ｂ、からのデータ信号の反転信号が所定の組み
合わせでそれぞれ２つ入力しており、ＡＮＤ回路回路−
Ａ３の出力はＯＲ回回路。
に入力し、ＡＮＤ回路回路−Ａ、の出力はＯＲ回路Ｂｔ
に入力する。尚、マイコン２のデータ信号はインバータ
ＤＩとＤ！によってそれぞれ反転し所定のＡＮＤ回路に
入力する。そして、比較回路１１、１２の出力は次段の
比較回路１５に、また比較回路１３．１４の出力は比較
回路１６にそれぞれ入力し、更に比較回路１５．１６の
出力は比較回路１７に入力し、比較回路１７の出力の一
方がインバータ１８に入力するよう構成され、マイコン
１．２からの１６個のデータ信号から最終的には２つの
一対の異常検出信号を作り出している。この一対の異常
検出信号は、比較回路１７からの出力が互いに反転した
信号であり、一方の出力をインバータ１８で反転するこ
とにより同一波形の信号として各異常判定回路２０．２
０’へ入力される。
に入力する。尚、マイコン２のデータ信号はインバータ
ＤＩとＤ！によってそれぞれ反転し所定のＡＮＤ回路に
入力する。そして、比較回路１１、１２の出力は次段の
比較回路１５に、また比較回路１３．１４の出力は比較
回路１６にそれぞれ入力し、更に比較回路１５．１６の
出力は比較回路１７に入力し、比較回路１７の出力の一
方がインバータ１８に入力するよう構成され、マイコン
１．２からの１６個のデータ信号から最終的には２つの
一対の異常検出信号を作り出している。この一対の異常
検出信号は、比較回路１７からの出力が互いに反転した
信号であり、一方の出力をインバータ１８で反転するこ
とにより同一波形の信号として各異常判定回路２０．２
０’へ入力される。
次に異常判定回路の構成を説明する。
本実施例の各異常判定回路２０．２０°は同一の回路構
成になっている。即ち、信号形成回路１０から出力され
る一対の異常検出用信号の一方を入力端ＩＮ、を介して
入力し遅延させる第１遅延回路２１，２１゜と、前記一
対の異常検出信号を入力端ＩＮ＋を介して直接及び前記
第１遅延回路２１．２１°を介して遅延してそれぞれ入
力し、両入力信号が互いに相反する出力レベルのとき出
力する第１ ＥｘｃｌｕｓｉｖｅＯＲ回路（以下第１Ｅ
ＯＲ回路とする） ２２．２２°と、第１ＥＯＲ回路２
２．２２°の出力をトリガ信号として入力信号を記憶保
持しこれを出力する第１７リツプフロフプ回路（以下第
１Ｆ−Ｆ回路とする）２３．２３”と、後述する第２
Ｅｘｃｌｕｓｉｖｅ ＯＲ回路（以下第２ＥＯＲ回路
とする） ２５．２５’に入力する第１Ｆ−Ｆ回路２３
．２３°の出力の一方を遅延させる第２遅延回路２４．
２４’と、第１Ｆ−Ｆ回路２３．２３’の出力を直接及
び第２遅延回路２４．２４°を介してそれぞれ入力し両
入力信号が互いに相反する出力レベルのとき出力する前
述の第２ＥＯＲ回路２５．２５’と、第２２ＯＲ回路２
５．２５”の出力をトリガ信号として入力信号を記憶保
持しこれを出力する第２７リツプフロフブ回路（以下第
２Ｆ−Ｆ回路とする） ２６．２６°とを有し、第２Ｆ
−Ｆ回路２６．２６”の出力を第１Ｆ−Ｆ回路２３．２
３’ に入力し、第１ ＥＯＲ回路２２．２２°に直接
入力する異常検出信号を、第２Ｆ −ＦＩ回路２６．２
６’に入力し、かつそれぞれの第２Ｆ−Ｆ回路２６．２
６’の各出力を異常判定信号として駆動回路３０へ出力
する構成である。
成になっている。即ち、信号形成回路１０から出力され
る一対の異常検出用信号の一方を入力端ＩＮ、を介して
入力し遅延させる第１遅延回路２１，２１゜と、前記一
対の異常検出信号を入力端ＩＮ＋を介して直接及び前記
第１遅延回路２１．２１°を介して遅延してそれぞれ入
力し、両入力信号が互いに相反する出力レベルのとき出
力する第１ ＥｘｃｌｕｓｉｖｅＯＲ回路（以下第１Ｅ
ＯＲ回路とする） ２２．２２°と、第１ＥＯＲ回路２
２．２２°の出力をトリガ信号として入力信号を記憶保
持しこれを出力する第１７リツプフロフプ回路（以下第
１Ｆ−Ｆ回路とする）２３．２３”と、後述する第２
Ｅｘｃｌｕｓｉｖｅ ＯＲ回路（以下第２ＥＯＲ回路
とする） ２５．２５’に入力する第１Ｆ−Ｆ回路２３
．２３°の出力の一方を遅延させる第２遅延回路２４．
２４’と、第１Ｆ−Ｆ回路２３．２３’の出力を直接及
び第２遅延回路２４．２４°を介してそれぞれ入力し両
入力信号が互いに相反する出力レベルのとき出力する前
述の第２ＥＯＲ回路２５．２５’と、第２２ＯＲ回路２
５．２５”の出力をトリガ信号として入力信号を記憶保
持しこれを出力する第２７リツプフロフブ回路（以下第
２Ｆ−Ｆ回路とする） ２６．２６°とを有し、第２Ｆ
−Ｆ回路２６．２６”の出力を第１Ｆ−Ｆ回路２３．２
３’ に入力し、第１ ＥＯＲ回路２２．２２°に直接
入力する異常検出信号を、第２Ｆ −ＦＩ回路２６．２
６’に入力し、かつそれぞれの第２Ｆ−Ｆ回路２６．２
６’の各出力を異常判定信号として駆動回路３０へ出力
する構成である。
尚、第１Ｆ−Ｆ回路２３．２３°は初期状態ではセット
信号Ｓの入力によってセントされ出力が“ｌ。
信号Ｓの入力によってセントされ出力が“ｌ。
となり、また第２Ｆ−Ｆ回路２６．２６”はリセット信
号Ｒの入力によってリセットされ出力が０°となるよう
にしである。
号Ｒの入力によってリセットされ出力が０°となるよう
にしである。
次に第３図及び第４図のタイムチャートを参照しながら
作用を説明する。
作用を説明する。
まず、マイコン１．２が正常な場合の信号形成回路１０
の動作について説明する。マイコン１．２が正常のとき
には、マイコン１．２とが同期しており、データパスコ
・とｂｅ、・−′ａｙとす、は〜同一のデータ信号が出
力される。
の動作について説明する。マイコン１．２が正常のとき
には、マイコン１．２とが同期しており、データパスコ
・とｂｅ、・−′ａｙとす、は〜同一のデータ信号が出
力される。
例えば＠０ｗｍ’ｊ；）、−“１１で１ 、 ｍ ｂ、
ａｍ ” Ｑ ”のデータ信号が出力されたとすると
、比較回路１１のＡＮＤ回ＩＩ Ａ ｌ〜Ａ４の出力は
それぞれ′１１゜“０” ＩＩ Ｑ １１．“０”とな
る、従って、ＯＲ回回路、の出力は“１°となりＯＲ回
回路、の出力は′Ｏ”となる、このようにして、正常時
には比較回路１１の２つの出力は互いに反転した出力と
なる。これは、各比較回路１２〜１７でも同様であり比
較口！ｓ１７の一方の出力がインバータ１８で反転され
るので、従って、マイコン１．２が正常な場合には、信
号形成回路１０の出力端０ＵＴ１．ＯＵＴ！から出力さ
れる２つの異常検出用信号は、同一の“１°又は′０１
の信号が出力されることになる。
ａｍ ” Ｑ ”のデータ信号が出力されたとすると
、比較回路１１のＡＮＤ回ＩＩ Ａ ｌ〜Ａ４の出力は
それぞれ′１１゜“０” ＩＩ Ｑ １１．“０”とな
る、従って、ＯＲ回回路、の出力は“１°となりＯＲ回
回路、の出力は′Ｏ”となる、このようにして、正常時
には比較回路１１の２つの出力は互いに反転した出力と
なる。これは、各比較回路１２〜１７でも同様であり比
較口！ｓ１７の一方の出力がインバータ１８で反転され
るので、従って、マイコン１．２が正常な場合には、信
号形成回路１０の出力端０ＵＴ１．ＯＵＴ！から出力さ
れる２つの異常検出用信号は、同一の“１°又は′０１
の信号が出力されることになる。
次にマイコン１．２の正常時における異常判定回路２０
の動作を第３図のタイムチャートに従って説明する。
の動作を第３図のタイムチャートに従って説明する。
今、信号形成回路１００２つの出力をそれぞれＣＩ。
Ｃ□とする。そして、Ｃ１とＣ！から第３図に示す如く
同一のパルス信号が出力されると、Ｃ，、Ｃ。
同一のパルス信号が出力されると、Ｃ，、Ｃ。
の出力は共に第１ＥＯＲ回路２２に入力するが、Ｃ９の
方は直接入力し、Ｃｔの方は第１遅延回路２１を介して
第３図示の如＜ｔｉ時間遅延されて入力する（第３図Ｃ
１参照）、従って、第１ ＥＯＲ回路２２の出力は第３
図中のＣ１の如くなり出力Ｃ１が変化したとき立ち上が
る。この第１ ＥＯＲ回路２２の出力は第１Ｆ−Ｆ回路
２３に入力し、第１Ｆ−Ｆ回路２３は前記第１ＥＯＲ回
路２２の出力が“１”のときトリガされそのとき入力す
る第２Ｆ−Ｆ回路２６の出力を記憶保持すると共にこれ
を出力する。
方は直接入力し、Ｃｔの方は第１遅延回路２１を介して
第３図示の如＜ｔｉ時間遅延されて入力する（第３図Ｃ
１参照）、従って、第１ ＥＯＲ回路２２の出力は第３
図中のＣ１の如くなり出力Ｃ１が変化したとき立ち上が
る。この第１ ＥＯＲ回路２２の出力は第１Ｆ−Ｆ回路
２３に入力し、第１Ｆ−Ｆ回路２３は前記第１ＥＯＲ回
路２２の出力が“１”のときトリガされそのとき入力す
る第２Ｆ−Ｆ回路２６の出力を記憶保持すると共にこれ
を出力する。
そして、第１Ｆ−Ｆ回路２３は初期状態では、セント信
号Ｓによって出力ＣＳが“１°で、第２Ｆ・Ｆ回路２６
はリセット信号Ｒによって出力Ｃ１は“０″になってい
るので、第１Ｆ−Ｆ回路２３は、第１ＥＯＲ回路２２の
最初のトリガ信号で第２Ｆ−Ｆ回Ｂ２６の出力Ｃ１の“
０１を記憶保持すると共にその出力が′１１から“０１
になる（第３図Ｃｓ参照）。
号Ｓによって出力ＣＳが“１°で、第２Ｆ・Ｆ回路２６
はリセット信号Ｒによって出力Ｃ１は“０″になってい
るので、第１Ｆ−Ｆ回路２３は、第１ＥＯＲ回路２２の
最初のトリガ信号で第２Ｆ−Ｆ回Ｂ２６の出力Ｃ１の“
０１を記憶保持すると共にその出力が′１１から“０１
になる（第３図Ｃｓ参照）。
次に、第１Ｆ−Ｆ回路２３の出力Ｃｓは第２ＥＯＲ回路
２５に直接及び第２遅延回路２４を介してｔ！時間遅延
されて入力する（第３図中Ｃ１参照）。
２５に直接及び第２遅延回路２４を介してｔ！時間遅延
されて入力する（第３図中Ｃ１参照）。
従うで、第２ＥＯＲ回路２５の出力Ｃｑは第３図示のよ
うになり、第１Ｆ−Ｆ回路２３の出力Ｃ％が変化したと
きに立ち上がり第２Ｆ−Ｆ回路２６をトリガする。そし
て、第２Ｆ−Ｆ回路２６は前記トリガ信号によって、入
力する信号形成回路ｌＯの一方の出力ＣＩの“１°を記
憶保持すると共にこれを出力するので、その出力Ｃ１は
“Ｏｏから“１′″に変化する。
うになり、第１Ｆ−Ｆ回路２３の出力Ｃ％が変化したと
きに立ち上がり第２Ｆ−Ｆ回路２６をトリガする。そし
て、第２Ｆ−Ｆ回路２６は前記トリガ信号によって、入
力する信号形成回路ｌＯの一方の出力ＣＩの“１°を記
憶保持すると共にこれを出力するので、その出力Ｃ１は
“Ｏｏから“１′″に変化する。
以上のような動作によって、信号形成回路１０の出力Ｃ
，，Ｃ，が正常に同一のパルス信号を出力している場合
には、異常判定回路２０の各回路からの出力タイムチャ
ートは第３図のようになり、異常判定回路２０の出力、
即ち第１及び第２Ｆ−Ｆ回路２３、２６の出力Ｃｓ、Ｃ
ｓは互いに反転した同位相のパルス信号となる。
，，Ｃ，が正常に同一のパルス信号を出力している場合
には、異常判定回路２０の各回路からの出力タイムチャ
ートは第３図のようになり、異常判定回路２０の出力、
即ち第１及び第２Ｆ−Ｆ回路２３、２６の出力Ｃｓ、Ｃ
ｓは互いに反転した同位相のパルス信号となる。
一方、他方の異常判定回路２０”の動作は前述の異常判
定回路２０と略同様であるので詳細な説明は省略する。
定回路２０と略同様であるので詳細な説明は省略する。
そして、異常判定回路２０′ の各出力ＣＩ’〜Ｃ−°
（第１図参照）のタイムチャートは第３図と同じとなり
、やはり出力Ｃ，ＩとＣ，Ｉは互いに反転した同位相の
パルス信号となる。尚、異常判定回路２０゛では、信号
形成回路１０の出力Ｃｒ、Ｃｔが異常判定回路２０とは
逆に入力しているので、第１ＥＯＲ回路２２°の出力Ｃ
オ°は出力Ｃ８°が変化したときに立ち上がることにな
る。
（第１図参照）のタイムチャートは第３図と同じとなり
、やはり出力Ｃ，ＩとＣ，Ｉは互いに反転した同位相の
パルス信号となる。尚、異常判定回路２０゛では、信号
形成回路１０の出力Ｃｒ、Ｃｔが異常判定回路２０とは
逆に入力しているので、第１ＥＯＲ回路２２°の出力Ｃ
オ°は出力Ｃ８°が変化したときに立ち上がることにな
る。
次にマイコン１又は２に異常が生じた場合について説明
する。
する。
例えばマイコン２に異常が生じデータバスｂ・〜ｂ、０
１つ例えばｂゆのデータ信号が＠１゛のところがｍ Ｏ
ｓを出力したとする。すると、ａ。
１つ例えばｂゆのデータ信号が＠１゛のところがｍ Ｏ
ｓを出力したとする。すると、ａ。
−１″、ｂ、 ｍ ” Ｑ ”でＢ 、 Ｗ ｂ、 ｓ
＋ｗ ” Ｑ ”の場合に、４つのＡＮＤ回路Ａ、〜Ａ
４の出力は、１１１１１、ＩＩＱ” ＩＩ Ｑ Ｉｌ、
“ｌｏとなり、ＯＲ回路Ｂ＋、Ｂｘの出力が共に“１″
となる。このようにマイコン１又は２に異常が発生する
と、異常のデータ信号が入力する比較回路の２つの出力
は共に同じになり、従って、信号形成回路１０の出力Ｃ
Ｉ。
＋ｗ ” Ｑ ”の場合に、４つのＡＮＤ回路Ａ、〜Ａ
４の出力は、１１１１１、ＩＩＱ” ＩＩ Ｑ Ｉｌ、
“ｌｏとなり、ＯＲ回路Ｂ＋、Ｂｘの出力が共に“１″
となる。このようにマイコン１又は２に異常が発生する
と、異常のデータ信号が入力する比較回路の２つの出力
は共に同じになり、従って、信号形成回路１０の出力Ｃ
Ｉ。
・Ｃ８が反転する。
今、第４図に示す如く出力Ｃ１に一度だけ異常信号が発
生し、出力Ｃｔが立ち下がらずそのまま“１”の信号が
出力されたとする。この場合に、異常判定回路２０につ
いて説明すると、正常であれば、出力Ｃ１の立ち下がり
信号で第１ＥＯＲ回路２２からトリガ信号が出力される
ところが、この場合には、第１遅延回路２１からの出力
Ｃ−の立ち下がり信号で第１ＥＯＲ回路２２の出力Ｃ１
が“１“となり第１Ｆ−Ｆ回路２３ヘトリガ信号を出力
することになる。このとき、第１Ｆ−Ｆ回路２３は第２
Ｆ−Ｆ回路２６の出力Ｃ１の“１°を記憶保持し、かつ
、出力する。そして、第２ＥＯＲ回路２５は第１Ｆ−Ｆ
回路２３の出力Ｃ２が１０°から“１″に変化した時点
でその出力Ｃ７が“１１となり、第２Ｆ−Ｆ回路２６を
トリガする。この時点では出力Ｃ＋は“１１であり、従
って第２Ｆ−Ｆ回路２６は１１１を記憶保持すると共に
その出力Ｃ６が＠１゜のままとなる。
生し、出力Ｃｔが立ち下がらずそのまま“１”の信号が
出力されたとする。この場合に、異常判定回路２０につ
いて説明すると、正常であれば、出力Ｃ１の立ち下がり
信号で第１ＥＯＲ回路２２からトリガ信号が出力される
ところが、この場合には、第１遅延回路２１からの出力
Ｃ−の立ち下がり信号で第１ＥＯＲ回路２２の出力Ｃ１
が“１“となり第１Ｆ−Ｆ回路２３ヘトリガ信号を出力
することになる。このとき、第１Ｆ−Ｆ回路２３は第２
Ｆ−Ｆ回路２６の出力Ｃ１の“１°を記憶保持し、かつ
、出力する。そして、第２ＥＯＲ回路２５は第１Ｆ−Ｆ
回路２３の出力Ｃ２が１０°から“１″に変化した時点
でその出力Ｃ７が“１１となり、第２Ｆ−Ｆ回路２６を
トリガする。この時点では出力Ｃ＋は“１１であり、従
って第２Ｆ−Ｆ回路２６は１１１を記憶保持すると共に
その出力Ｃ６が＠１゜のままとなる。
そして、その後再びマイコン２が正常に戻り、出力Ｃ１
が正常に復帰したとすると、出力Ｃ３が立ち上がった時
点で第１ＥＯＲ回路２２の出力Ｃ４が１１′となり、第
１Ｆ−Ｆ回路２３がトリガされ、そのときの入力を記憶
保持することとなり、その出力Ｃ３は１１”のままとな
るので、第２Ｆ−Ｆ回路２６へのトリガパルスが出力さ
れず、第２Ｆ・Ｆ回路２６の出力Ｃ１は変化せず“１″
のままとなる。
が正常に復帰したとすると、出力Ｃ３が立ち上がった時
点で第１ＥＯＲ回路２２の出力Ｃ４が１１′となり、第
１Ｆ−Ｆ回路２３がトリガされ、そのときの入力を記憶
保持することとなり、その出力Ｃ３は１１”のままとな
るので、第２Ｆ−Ｆ回路２６へのトリガパルスが出力さ
れず、第２Ｆ・Ｆ回路２６の出力Ｃ１は変化せず“１″
のままとなる。
このため、次に第１Ｆ−Ｆ回路２３がトリガされてもそ
の出力ＣＳは１１のまま変化しないことになる。
の出力ＣＳは１１のまま変化しないことになる。
このような動作によって、少なくともマイコン１又は２
が異常のときには、異常判定回路２０の出力Ｃｓ及びＣ
１は正常時（第３図参照）のようなパルス信号にはなら
ず、同レベルの直流信号になってしまう。
が異常のときには、異常判定回路２０の出力Ｃｓ及びＣ
１は正常時（第３図参照）のようなパルス信号にはなら
ず、同レベルの直流信号になってしまう。
ところが、例えば第５図のような異常モードの場合には
、異常判定回路２０では判定できなくなる。
、異常判定回路２０では判定できなくなる。
即ち、異常発生直前のＣ，、Ｃ冨の出力状態が“０”で
異常発生時のＣＩ、Ｃｔの出力状態が°１１と“０”に
なるような場合である。
異常発生時のＣＩ、Ｃｔの出力状態が°１１と“０”に
なるような場合である。
このときの異常判定回路２０の動作について説明すると
、第１ＥＯＲ回路２２の出力は、出力ＣＩとＣ！が互い
に反転した出力になった時点で１１”となり、第１Ｆ−
Ｆ回路２３がトリガされ、第２Ｆ・Ｆ回路２６の出力“
Ｏｏを記憶保持し、かつ、出力する。そして、第２ＥＯ
Ｒ回路２５は第１Ｆ−Ｆ回路２３の出力ＣＳが“ｌ”か
ら“Ｏ”に変化した時点でその出力Ｃ１が“１”となり
、第２Ｆ−Ｆ回路２６をトリガし、第２Ｆ−Ｆ回路２６
はＣＩの出力“１”を記憶保持し、その出力Ｃ１が０”
から“１°に変化する。
、第１ＥＯＲ回路２２の出力は、出力ＣＩとＣ！が互い
に反転した出力になった時点で１１”となり、第１Ｆ−
Ｆ回路２３がトリガされ、第２Ｆ・Ｆ回路２６の出力“
Ｏｏを記憶保持し、かつ、出力する。そして、第２ＥＯ
Ｒ回路２５は第１Ｆ−Ｆ回路２３の出力ＣＳが“ｌ”か
ら“Ｏ”に変化した時点でその出力Ｃ１が“１”となり
、第２Ｆ−Ｆ回路２６をトリガし、第２Ｆ−Ｆ回路２６
はＣＩの出力“１”を記憶保持し、その出力Ｃ１が０”
から“１°に変化する。
その後、マイコン１又は２が正常に戻ると、出力ＣＩの
立ち下がり信号で第１ＥＯＲ回路２２からトリガ信号が
出力され、第１Ｆ−Ｆ回路２３がトリガされ、そのとき
の第２Ｆ−Ｆ回路２６の出力Ｃ１の“１′を記憶し出力
し、その出力Ｃｓが１０”から＠１”に変化する。そし
て、第２ＥＯＲ回路２５は第１Ｆ−Ｆ回路２３の出力が
変化した時点でトリガ信号を出力し、第２Ｆ−Ｆ回路２
６が出力ＣＩの“０°を記憶し出力し、その出力Ｃ１は
“１”から＠０１に変化する。このため、出力ＣｓとＣ
１は直流信号とならず、正常時と同様パルス信号のまま
となり異常判定ができない。
立ち下がり信号で第１ＥＯＲ回路２２からトリガ信号が
出力され、第１Ｆ−Ｆ回路２３がトリガされ、そのとき
の第２Ｆ−Ｆ回路２６の出力Ｃ１の“１′を記憶し出力
し、その出力Ｃｓが１０”から＠１”に変化する。そし
て、第２ＥＯＲ回路２５は第１Ｆ−Ｆ回路２３の出力が
変化した時点でトリガ信号を出力し、第２Ｆ−Ｆ回路２
６が出力ＣＩの“０°を記憶し出力し、その出力Ｃ１は
“１”から＠０１に変化する。このため、出力ＣｓとＣ
１は直流信号とならず、正常時と同様パルス信号のまま
となり異常判定ができない。
一方、このような異常モードの場合は他方の異常判定回
路２０′により異常を判定できる。
路２０′により異常を判定できる。
これを第６図のタイムチャートを参照しながら説明する
。
。
正常であれば出力（、ｌの立ち上がり信号で第１ＥＯＲ
回路２２゛からトリガ信号が出力されるところが、この
ときには、第１遅延回路２１’ の立ち上がり信号でト
リガされ、その出力Ｃ＃′が“１１となる。これにより
、第１Ｆ−Ｆ回路２３°がトリガされ、第２Ｆ−Ｆ回路
２６°の出力Ｃ，Ｉの“０１を記憶しかつ出力する。そ
して、第２ＥＯＲ回路２５゜は第１Ｆ−Ｆ回路２３″の
出力（、Ｉが変化した時点でトリガ信号を出力し、第２
Ｆ−Ｆ回路２６゛をトリガする。これにより、第２Ｆ−
Ｆ回路２６゛ はＣ！′の出力“０°を記憶しかつ出力
するが、前回の第２Ｆ−Ｆ回路２６°の出力Ｃ，ｌが“
０１であるので、その出力Ｃ１′は“０１のまま変化し
ない。
回路２２゛からトリガ信号が出力されるところが、この
ときには、第１遅延回路２１’ の立ち上がり信号でト
リガされ、その出力Ｃ＃′が“１１となる。これにより
、第１Ｆ−Ｆ回路２３°がトリガされ、第２Ｆ−Ｆ回路
２６°の出力Ｃ，Ｉの“０１を記憶しかつ出力する。そ
して、第２ＥＯＲ回路２５゜は第１Ｆ−Ｆ回路２３″の
出力（、Ｉが変化した時点でトリガ信号を出力し、第２
Ｆ−Ｆ回路２６゛をトリガする。これにより、第２Ｆ−
Ｆ回路２６゛ はＣ！′の出力“０°を記憶しかつ出力
するが、前回の第２Ｆ−Ｆ回路２６°の出力Ｃ，ｌが“
０１であるので、その出力Ｃ１′は“０１のまま変化し
ない。
その後、マイコンｌ又は２が正常に戻ると、出力（、Ｉ
の立ち下がり信号で第１ＥＯＲ回路２２°の出力Ｃｔ’
が１１１となり、第１Ｆ−Ｆ回路２３°がトリガされる
が、そのときの入力、即ち第２Ｆ・Ｆ回路２６’ の出
力Ｑ、ｌは前回と同様の値１０１であり、その出力Ｃ，
Ｉは′″Ｏ°のまま変化しない。
の立ち下がり信号で第１ＥＯＲ回路２２°の出力Ｃｔ’
が１１１となり、第１Ｆ−Ｆ回路２３°がトリガされる
が、そのときの入力、即ち第２Ｆ・Ｆ回路２６’ の出
力Ｑ、ｌは前回と同様の値１０１であり、その出力Ｃ，
Ｉは′″Ｏ°のまま変化しない。
従って、第２ＥＯＲ回路２５゛ の出力Ｃ，ｌも変化せ
ず、第２Ｆ−Ｆ回路２６゛ はトリガされないので、そ
の出力Ｃ，ｌはそのまま“０１を出力し続ける。
ず、第２Ｆ−Ｆ回路２６゛ はトリガされないので、そ
の出力Ｃ，ｌはそのまま“０１を出力し続ける。
このため、出力（、ｌ及びＣ，Ｉは正常時のようなパル
ス信号にならず直流信号になってしまい異常判定が行え
る。
ス信号にならず直流信号になってしまい異常判定が行え
る。
このようにして、全ての異常モードについて両異常判定
回路２０．２０°の少な（ともどらちか一方の出力Ｃ＊
＋Ｃ＠”が直流信号になる。
回路２０．２０°の少な（ともどらちか一方の出力Ｃ＊
＋Ｃ＠”が直流信号になる。
ところで、本実施例の異常判定回路２０．２０’ によ
れば、異常判定回路２０．２０’ 自体に故障が発生し
た場合にも異常判定信号を出力する。
れば、異常判定回路２０．２０’ 自体に故障が発生し
た場合にも異常判定信号を出力する。
以下にかかる故障発生時の動作を異常判定回路２０につ
いて説明する。尚、異常判定回路２０°についても同様
であるので説明は省略する。
いて説明する。尚、異常判定回路２０°についても同様
であるので説明は省略する。
例えば、第１遅延回路２１が故障して遅延機能が作動し
なくなった場合には、第１ＥＯＲ回路２２の出力Ｃ４は
“０°から“１°に１度立ち上がった後は出力が変化し
ない、このため、第１Ｆ−Ｆ回路２３は１度トリガされ
るだけでその後出力Ｃ３の変化はなく、これにより第２
２ＯＲ回路２５も“０”から１１１に１度立ち上がるだ
けとなり第２Ｆ・Ｆ回路２６も１度トリガされるだけと
なるので、異常判定回路２０の出力Ｃ，はマイコンの異
常時と同様に変化せず交流波形ではなくなる。
なくなった場合には、第１ＥＯＲ回路２２の出力Ｃ４は
“０°から“１°に１度立ち上がった後は出力が変化し
ない、このため、第１Ｆ−Ｆ回路２３は１度トリガされ
るだけでその後出力Ｃ３の変化はなく、これにより第２
２ＯＲ回路２５も“０”から１１１に１度立ち上がるだ
けとなり第２Ｆ・Ｆ回路２６も１度トリガされるだけと
なるので、異常判定回路２０の出力Ｃ，はマイコンの異
常時と同様に変化せず交流波形ではなくなる。
また第２遅延回ｌｌｌ１２４の故障時には、第２ＥＯＲ
回路２５の出力Ｃ７が立ち上がらず、第２Ｆ−Ｆ回路２
６はトリガされてない、このため、第１Ｆ−Ｆ回路２３
は正常にトリガされるにも拘わらずその出力変化はな（
、従って異常判定回路２０の出力、Ｃｓは交流波形では
な（なる。
回路２５の出力Ｃ７が立ち上がらず、第２Ｆ−Ｆ回路２
６はトリガされてない、このため、第１Ｆ−Ｆ回路２３
は正常にトリガされるにも拘わらずその出力変化はな（
、従って異常判定回路２０の出力、Ｃｓは交流波形では
な（なる。
次に第１ＥＯＲ回路２２又は第２２ＯＲ回路２５が故障
した場合には、第１及び第２Ｆ−ＦＢ回路２３゜２６が
トリガされなくなるので、やはり異常判定回路２０の出
力Ｃ１は交流波形ではなくなる。また、第１又は第２Ｆ
−Ｆ回路２３又は２６の出力側が故障して出力が変化し
なくなったときは、言うまでもなくやはり異常判定回路
２０の出力Ｃ，は交流波形ではなくなる。
した場合には、第１及び第２Ｆ−ＦＢ回路２３゜２６が
トリガされなくなるので、やはり異常判定回路２０の出
力Ｃ１は交流波形ではなくなる。また、第１又は第２Ｆ
−Ｆ回路２３又は２６の出力側が故障して出力が変化し
なくなったときは、言うまでもなくやはり異常判定回路
２０の出力Ｃ，は交流波形ではなくなる。
そして、以上述べた異常判定回路２０．２０’の動作に
基づく出力信号は駆動回路３０へ出力される。この駆動
回路３０は、前述した正常時に出力されるパルス信号の
ときのみ増巾作用を行う交流増巾回路で構成されている
。尚、異常判定用出力として、Ｃ１とて７又はで７とＣ
，Ｉの組み合わせにすることもでき、この場合には交流
増巾回路を互いに反転した同位相のパルス信号のときの
み増巾作用を行うものを用いればよい。
基づく出力信号は駆動回路３０へ出力される。この駆動
回路３０は、前述した正常時に出力されるパルス信号の
ときのみ増巾作用を行う交流増巾回路で構成されている
。尚、異常判定用出力として、Ｃ１とて７又はで７とＣ
，Ｉの組み合わせにすることもでき、この場合には交流
増巾回路を互いに反転した同位相のパルス信号のときの
み増巾作用を行うものを用いればよい。
そして、正常時のみリレー３を励磁してその接点を閉状
態に保持しマイコン１． ２への通電が可能となり、異
常時には、リレー３が消磁されてその接点が開放される
ためマイコン１．２への通電が遮断されマイコン１．２
を不動作状態とする。
態に保持しマイコン１． ２への通電が可能となり、異
常時には、リレー３が消磁されてその接点が開放される
ためマイコン１．２への通電が遮断されマイコン１．２
を不動作状態とする。
尚、初期状態では、電源スィッチ５のオン動作に同期し
て出力される第２Ｆ−Ｆ回路２６．２６’へのセット信
号Ｓによる各第２Ｆ−Ｆ回路２６．２６′の出力に基づ
いてリレー３が励磁されて接点が閉成しマイコン１．２
への通電が行われ正常であれば継続される。
て出力される第２Ｆ−Ｆ回路２６．２６’へのセット信
号Ｓによる各第２Ｆ−Ｆ回路２６．２６′の出力に基づ
いてリレー３が励磁されて接点が閉成しマイコン１．２
への通電が行われ正常であれば継続される。
従って、マイコン１，２及び異常判定回路２０ 、２０
゜の異常時には、これを記憶保持し確実にマイコン１．
２の動作を停止状態に保持でき、マイコン１゜２の暴走
を防止することができる。
゜の異常時には、これを記憶保持し確実にマイコン１．
２の動作を停止状態に保持でき、マイコン１゜２の暴走
を防止することができる。
尚、本実施例では、マイコンの異常検出の例を示したが
、これに限らず、互いに同期してパルス信号を出力する
他の制御ｌ装置の異常検出にも適用できることは言うま
でもない、また、異常時にマイコンの動作を停止させる
構成は本実施例に限定するものではなく、マイコンへの
電力供給及びマイコンの出力部への電力供給を停止させ
る構成であればよい。
、これに限らず、互いに同期してパルス信号を出力する
他の制御ｌ装置の異常検出にも適用できることは言うま
でもない、また、異常時にマイコンの動作を停止させる
構成は本実施例に限定するものではなく、マイコンへの
電力供給及びマイコンの出力部への電力供給を停止させ
る構成であればよい。
（発明の効果〉
以上述べたように本発明によれば、マイコンの異常発生
時にはその異常発生状態に応じて少なくともどちらか一
方の異常判定回路がこれを検出かつ記憶して例えばマイ
コンへの電力供給を停止する構成としたので、異常時に
はマイコンの動作を確実に停止し、かつその状態を記憶
するため、マイコンの暴走をより一層確実に防止するこ
とができる。また、異常判定回路自身の故障時にもマイ
コンの動作を停止するので、安全性が格段に優れたもの
となる。
時にはその異常発生状態に応じて少なくともどちらか一
方の異常判定回路がこれを検出かつ記憶して例えばマイ
コンへの電力供給を停止する構成としたので、異常時に
はマイコンの動作を確実に停止し、かつその状態を記憶
するため、マイコンの暴走をより一層確実に防止するこ
とができる。また、異常判定回路自身の故障時にもマイ
コンの動作を停止するので、安全性が格段に優れたもの
となる。
第１図は本発明の一実施例の要部回路図、第２図は同上
実施例の全体ブロック図、第３図〜第６図は同上実施例
の動作を説明するためのタイムチャートで、第３図は正
常時、第４図〜第６図は異常発生時の一例を示すもので
ある。 １．２・・・マイコン ３・・・リレー ４・・・
ｔＢｌｏ・・・信号形成回路 ２０．２０’・・・異
常判定回路２１．２１°・・・第１遅延回路 ２２．
２２°・・・第１ＥＯＲ回路 ２３ 、２３″・・・
第１Ｆ−Ｆ回路 ２４ 、２４ ’・・・第２遅延回
路 ２５．２５’・・・第２ＥＯＲ回路２６．２６’
・・・第２Ｆ−Ｆ回路 ３ｏ・・・駆動回路特許出願
人 日 本 国 有 鉄 道日本信号株式会社 代理人 弁理士 笹 島 冨二雄 第３図 晴７ｉ？Ｉ（Ｔ） 第４図 時開 （Ｔ） 第５図 １閉（Ｔ）
実施例の全体ブロック図、第３図〜第６図は同上実施例
の動作を説明するためのタイムチャートで、第３図は正
常時、第４図〜第６図は異常発生時の一例を示すもので
ある。 １．２・・・マイコン ３・・・リレー ４・・・
ｔＢｌｏ・・・信号形成回路 ２０．２０’・・・異
常判定回路２１．２１°・・・第１遅延回路 ２２．
２２°・・・第１ＥＯＲ回路 ２３ 、２３″・・・
第１Ｆ−Ｆ回路 ２４ 、２４ ’・・・第２遅延回
路 ２５．２５’・・・第２ＥＯＲ回路２６．２６’
・・・第２Ｆ−Ｆ回路 ３ｏ・・・駆動回路特許出願
人 日 本 国 有 鉄 道日本信号株式会社 代理人 弁理士 笹 島 冨二雄 第３図 晴７ｉ？Ｉ（Ｔ） 第４図 時開 （Ｔ） 第５図 １閉（Ｔ）
Claims (2)
- （１）マイクロコンピュータのデータ信号に基づいてマ
イクロコンピュータの異常を検出する異常検出装置にお
いて、前記データ信号に基づいて一対の異常検出用信号
を形成する信号形成回路を備えると共に、前記信号形成
回路からの信号に基づいて前記データ信号が異常か否か
を判定するデータ信号判定回路、異常時にこの異常判定
を記憶保持する記憶回路及び前記異常判定及び記憶保持
動作の異常判定を行う自己動作判定回路からなる一対の
異常判定回路を備え、かつ、前記信号形成回路の一対の
信号出力端に対する各異常判定回路の一対の入力端の接
続を逆接続し、前記データ信号の各異常モードに対して
少なくともどちらか一方の異常判定回路が異常検出可能
に構成したことを特徴とするマイクロコンピュータの異
常検出装置。 - （２）各異常判定回路は、同一の回路構成であって、前
記信号形成回路からの一対の異常検出用信号の一方を直
接入力し他方を第１遅延回路を介して入力し両入力信号
が互いに相反する出力レベルのとき出力する第１論理回
路と、該第１論理回路の出力をトリガ信号として入力信
号を記憶保持しこれを出力する第１記憶回路と、該第１
記憶回路の出力を直接及び第２遅延回路を介してそれぞ
れ入力し両入力信号が互いに相反する出力レベルのとき
出力する第２論理回路と、第２論理回路の出力をトリガ
信号として入力信号を記憶保持しこれを出力する第２記
憶回路とを有し、第２記憶回路の出力を第１記憶回路に
入力すると共に第１論理回路に直接入力する信号形成回
路の一方の異常検出用信号を第２記憶回路に入力する一
方、第１及び第２記憶回路のどちらか一方の出力を異常
判定信号として出力する構成とした特許請求の範囲第１
項記載のマイクロコンピュータの異常検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60041197A JPS61201342A (ja) | 1985-03-04 | 1985-03-04 | マイクロコンピュ−タの異常検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60041197A JPS61201342A (ja) | 1985-03-04 | 1985-03-04 | マイクロコンピュ−タの異常検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61201342A true JPS61201342A (ja) | 1986-09-06 |
| JPH0411891B2 JPH0411891B2 (ja) | 1992-03-02 |
Family
ID=12601692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60041197A Granted JPS61201342A (ja) | 1985-03-04 | 1985-03-04 | マイクロコンピュ−タの異常検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61201342A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01273917A (ja) * | 1988-04-25 | 1989-11-01 | Rinnai Corp | 制御装置の安全装置 |
| JP2014197754A (ja) * | 2013-03-29 | 2014-10-16 | 大同信号株式会社 | 二線式検査回路搭載ｆｐｇａ |
| WO2015075783A1 (ja) * | 2013-11-20 | 2015-05-28 | 株式会社日立製作所 | 論理集積回路及びこれを用いた論理回路，比較器，高信頼性システム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5795254U (ja) * | 1980-11-29 | 1982-06-11 |
-
1985
- 1985-03-04 JP JP60041197A patent/JPS61201342A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01273917A (ja) * | 1988-04-25 | 1989-11-01 | Rinnai Corp | 制御装置の安全装置 |
| JP2014197754A (ja) * | 2013-03-29 | 2014-10-16 | 大同信号株式会社 | 二線式検査回路搭載ｆｐｇａ |
| WO2015075783A1 (ja) * | 2013-11-20 | 2015-05-28 | 株式会社日立製作所 | 論理集積回路及びこれを用いた論理回路，比較器，高信頼性システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0411891B2 (ja) | 1992-03-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |