JPS629938B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はアラーム回路に関し、特に待機冗長系
の自己診断装置から送出される故障信号を判別し
てアラーム信号を発生するアラーム回路に関する
ものである。 近年、電子技術の急速な発達に伴なつて、各種
装置に電子制御系が取り入れられている。この場
合、電装装置等のように高信頼性が要求される制
御系に於いては待機冗長系が用いられることがあ
る。この待機冗長系は、メイン回路の故障時に作
動して制御系のバツクアツプを行なうものであつ
て、第１図にマイクロコンピユータを用いた待機
冗長系を有する制御回路の一例を示す。 第１図に於いて、メインマイクロコンピユータ
１は各種情報を入力として演算処理を行なうこと
により、その演算結果に対応して出力ポートOa₁
から制御信号A₁を送出することによりドライバ
ー用のトランジスタ２ａを駆動し、その出力をリ
レー３のノーマルクロス接点３ａを介して励磁コ
イル４に供給することにより、励磁コイル４を励
磁して図示しない被制御物を駆動制御している。
この場合、メインマイクロコンピユータ１はトラ
ンジスタ２ａとリレー３の接点３ａとの間の電位
を診断信号B₁として入力ポートPa₁から取り込ん
でおり、制御信号A₁と診断信号B₁との論理関係
が予め定められた条件に不一致の場合には、トラ
ンジスタ２ａが異常と判断して出力ポートOa₂か
ら故障信号C₁を送出する。故障信号C₁が発生さ
れると、リレー３が励磁されてその接点３ａ，３
ｂが図示と逆の状態に切り換わることにより、制
御用の励磁コイル４がメイン制御系のトランジス
タ２ａからサブ制御系のトランジスタ２ｂに切り
換わる。また、メインマイクロコンピユータ１か
ら故障信号C₁が発生されると、メインマイクロ
コンピユータ１と同一の情報を入力としてスタン
バイ状態にあるサブマイクロコンピユータ５がこ
の故障信号C₁を入力ポートPb₂から取り込んで制
御動作を開始する。そして、各種入力情報を演算
した結果は、出力ポートOb₁から制御信号A₂とし
てトランジスタ２ｂに供給される。従つて、トラ
ンジスタ２ｂは制御信号A₂に対応して作動する
ことにより、その出力を接点３ｂを介して励磁コ
イル４に供給して被制御物を駆動制御し、これに
よつてサブマイクロコンピユータ５とトランジス
タ２ｂとによつて構成されるサブ制御系がメイン
マイクロコンピユータ１とトランジスタ２ａとに
よつて構成されるメイン制御系のバツクアツプを
行なつている。 次に、サブ制御系のトランジスタ２ｂが何かの
原因によつて故障すると、サブマイクロコンピユ
ータ５は出力ポートOb₁から送出される制御信号
A₂と入力ポートPb₁に供給される診断信号B₂との
不一致を検出して出力ポートOb₂から故障信号C₂
を送出する。故障信号C₂が発生されると、警報
装置６が作動してサブ制御系も故障したことを知
らせる。 しかしながら、このように構成された待機冗長
系の自己診断は、故障の発生時に始めて診断が行
なわれるものであり、メイン制御系の故障発生を
自己診断して故障信号を送出することにより制御
系にバツクアツプさせる場合には有効であるが、
サブ制御系はバツクアツプ動作の開始後でなけれ
ば自己診断を行なうことが出来ない。従つて、バ
ツクアツプ動作の開始前に例えばトランジスタ２
ｂが故障していた場合には、バツクアツプ動作の
開始と同時に制御ダウンとなつて故障信号C₂が
送出されて警報装置が作動することになり、サブ
制御系はメイン制御系に対するバツクアツプ機能
を何ら持たないことになつてしまう。つまり、上
記待機冗長系は、待機状態下に於けるサブ制御系
は常に正常であるとする前提に於いてのみ成り立
つ回路であるが、自動車の電装装置のように高信
頼性が要求される装置には適していない。 従つて、本発明による目的は、電源の投入時に
待機冗長系の自己診断を行なうに当り、故障信号
を確実に判別してアラーム信号を発生することが
出来るアラーム回路を提供することである。 このような目的を達成するために本発明による
アラーム回路は、待機冗長系の自己診断により発
生される故障信号を遅延する遅延回路と、遅延回
路の出力をＤ入力としかつ第１リセツト信号をク
ロツク入力とする第１フリツプフロツプ回路と、
遅延回路の出力をＤ入力としかつ第２リセツト信
号をクロツク入力とする第２フリツプフロツプ回
路とを備え、第１、第２フリツプフロツプ回路の
セツト出力をアラーム信号として送出するもので
ある。以下、図面に示す実施例を用いて本発明に
よるアラーム回路を詳細に説明する。 第２図は本発明によるアラーム回路を待機冗長
系の自己診断装置に適用した場合の一実施例を示
す回路図であつて、特に２個のメイン制御系をバ
ツクアツプする場合を示す。同図に於いて１０は
第１のメイン制御系を構成する第１メインマイク
ロコンピユータであつて、出力ポートOa₁から制
御信号A₁を送出することによりドライバ１１を
作動させ、電源＋Ｖをリレー１２のノーマルクロ
ス接点１２ａを介して励磁コイル１３に供給する
ことにより被制御物を駆動制御する。そして、第
１メインマイクロコンピユータ１０は、ドライバ
１１と接点１２ａ間の信号を診断信号B₁として
入力ポートPa₁から取り込むことにより、制御信
号A₁との比較に於いて予め定められた論理の不
一致を検出することによりドライバ１１内に設け
られているトランジスタあるいは励磁コイル１３
の異常を検出する。そして、この第１メインマイ
クロコンピユータ１０は、前述した異常を検出す
ると出力ポートOa₂から故障信号C₁を発生するこ
とにより、リレー１２を作動させてその接点１２
ａ，１２ｂを図示とは逆の状態に切り換えてドラ
イバ１４に励磁コイル１３を接続する。 １５は第２のメイン制御系を構成する第２メイ
ンマイクロコンピユータであつて、第１メインマ
イクロコンピユータ１０と同様に、出力ポート
Oc₁から制御信号A₃を送出することによりドライ
バ１６を作動させ、電源＋Ｖをリレー１７のノー
マルクロス接点１７ａを介して励磁コイル１８に
供給することにより被制御物を駆動制御する。そ
して、この第２メインマイクロコンピユータ１５
も、ドライバ１６と励磁コイル１８間の信号を診
断信号B₃として入力ポートOc₁から取り込むこと
によつて前述した場合と同様にドライバ１６の内
部に設けられているトランジスタおよび励磁コイ
ル１８の異常を検出する。また、出力ポートOc₂
から出力される故障信号C₃は、リレー１７を駆
動してその接点１７ａ，１７ｂを図示とは逆に切
り換えて励磁コイル１８をドライバ１９に接続す
る。２０は待機冗長系としてのサブ制御系を構成
するサブマイクロコンピユータであつて、第１、
第２メインマイクロコンピユータ１０または１５
から故障信号C₁またはC₃が供給されると、出カ
ポートOb₁から制御信号A₂を送出するように構成
されている。２１は故障信号C₁とインバータ２
２を介して供給される故障信号C₃を入力とする
オアゲート、２３は制御信号A₂とオアゲート２
１の出力との一致を求め、その出力によつてドラ
イバ１４を作動させるアンドゲート、２４は制御
信号A₂とインバータ２５を介して供給されるオ
アゲート２１の出力との一致を求め、その出力に
よつてドライバ１９を作動させるアンドゲートで
ある。なお、サブマイクロコンピユータ２０はド
ライバ１４と接点１２ｂ間の電位およびドライバ
１９と接点１７ｂ間の電位を診断信号B₂a，B₂b
として入力ポートPb₁，Pb₂から取り込んでお
り、故障信号C₁，C₃の発生時に制御信号A₂に対
する診断信号B₂a，B₂bの予め定められた論理が
不一致になると出力ポートOb₂から故障信号C₂を
送出するように構成されている。 ２６はコンデンサ２７と抵抗２８の直列体によ
つて構成されたイニシヤル信号発生回路である。
２９はイニシヤル信号発生回路２６から電源＋Ｖ
の投入時にイニシヤル信号ISが供給されると、サ
ブマイクロコンピユータ２０、第１、第２メイン
マイクロコンピユータ１０，１５に予め定められ
た待機冗長系診断モードにしたがつてリセツト信
号RS₁〜RS₃を送出するリセツト信号発生回路で
ある。この場合、リセツト信号発生回路２９は第
３図に示すようにセツト出力Ｑを順次Ｄ入力とす
る４個のＤタイプ構成によるフリツプフロツプ回
路３０ａ〜３０ｄを有しており、イニシヤル信号
ISによつてリセツトされる。また、このリセツト
信号発生回路２９はクロツクパルスCPとフリツ
プフロツプ回路３０ｄのセツト出力Ｑを入力とす
るオアゲート３１およびオアゲート３１の出力を
反転して各フリツプフロツプ回路３０ａ〜３０ｄ
のクロツク入力端CLKに供給されるインバータ
３２とを有している。３３はオアゲート３１の出
力とフリツプフロツプ回路３０ａのセツト出力Ｑ
の一致を求めてリセツト信号RS₁を送出するアン
ドゲートである。また、フリツプフロツプ回路３
０ｂ，３０ｃのセツト出力Ｑがそれぞれリセツト
信号RS₂，RS₃として出力される。 第２図に於いて、３４はサブマイクロコンピユ
ータ２０から出力される故障信号C₂とリセツト
信号発生回路２９から出力されるリセツト信号
RS₂，RS₃を入力として判断することにより、待
機冗長系としてのサブ制御系の異常を検出してア
ラーム信号ALを送出するアラーム回路である。
そして、このアラーム回路３４は、第４図に示す
ように、抵抗３５とコンデンサ３６とによつて構
成されて故障信号C₂を遅延させる積分構成によ
る遅延回路３７と、遅延回路３７の出力をＤ入力
とするとともに、リセツト信号RS₂をクロツク入
力CLKとするフリツプフロツプ回路３８と、遅
延回路３７の出力をＤ入力とするとともにリセツ
ト信号RS₃をクロツク入力CLKとするフリツプフ
ロツプ回路３９と、フリツプフロツプ回路３８，
３９のセツト出力をそれぞれ入力としてアラーム
信号ALを出力するオアゲート４０とによつて構
成されている。 このように構成された回路に於いて、図示しな
い電源スイツチを投入すると、電源＋Ｖが第５図
ａに示すように立上る。また、電源＋Ｖが立ち上
ると、イニシヤル信号発生回路２６が作動してイ
ニシヤル信号ISが発生されてリセツト信号発生回
路２９がリセツトされた後に、予め定められたモ
ードにしたがつてリセツト信号RS₁〜RS₃がサブ
マイクロコンピユータ２０および第１、第２メイ
ンマイクロコンピユータ１０，１５に供給されて
待機冗長系を構成するサブマイクロコンピユータ
２０の自己診断モードとなる。以下、待機冗長系
の自己診断モードに於ける動作を説明する前にリ
セツト信号発生回路２９の動作を説明する。 第３図に於いて、電源＋Ｖの投入時にイニシヤ
ル信号ISが供給されると、フリツプフロツプ回路
３０ａ〜３０ｄはすべてリセツト状態となる。次
に、電源＋Ｖの投入に伴なつて図示しないクロツ
ク発振器が作動すると、オアゲート３１の一方の
入力端に第５図ｂに示すクロツクパルスCPが供
給される。このクロツクパルスCPはオアゲート
３１を介してインバータ３２に供給されることに
より、第５図ｃに示すように反転された後にフリ
ツプフロツプ回路３０ａのクロツク入力端CLK
に供給される。フリツプフロツプ回路３０ａは、
Ｄ入力に電源＋Ｖが常時供給されているために、
クロツクパルスCPの立ち上りに於いてセツトさ
れてそのセツト出力Ｑが第５図ｄに示すように立
ち上る。フリツプフロツプ回路３０ａのセツト出
力Ｑが“Ｈ”になると、このセツト出力Ｑをフリ
ツプフロツプ回路３０ｂがＤ入力としているため
に、第５図ｃに示すクロツクパルスCPの次の立
ち上り時にセツトされてそのセツト出力が第５図
ｅに示すように立ち上る。同様に、フリツプフロ
ツプ回路３０ｂのセツト出力Ｑをフリツプフロツ
プ回路３０ｃがＤ入力としているために、第５図
ｃに示すクロツクパルスCPの第３回目の立ち上
り時にセツトされ、そのセツト出力Ｑが第５図ｆ
に示すように立ち上る。そして、最終段を構成す
るフリツプフロツプ回路３０ｄは、フリツプフロ
ツプ回路３０ｃのセツト出力をＤ入力としている
ために、第５図ｂに示すクロツクパルスCPの立
ち上り時にセツトされてそのセツト出力Ｑが第５
図ｇに示すように立ち上る。そして、このフリツ
プフロツプ回路３０ｄのセツト出力は、オアゲー
ト３１の他方の入力端に供給されるために、オア
ゲート３１の出力を“Ｈ”に、またインバータ３
２の出力を“Ｌ”に固定し続けることにより、各
フリツプフロツプ回路３０ａ〜３０ｄをそのセツ
ト出力Ｑがオール“Ｈ”の状態に保持し続ける。
一方、アンドゲート３３はオアゲート３２の出力
とフリツプフロツプ３０ａのセツト出力Ｑとを入
力としており、フリツプフロツプ回路３０ａがセ
ツトされてからフリツプフロツプ回路３０ｄがセ
ツトされる期間に於いては、オアゲート３１の出
力に同期した第５図ｈに示すパルス出力を送出
し、フリツプフロツプ回路３０ｄがセツトされた
後に於いては“Ｈ”レベルに保持し続けられる。 従つて、アンドゲート３３の出力をリセツト信
号RS₁とし、フリツプフロツプ回路３０ｂのセツ
ト出力をリセツト信号RS₂とし、フリツプフロツ
プ回路３０ｃのセツト出力をリセツト信号RS₃と
して取り出すことにより、第５図ｈ，ｅ，ｆに示
すようにリセツト信号RS₁〜RS₃がクロツクパル
スCPが供給される毎に第１表に示す第１〜第４
モードに変化し、この第４モードを保持し続け
る。

【表】 つまり、第３図に示すリセツト信号発生回路２
９に於いては、イニシヤル信号ISが供給されると
全リセツト信号RS₁〜RS₃が“Ｌ”となつてサブ
マイクロコンピユータ２０および第１、第２マイ
クロコンピユータ１０，１５がリセツトされた
後、クロツクパルスCPの供給毎に待機冗長系を
構成するサブマイクロコンピユータ２０を最初と
して順次そのリセツト動作を解除することにな
る。 次に、電源投入時に於ける待機冗長系の自己診
断動作について説明する。第６図ａに示すように
電源＋Ｖが時点t₁に於いて投入されると、リセツ
ト信号RS₁〜RS₃は前述したように順次第５図
ｂ，ｃ，ｄに示す変化を行なう。そして、時点t₁
〜t₂で示す第１モードに於いては、第１表に於い
て示したようにリセツト信号RS₁〜RS₃がすべて
“Ｌ”となつてサブマイクロコンピユータ２０お
よび第１、第２メインマイクロコンピユータ１
０，１５がリセツトされる。サブマイクロコンピ
ユータ２０および第１、第２メインマイクロコン
ピユータ１０，１５はリセツト期間中に於いては
故障信号C₁，C₃，C₂が第６図ｅ，ｆ，ｇに示す
ように“Ｈ”となつて故障を検出したことを示
す。次に時点t₂に於いては、リセツト信号RS₁が
第６図ｂに示すように“Ｈ”に反転するためにサ
ブマイクロコンピユータ２０に対するリセツトが
解除される。この結果、サブマイクロコンピユー
タ２０は時点t₂〜t₃間に於いて第１、第２メイン
マイクロコンピユータ１０，１５の故障信号
C₁，C₃を入力することにより、バツクアツプ動
作のために制御信号A₂を送出する。この場合、
故障信号C₁，C₃が同時に発生された場合には、
故障信号C₃がインバータ２２を介してオアゲー
ト２１に供給されている関係上、故障信号C₁が
優先となるためにアンドゲート２３の出力が
“Ｈ”となつてドライバ１４が作動される。この
場合、リレー１２は第１メインマイクロコンピユ
ータ１０から送出されている故障信号C₁によつ
てその接点１２ａ，１２ｂが切り換えられている
ために、励磁コイル１３はドライバ１４の出力に
よつて駆動されることになる。そして、この場合
に於けるドライバ１４と接点１２ｂ間の電位は、
診断信号B₂aとして取り込まれることにより制御
信号A₂との関係に於いてドライバ１４および励
磁コイル１３に対する自己診断がなされる。自己
診断結果が正常である場合には故障信号C₂は第
６図ｇに時点t₃〜t₄間で示すように“Ｌ”とな
り、断線あるいはシヨート等の異常がある場合に
は、第６図ｈに時点t₃〜t₄で示すように一瞬
“Ｌ”となつた後に“Ｈ”状態を続けることにな
る。 次に、時点t₄に達すると第６図ｂ，ｃに示すよ
うにリセツト信号RS₁が“Ｌ”になるとともに、
リセツト信号RS₂が“Ｈ”となつて第１メインマ
イクロコンピユータ１０のみがリセツトを解除さ
れ、時点t₄〜t₅間に於いてドライバ１１および励
磁コイル１３の自己診断が行なわれる。そして、
この診断結果が正常であるならば故障信号C₁を
第６図ｅに時点t₅で示すように“Ｌ”にセツトす
る。時点t₆に達すると、リセツト信号RS₁が
“Ｈ”となるために、第２メインマイクロコンピ
ユータ１５のみがリセツト状態に保持されること
になる。この結果、第６図ｆに時点t₆で示すよう
に故障信号C₃が“Ｈ”となり、これに伴なつて
サブマイクロコンピユータ２０がバツクアツプ動
作を開始して制御信号A₂を送出する。この場
合、故障信号C₁は“Ｌ”であるために、インバ
ータ２２の“Ｌ”出力がオアゲート２１を介して
インバータ２５に供給されることになり、これに
伴なつて制御信号A₂はアンドゲート２４のみを
介してドライバ１９を駆動することになる。そし
て、リレー１７は故障信号C₃によつてその接点
１７ａ，１７ｂが切り換えられているために、励
磁コイル１８はドライバ１９の出力によつて駆動
されることになり、ドライバ１９と接点１７ｂ間
の電位は診断信号B₂bとしてサブマイクロコンピ
ユータ２０に供給される。サブマイクロコンピユ
ータ２０は、診断信号B₂bが制御信号A₂との関係
に於いて正常であるならば、第６図ｇに時点t₇〜
t₈で示すように“Ｌ”レベルの故障信号C₂を送出
し、診断結果が異常であるならば第６図ｉに時点
t₇〜t₈で示すように一瞬“Ｌ”となる“Ｈ”レベ
ルの故障信号C₂を送出する。 時点t₈に達すると、リセツト信号RS₁が“Ｌ”
でリセツト信号RS₃が“Ｈ”に反転されるため
に、サブマイクロコンピユータ２０のみがリセツ
トされる。第２メインマイクロコンピユータ１５
は、時点t₈〜t₉の間に於いて自己診断を行ない、
正常であるならば時点t₉に於いて第６図ｆに示す
故障信号C₃を“Ｌ”とする。 時点t₁₀に達すると、リセツト信号RS₁は第６図
ｂに示すように“Ｈ”となつてサブマイクロコン
ピユータ２０のリセツトを解除し、これによつて
待機冗長系の自己診断動作がすべて終了してすべ
てのマイクロコンピユータが動作状態となる。な
お、この自己診断モードに於いては、励磁コイル
１３，１８に作動電流が供給されることになる
が、この診断モードは一瞬の動作であるために被
制御物が駆動制御されるまでには至らなく、何ら
問題とはならない。 次に、このようにして検出された待機冗長系の
自己診断結果信号としての故障信号C₂は、アラ
ーム回路３４に於いて判別されることにより、故
障信号C₂が第６図ｈの時点t₃〜t₄間で示す場合お
よび第６図ｉの時点t₇〜t₈間で示す場合を検出し
てアラーム信号ALが送出される。以下、この判
別動作を第４図を用いて詳細に説明する。 まず、電源＋Ｖの投入時にイニシヤル信号ISが
供給されると、フリツプフロツプ回路３８，３９
がリセツトされる。この状態に於いて、サブマイ
クロコンピユータ２０の出力ポートOb₂から故障
信号C₂が供給されると、この故障信号C₂は遅延
回路３７に於いて△ｔ時間遅延された後に各フリ
ツプフロツプ回路３８，３９のＤ入力端に供給さ
れる。一方、フリツプフロツプ回路３８のクロツ
ク入力端CLKにはリセツト信号RS₂が供給され、
フリツプフロツプ３９のクロツク入力端CLKに
はリセツト信号RS₃が供給されている。従つて、
各フリツプフロツプ回路３８，３９は、リセツト
信号RS₂，RS₃の立上がり時に遅延回路３７を介
して供給される故障信5C₂の“Ｈ”，“Ｌ”によつ
て判別を行なつていることにある。 例えば第７図ａに示すように、正常時に於ける
故障信号C₂が遅延回路３７に於いて△ｔ時間遅
延された後にフリツプフロツプ回路３８，３９に
供給されると、第７図ｂに示すリセツト信号RS₂
が立ち上る時点t₄に於いてはフリツプフロツプ回
路３８のＤ入力信号は第７図ａに示すように遅延
されて“Ｌ”となつている。従つて、フリツプフ
ロツプ回路３８はセツトされずにそのセツト出力
Ｑは“Ｌ”状態を続けるために、オアゲート４０
からは第７図ｃに示すようにアラーム信号ALは
送出されない。 次に、第８図ａに示すように第６図ｈに時点t₂
〜t₇で示すバツフア１４または励磁コイル１３の
異常時に於ける故障信号C₂が遅延回路３７を介
して各フリツプフロツプ回路３８，３９のＤ入力
に供給されると、第８図ｂに示すリセツト信号
RS₂が立ち上る時点t₄に於いてフリツプフロツプ
回路３８がセツトされる。従つて、オアゲート４
０からはフリツプフロツプ回路３８のセツト出力
Ｑが、待機冗長系が異常であることを示すアラー
ム信号ALとして第８図ｃに示すように送出され
る。 次に、第９図ａに示すように、ドライバ１９お
よび励磁コイル１８が正常であることを示す故障
信号C₂が供給されると、この故障信号C₂は第９
図ｂに示すリセツト信号RS₃が“Ｈ”に切り換わ
る時点t₈に於いては遅延により“Ｌ”となつてい
る。従つて、フリツプフロツプ回路３９はセツト
されず、オアゲート４０から出力されるアラーム
信号ALは第９図ｃに示すように“Ｌ”状態を続
ける。 次に、ドライバ１９および励磁コイル１８が異
常である場合には第１０図ａに示す故障信号C₂
が遅延回路３７を介して供給される。この場合、
故障信号C₂は第１０図ｂに示すリセツト信号RS₃
が“Ｈ”に反転する時点t₈に於いて“Ｈ”となつ
ているために、フリツプフロツプ回路３９はセツ
トされる。この結果、フリツプフロツプ回路３９
のセツト出力Ｑを入力とするオアゲートからは、
第１０図ｃに示す“Ｈ”レベルのアラーム信号
ALが送出されて待機冗長系が異常であることを
示す。従つて、この待機冗長系の自己診断動作を
フローチヤートで表わすと第１１図に示すように
なる。 次に、サブマイクロコンピユータ２０の第１ま
たは第２メインマイクロコンピユータ１０，１５
のバツクアツプ動作について説明する。例えば、
ドライバ１１が何かの原因によつて短絡またはシ
ヨート等の異常状態になると、第１メインマイク
ロコンピユータ１０は診断信号B₁を制御信号A₁
との関係に於いて判断することにより異常の発生
を検出して故障信号C₁を送出する。故障信号C₁
が送出されると、リレー１２が切り換えられて励
磁コイル１３がバツクアツプ系のドライバ１４に
接続される。また、故障信号C₁が発生される
と、サブマイクロコンピユータ２０が作動して制
御信号A₂を送出する。この場合、故障信号C₁に
よつてオアゲート２１の出力が“Ｈ”となつてい
るために、アンドゲート２３が選択されて制御信
号A₂がドライバ１４のみに供給される。従つ
て、ドライバ１４が制御信号A₂によつて作動す
ることになり、このドライバ１４の出力によつて
励磁コイル１３が駆動されてバツクアツプによる
被制御物に対する制御動作が行なわれる。なお、
このバツクアツプ動作は第２メインマイクロコン
ピユータ１５に対しても同様にしてバツクアツプ
動作を行なうことになる。そして、第１、第２メ
インマイクロコンピユータ１０，１５が同時に故
障信号C₁，C₃を発生した場合には、オアゲート
２１、インバータ２２，２５およびアンドゲート
２３，２４によつて構成される回路の優先選択に
よつて第１メインマイクロコンピユータ１０に対
するバツクアツプ動作が先に行なわれる。また、
上記実施例に於いては、１個のサブマイクロコン
ピユータ２０による待機冗長系によつて第１、第
２メインマイクロコンピユータ１０，１５による
２個のメイン制御系に対してバツクアツプを行な
う場合について説明したが、メイン制御系の数は
自由に設定することが出来る。 以上説明したように、本発明によるアラーム回
路は、待機冗長系からリセツト信号に同期して発
生される故障信号を遅延回路を介して各フリツプ
フロツプ回路のＤ入力に供給し、各リセツト信号
を各フリツプフロツプ回路のクロツク入力端に供
給することにより、各フリツプフロツプ回路のセ
ツト状態によつて故障信号の判別を行ない、各フ
リツプフロツプ回路のセツト出力をアラーム信号
として送出するように構成したものである。よつ
て、判別動作が確実でかつ安定したものとなると
ともに、多数のリセツト信号に同期して供給され
る故障信号の判別が容易に行なえる優れた効果を
有する。

【図面の簡単な説明】

第１図は待機冗長系を有する制御系の一例を示
す回路図、第２図は本発明によるアラーム回路を
適用した待機冗長系の自己診断装置を示す回路
図、第３図は第２図に示すリセツト信号発生回路
の具体的な回路図、第４図は本発明によるアラー
ム回路の一実施例を示す回路図、第５図〜第１０
図は第２図〜第４図に示す回路の各部動作波形
図、第１１図は待機冗長系の自己診断動作を示す
フローチヤートである。 ３４…アラーム回路、３７…遅延回路、３８，
３９…フリツプフロツプ回路、４０…オアゲー
ト。

Claims (1)

1. 【特許請求の範囲】 １ メインマイクロコンピータによつて制御され
   ると共に制御系の自己診断を行う複数のメイン制
   御系と、サブマイクロコンピユータを有すると共
   に各メイン制御系のメインマイクロコンピユータ
   から供給される故障信号に応答して故障の発生し
   たメイン制御系のバツクアツプを行なうととも
   に、電源投入時に自己診断を行い故障を検出した
   場合にはリセツト信号に同期した故障信号を発生
   する待機冗長系と、電源投入時に各メイン制御系
   および待機冗長系のマイクロコンピユータにリセ
   ツト信号を供給すると共に前記待機冗長系のリセ
   ツト状態を先に解除するリセツト信号発生回路と
   を備えた待機冗長系の自己診断装置から故障信号
   とリセツト信号とを入力として受け、アラーム信
   号を出力するアラーム回路であつて、 前記待機冗長系の自己診断により発生される故
   障信号を遅延する遅延回路と、この遅延回路の出
   力をそれぞれＤ入力としかつ前記リセツト信号発
   生回路から前記各メイン制御系のメインマイクロ
   コンピータに供給されるリセツト信号のそれぞれ
   をクロツク入力とする複数のフリツプ・フロツプ
   回路と、これらフリツプ・フロツプのセツト出力
   を入力としアラーム信号を発生するオアゲートと
   を備えたことを特徴とするアラーム回路。