TWI501239B - 在快閃記憶體中為每一信號位準程式化多程式值之方法及裝置 - Google Patents

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Description

在快閃記憶體中為每一信號位準程式化多程式值之方法及裝置
本發明通常係關於快閃記憶體器件，及更明確言之，係關於在此種快閃記憶體器件中為每一信號位準程式化多程式值之改進技術。
本專利申請案要求於2008年7月22日申請之美國臨時專利申請案序號第61/135,732號；及於2008年9月30日申請之美國臨時專利申請案序號第61/194,751號之優先權，其各皆以引用的方式併入本文中。
本專利申請案係與下列專利申請案相關：於2009年3月11日申請之國際專利申請案序號第PCT/US09/36810號，標題為「Methods and Apparatus for Storing Data in a Multi-Level Cell Flash Memory Device with Cross-Page Sectors,Multi-Page Coding and Per-Page Coding」，及各於2009年6月30日申請之國際專利申請案序號第PCT/US09/49326號，標題為「Methods and Apparatus for Read-Side Intercell Interference Mitigation in Flash Memories」；國際專利申請案序號第PCT/US09/49327號，標題為「Methods and Apparatus for Write-Side Intercell Interference Mitigation in Flash Memories」；國際專利申請案序號第PCT/US09/49328號，標題為「Methods and Apparatus for Interfacing Between a Flash Memory Controller and a Flash Memory Array」；國際專利申請案序號第PCT/US09/49330號，標題為「Methods and Apparatus for Intercell Interference Mitigation Using Modulation Coding」；及國際專利申請案序號第PCT/US09/49333號，標題為「Methods and Apparatus for Soft Demapping and Intercell Interference Mitigation in Flash Memories」，及以引用的方式併入本文中。
若干記憶體器件，例如快閃記憶體器件，使用類比記憶體單元來儲存資料。每一個記憶體單元儲存一類比值，亦稱為一儲存值，例如一電荷或電壓。該儲存值代表儲存於該單元中的資訊。在快閃記憶體器件中，例如，每一個類比記憶體單元一般儲存一特定電壓。針對每一個單元的可能類比值之範圍一般係分成臨限區域，每一個區域對應於一或多個資料位元值。資料係藉由寫入對應於所需一或多個位元之一標稱類比值來寫入至一類比記憶體單元。
單位準單元(SLC)快閃記憶體器件，例如，每一記憶體單元儲存一個位元(或兩個可能記憶體狀態)。另一方面，多位準單元(MLC)快閃記憶體器件係每一記憶體單元儲存兩個或兩個以上位元(即，每一個單元具有四個或四個以上之可程式化狀態)。對於MLC快閃記憶體器件之更詳細討論，例如，參見於2009年3月11日申請之國際專利申請案序號第PCT/US09/36810號，標題為「Methods and Apparatus for Storing Data in a Multi-Level Cell Flash Memory Device with Cross-Page Sectors,Multi-Page Coding and Per-Page Coding」，該案以引用方式併入本文中。
在多位準NAND快閃記憶體器件中，例如，以在分成多間隔之一範圍中的可程式化臨限電壓運用浮動閘極器件，其中每一個間隔對應於一不同的多位元值。為了程式化一給定多位元值成一記憶體單元，在該記憶體單元中之該浮動閘極器件之臨限電壓係程式化成對應於該值之臨限電壓間隔。
儲存在記憶體單元中的類比值時常會失真。該等失真一般係由於(例如)後退型樣相依性(BPD)、雜訊及單元間干擾(ICI)。對於快閃記憶體器件中之失真的更詳細討論，例如，參見J.D. Lee等人之「Effects of Floating-Gate Interference on NAND Flash Memory Cell Operation」，IEEE電子器件期刊論文，第264-266頁(2002年5月)，或Ki-Tae Park等人之「A Zeroing Cell-to-Cell Interference Page Architecture With Temporary LSB Storing and Parallel MSB Program Scheme for MLC NAND Flash Memories」，IEEE固態電路期刊，第43卷，第4期，第919-928頁(2008年4月)，其皆以引用方式併入本文中。
已提議或建議用於減輕ICI及此類其他失真之效應的若干技術。例如，Ki-Tae Park等人說明減輕ICI的現有程式化技術，諸如偶數/奇數程式化、自下而上程式化及多階段程式化。雖然此等現有方法助於減少ICI效應及其他失真，但其隨著電晶體大小減小而變得較不具效益，例如，低於65nm的技術，其中寄生電容由於快閃單元的緊密相鄰而變得更大。
標題為「Methods and Apparatus for Write-Side Intercell Interference Mitigation in Flash Memories」之國際專利申請案序號第PCT/US09/49327揭示寫入側(write-side)單元間干擾減輕技術。一快閃記憶體器件係藉由獲得欲寫入至在快閃記憶體中之至少一目標單元及欲比該目標單元晚被程式化之至少一干擾源單元(aggressor cell)的程式資料而程式化。計算用於預補償目標單元之單元間干擾的預補償程式值。該等干擾源單元包括相鄰於該目標單元的一或多個單元。仍存在用於寫入該等預補償程式值或關聯於多臨限電壓之其他值至快閃記憶體陣列之改進技術的需求。
通常，提供在快閃記憶體中為每一信號位準程式化多程式值之方法及裝置。根據本發明之一態樣，藉由針對一給定信號位準程式化該快閃記憶體器件而程式化具有複數個程式值之一快閃記憶體器件，其中該程式化步驟包括一程式化階段及複數個驗證階段。可重複該程式化步驟，直到一給定信號位準的所有單元皆被程式化為止。此外，可針對一或多個額外的信號位準重複該程式化步驟。
根據本發明之另一態樣，程式化具有複數個程式值之一快閃記憶體器件，並且該程式化步驟包括一程式化階段及複數個驗證階段，其中至少一信號位準包括複數個該等程式值。可重複該程式化步驟，直到所有單元皆被程式化為止。可使用一電壓、一電流及一電阻之一或多者代表該等信號位準或該等程式值(或兩者)。
該等程式值之每一者皆關聯於複數個不相連群之一者。在一變化中，不相連群之每一者皆對應於一信號位準。在另一變化中，不相連群之至少兩者包括一不同數目的部件。在又另一變化中，不相連群之數目對應於在快閃記憶體器件中之信號位準之數目。
在一範例性實施方案中，複數個程式值包括預補償下列一或多者之程式值：單元間干擾；後退型樣相依性；程式干擾；讀取干擾；及額外雜訊。。例如，該複數個程式值可對應於補償干擾，諸如來自至少一干擾源單元之單元間干擾的預補償程式值。已揭示若干個用於以減低複雜性補償干擾之可選簡化方案。
參考下文詳細說明及圖式，將獲得本發明之更全面的瞭解以及本發明之進一步的特徵與優點。
本發明之各種態樣係針對用於在記憶體器件中，諸如信號位準單元或多位準單元(MLC)NAND快閃記憶體器件中減輕ICI之信號處理技術。如本文中所使用，一多位準單元快閃記憶體包含一記憶體，其中每一個記憶體單元儲存兩個或兩個以上位元。一般言之，儲存於一快閃單元中的多個位元屬於不同頁。如熟知本技術者人士所知，雖然本文所解說的本發明係使用儲存一作為一電壓的一類比值之記憶體單元，但可搭配任何用於快閃記憶體之儲存機制運用本發明，諸如使用電壓、電流或電阻來代表經儲存之資料狀態。
圖1係一習知快閃記憶體系統100的示意方塊圖。如圖1所示，該範例性快閃記憶體系統100包括一快閃記憶體控制系統110及一快閃記憶體區塊160。該範例性快閃記憶體控制系統110包括一快閃記憶體控制器120、一編碼器/解碼器區塊140及一或多個緩衝器145。在一替代性具體實施例中，該編碼器/解碼器區塊140及一些緩衝器145可實施在該快閃記憶體控制器120之內。可使用(例如)眾所皆知之商業可用技術及/或產品實施該編碼器/解碼器區塊140及緩衝器145。
該範例性快閃記憶體區塊160包括一記憶體陣列170及一或多個緩衝器180，其皆可使用眾所皆知之商業可用技術及/或產品實施。該記憶體陣列170可體現為一單位準或多位準單元快閃記憶體，諸如一NAND快閃記憶體、一相變記憶體(PCM)、一MRAM記憶體、一NOR快閃記憶體或另一非揮發性快閃記憶體。雖然本發明主要係在一多位準單元NAND快閃記憶體的背景下說明，但本發明可應用在單位準單元快閃記憶體及其他非揮發性記憶體，如熟知本技術者人士所理解。
多位準單元快閃記憶體
在一多位準單元NAND快閃記憶體中，一般運用一臨限偵測器來將關聯於一特定單元的電壓值轉譯至一預定義記憶體狀態。圖2解說基於以引用方式併入本文中的美國專利第6,522,580號之教導的圖1之範例性多位準單元快閃記憶體170之範例性臨限電壓分佈。通常，一單元之臨限電壓係欲施加至該單元使得該單元傳導一特定電流量的電壓。該臨限電壓係一用於儲存於一單元中之資料的量測值。
在圖2所示之範例性具體實施例中，每一個儲存元件運用四個可能資料狀態來儲存兩個位元之資料於每一個記憶體單元中。圖2解說四個峰值210至213，每一峰值對應於一個狀態。在一多位準單元快閃記憶體器件中，該臨限電壓分佈圖表200之不同峰值210至213係用於儲存兩個位元於該單元中。
該臨限電壓分佈圖表200之峰值210至213係以對應二進制值標記。因此，當一單元係在一第一狀態210中時，其表示一低位元「1」(亦已知為最低有效位元LSB)，及一高位元「1」(亦已知為最高有效位元MSB)。狀態210通常係該單元的初始非程式化或抹除狀態。同樣地，當一單元係處於第二狀態211時，其代表一低位元「0」及一高位元「1」。當一單元處於該第三狀態212時，其代表一低位元「0」及一高位元「0」。最後，當一單元係處於該第四狀態213時，其代表一低位元「1」及一高位元「0」。
臨限電壓分佈210代表處於一經抹除狀態(「11」資料狀態)的陣列內之單元的臨限位準Vt 之一分佈，負臨限電壓位準低於0伏特。分別儲存「10」與「00」使用者資料的記憶體單元之臨限電壓分佈211與212係顯示分別在0與1伏特之間與在1與2伏特之間。臨限電壓分佈213顯示已程式化至該「01」資料狀態的單元之分佈，一臨限電壓位準係設定於讀取選通電壓之2與4.5伏特之間。
因此，在圖2的範例性具體實施例中，0伏特、1伏特、及2伏特可用作每一個位準或狀態之間的電壓位準臨限值。該等電壓位準臨限值係藉由快閃記憶體160(例如，快閃記憶體160中的感測電路)所使用，以決定一給定單元之電壓位準或狀態。該快閃記憶體160將基於已量測電壓與電壓位準臨限值的比較，指派一或多個位元至每一個單元，該等已量測電壓與電壓位準臨限值接著會當作硬決策傳輸至快閃記憶體控制系統110。此外或替代性地，在使用軟資訊的實施方案中，該快閃記憶體160可將該等已量測電壓或該等已量測電壓的一量化版本傳輸至快閃記憶體控制系統110作為軟資訊，其中用以代表該已量測電壓的位元數係大於儲存在該記憶體單元中的位元數。
另外注意，該等單元一般係使用眾所皆知之ISPP(遞增階躍脈衝程式化)及程式/驗證技術程式化。針對ISPP及程式/驗證技術的一討論參見，例如，美國專利申請公開案第2008/0084751號；Ki-Tae Park等人之「A Zeroing Cell-to-Cell Interference Page Architecture With Temporary LSB Storing and Parallel MSB Program Scheme for MLC NAND Flash Memories」，IEEE固態電路期刊，第43卷，第4期，第919-928頁(2008年4月)；T.-S. Jung之「A 117-mm2 3.3-V only 128-Mb Multilevel NAND Flash Memory for Mass Storage Applications」，IEEE固態電路期刊，第31卷，第11期，第1575-1583頁(1996年11月)；及K.-D. Suh等人之「A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme」，IEEE固態電路期刊，第30卷，第11期，第1149-1156頁(1995年11月)，該文獻以引用方式併入本文中。通常，於一程式/驗證循環期間，該快閃記憶體160逐漸地施加一增加電壓以儲存一電荷於該單元電晶體中，直到超過一最小目標臨限電壓(本文亦稱為一「程式電壓」)。例如，當程式化圖2之範例中的一「10」資料狀態時，該快閃記憶體160可逐漸地施加一增加電壓，以儲存一電荷於該單元電晶體中，直到超過一最小目標臨限電壓0.4伏特為止。
如下文進一步論述，儲存於一單一記憶體單元中的兩個位元之每一者係來自一不同頁。換言之，儲存於每一個記憶體單元中的兩個位元之每一位元承載一不同頁位址。當輸入一下頁位址時，存取圖2所示之右側位元。當輸入一上頁位址時，存取左側位元。
圖3解說在一多位準單元(MLC)快閃記憶體器件160中的一範例性快閃單元陣列300之架構，其中每一個範例性單元一般對應於儲存兩個位元之一浮動閘極電晶體。於圖3中，每一個單元係關聯於用於兩頁的兩個數字，其屬於該兩個位元。該範例性單元陣列區段300顯示字線n至n+2與四個位元線。該範例性快閃單元陣列300係分區成偶數與奇數頁，其中例如具有偶數之單元(如具有數字0及2之單元)對應於偶數頁，及具有奇數之單元(如具有數字1及3之單元)對應於奇數頁。字線n例如儲存偶數頁0及2於偶數位元線中，及儲存奇數頁1及3於奇數位元線中。
此外，圖3指示一範例性程式序列，其中在一指示順序中循序地選擇及程式化(自下而上)一偶數或奇數位元線單元。該等數字指示經程式化之頁的順序。例如，頁0係於頁1之前程式化。對於偶數及奇數頁之程式化的一進一步討論參見，例如K.-T.Park等人之「A Zeroing Cell-to-Cell Interference Page Architecture with Temporary LSB Storing and Parallel MSB Program Scheme for MLC NAND Flash Memories」，IEEE固態電路期刊，第43卷，第4期，第919-928(2008年4月)，該文獻以引用方式併入本文中。
圖4解說針對圖2之電壓指派方案之一範例性兩階段MLC程式化方案400。如圖4所示，於一LSB程式階段期間，若LSB係0，則處於一抹除狀態410之所選定單元的狀態移至最低程式化狀態411。因此，於該LSB程式化階段，一記憶體單元從抹除狀態「11」程式化至「10」。接著，於MSB程式化階段期間，取決於先前LSB資料，循序地形成兩個狀態(狀態「00」(412)及狀態「01」(413))。通常，於該MSB程式化階段期間，狀態「10」係程式化為「00」，及狀態「11」係程式化為「01」。
注意，圖4之程式化方案400解說關聯於從狀態410至狀態413之一狀態改變之一最大電壓偏移。已提議或建議若干個程式化方案以減少關聯於狀態改變之最大電壓偏移，及藉以減少由電壓偏移所致之ICI。
圖5A及5B共同地解說減少使相鄰單元遭受ICI之一替代 性MLC程式化方案500。如圖5A所示，於該LSB程式化階段期間，以與SLC程式化相似的方式將一記憶體單元從一狀態「11」程式化成一作為一暫時(或中間)狀態之狀態「x0」。在亦將相同字線中的相鄰單元LSB程式化之後，由於ICI之故，該分佈可能變廣，如圖5A之峰值510所示。之後，於該MSB程式化階段，如圖5B所示，「x0」狀態係程式化成「00」及「10」作為對應於輸入資料的最終狀態，否則將「11」狀態程式化成最終「01」狀態。通常，所有記憶體單元，除了「11」單元，在該MSB程式化階段從用於LSB資料之暫時程式化狀態再程式化成其最終狀態，使得可大量減少由相鄰單元所致之ICI。在最終狀態中的一單元將免受當其處於中間狀態時所經歷的ICI，因為其已再程式化至最終狀態。在最終狀態中的一單元將僅會遭受到其處於該最終狀態後所經歷的ICI。如上所指明，圖5A及5B之多步驟程式化序列(使用中間程式狀態)減少最大電壓變化，及因此減少由此等電壓變化所致之ICI。在圖5B中可看出，例如在該MSB程式化階段期間的最大電壓偏移係分別關聯於從狀態「11」至「01」與狀態「x0」至狀態「10」的轉變。此等電壓偏移顯著地小於圖4之從狀態「11」至「01」的最大電壓偏移。
圖6以進一步細節解說在一多位準單元(MLC)快閃記憶體器件160中的一範例性快閃單元陣列600。如圖6所示，該快閃單元陣列600儲存每一快閃單元ci 三個位元。圖6解說針對一區塊之快閃單元陣列架構，其中每一個範例性單元一般對應於儲存三個位元之一浮動閘極電晶體。該範例性單元陣列600由m個字線與n個位元線組成。一般言之，於目前多頁單元快閃記憶體中，在一單一單元內的位元屬於不同頁。在圖6之範例中，針對每一個單元的三個位元對應於三個不同頁，並且每一個字線儲存三頁。在下文討論中，一字線中的頁0、1及2係稱為下頁位準、中頁位準及上頁位準。
如上所示，一快閃單元陣列可進一步分區成偶數及奇數頁，其中例如具有偶數之單元(如圖6中的單元2及4)對應於偶數頁，及具有奇數之單元(如圖6中的單元1及3)對應於奇數頁。於此情況中，一頁(如頁0)在偶數單元中將包含一偶數頁(偶數頁0)，及在奇數單元中將包含一奇數頁(奇數頁0)。
單元間介面
如先前所示，ICI係單元之間之寄生電容的後果，及通常視為失真之最主要來源之一者。圖7解說由於來自若干個範例性干擾源單元720之寄生電容而出現在一目標單元710的ICI。圖7中所使用的記號如下：WL：字線；BL：位元線；BLo：奇數位元線；BLe：偶數位元線；以及C：電容。
ICI係由干擾源單元720所致，該等干擾源單元720在該目標單元710已程式化之後程式化。該ICI改變該目標單元710的電壓Vt 。在該範例性具體實施例中，假設一「自下而上」程式化方案，及字線i與i+1中的相鄰干擾源單元造成目標單元710之ICI。隨著一區塊之此自下而上程式化，ICI從較低字線i-1移除，且至多五個相鄰單元貢獻ICI作為干擾源單元720，如圖7所示。然而應注意，本文揭示之該等技術可歸納成來自其他字線(如字線i-1)之干擾源單元亦貢獻ICI的情況，如熟知本技術者人士所知。若來自字線i-1、i及i+1之干擾源單元貢獻ICI，則需考慮到至多八個最接近之相鄰單元。若較遠離該目標單元之其他單元的ICI貢獻量為可忽略的，則可忽略較遠離該目標單元之該等其他單元。通常，藉由分析該程式化序列方案(如自下而上或偶數/奇數技術)識別該等干擾源單元720，以識別在一給定目標單元710後程式化之干擾源單元720。
在範例性具體實施例中，由該等干擾源單元720在該目標單元710上造成之ICI可如下模型化：
其中ΔV t ( w,b ) 係干擾源單元(w,b)之Vt 電壓的變化，係目標單元(i,j)由於ICI之Vt 電壓的變化，及kx 、ky 及kxy 係x、y及xy方向的電容耦合係數。
通常，Vt 係代表儲存在一單元上且在一讀取操作期間獲得之資料的電壓。Vt 可藉由一讀取操作獲得，例如，作為一軟電壓值，其比每一單元儲存之位元數具有較高精確度，或作為一量化成一硬電壓位準之值，其與每一單元儲存之位元數的解晰度相同(例如，3位元用於3位元/單元快閃記憶體)。
系統位準考慮
圖8係併入以控制器為主之ICI減輕技術之一範例性快閃記憶體系統800的示意方塊圖。如圖8所示，該範例性快閃記憶體系統800包括一快閃記憶體控制系統810及一快閃記憶體區塊860，其由一介面850連接。該範例性快閃記憶體控制系統810一般在一或多個積體電路上包括一快閃記憶體控制器820及一讀取通道825。可(例如)使用眾所皆知之商業可用技術及/或產品實施該範例性快閃記憶體控制器820，如本文所修改以支援本發明之特徵及功能。
該範例性讀取通道825包括一信號處理單元830、一編碼器/解碼器區塊840及一或多個緩衝器845。應注意，術語「讀取通道」亦可包含寫入通道。在一替代性具體實施例中，該編碼器/解碼器區塊840及一些緩衝器845可實施在該快閃記憶體控制器820內。可使用(例如)眾所皆知之商業可用技術及/或產品實施該編碼器/解碼器區塊840及緩衝器845，如本文所修改以提供本發明之特徵及功能。
該範例性信號處理單元830包括一或多個處理器，其實施一或多個ICI減輕程序835，以下將結合(例如)圖10進一步論述。此外，在圖8所示之各種區塊之中的資料流亦於以下結合(例如)圖10進一步論述。通常，如以下結合圖10進一步論述，為了在一寫入操作期間執行ICI減輕技術，該一或多個ICI減輕程序835基於用於該等目標單元及干擾源單元的程式資料，產生欲儲存在該記憶體陣列870中之預補償程式值。
該範例性快閃記憶體區塊860包括一記憶體陣列870、一或多個緩衝器880及記憶體控制電路895。可使用眾所皆知之商業可用技術及/或產品實施該等緩衝器880。該範例性記憶體控制電路895進一步包括一或多個ISPP(遞增階躍脈衝程式化)功能898，其將經計算之預補償程式值寫入至該記憶體陣列870，如下結合圖11至13進一步論述。此外，該記憶體控制電路895亦可包括讀取功能性(例如，感測放大器)、偶數/奇數位元線選擇功能性及用於程式化之快取/緩衝儲存，如熟知本技術者人士所知。對於習知遞增階躍脈衝程式化技術的討論參見(例如)美國專利申請公開案第2008/0084751號；Ki-Tae Park等人之「A Zeroing Cell-to-Cell Interference Page Architecture With Temporary LSB Storing and Parallel MSB Program Scheme for MLC NAND Flash Memories」，IEEE固態電路期刊，第43卷，第4期，第919-928頁(2008年4月)；T.-S. Jung之「A 117-mm2 3.3-V only 128-Mb Multilevel NAND Flash Memory for Mass Storage Applications」，IEEE固態電路期刊，第31卷，第11期，第1575-1583頁(1996年11月)；及K.-D. Suh等人之「A 3.3 V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme」，IEEE固態電路期刊，第30卷，第11期，第1149-1156頁(1995年11月)，該文獻以引用方式併入本文中。雖然本發明主要係在ICI減輕的背景下說明，但本發明可應用在減輕任何干擾，如熟知本技術者人士所理解。
在所揭示之ICI減輕技術之各種具體實施例中，該範例性介面850可能要求傳達相關於一習知快閃記憶體系統的額外資訊，如代表關聯於干擾源單元之資訊的值。因此，該介面850可能需要具有一較高的容量(例如較多的輸入或輸出接針)，或比習知快閃記憶體系統的介面更快的速率。可視需要地(例如)根據2009年6月30日申請之標題為「Methods and Apparatus for Interfacing Between a Flash Memory Controller and a Flash Memory Array」之國際PCT專利申請案序號第PCT/US09/49328號(代理人檔案第08-0769號)之教導實施該介面850，該案以引用方式併入本文中，其(例如)使用雙倍資料速率(DDR)技術增加該介面850之資訊承載容量。
在一寫入操作期間，該介面850傳送欲儲存在該等目標單元中的預補償程式值，其一般使用頁或字線位準存取技術。對於範例性頁或字線位準存取技術之更詳細討論(例如)參見於2009年3月11日申請之國際專利申請案序號第PCT/US09/36810號，標題為「Methods and Apparatus for Storing Data in a Multi-Level Cell Flash Memory Device with Cross-Page Sectors,Multi-Page Coding and Per-Page Coding」，該文獻以引用方式併入本文中。一般而言，由於預補償程式值的數目一般會大於原始程式值的數目，故會要求代表預補償程式值的位元多於代表原始程式值的位元。因此，對於寫入側ICI減輕，該介面850需要比一習知介面傳送更多的資料。
在圖8的具體實施例中，一般係在最佳化用於邏輯電路之一處理程序技術中，在該快閃記憶體外部實施所揭示之寫入側ICI減輕技術，以實現最低的面積。然而，所付出的代價係必須在該介面850上傳送的額外干擾源單元資料。
圖9係根據一替代具體實施例，併入以記憶體為主之ICI減輕技術之一範例性快閃記憶體系統900的示意方塊圖。如圖9所示，該範例性快閃記憶體系統900包括藉由一介面950連接的一快閃記憶體控制系統910及一快閃記憶體區塊960。該範例性快閃記憶體控制系統910一般在一或多個積體電路上包括一快閃記憶體控制器920及一可選讀取通道925。該範例性讀取通道925包括一編碼器/解碼器區塊940及一或多個緩衝器945。在一替代性具體實施例中，該編碼器/解碼器區塊940及一些緩衝器945可實施在該快閃記憶體控制器920之內。可(例如)使用眾所皆知之商業可用技術及/或產品實施該範例性快閃記憶體控制器920，如本文所修改以支援本發明之特徵及功能。可使用眾所皆知之商業可用技術及/或產品實施該編碼器/解碼器區塊940及緩衝器945。
該範例性快閃記憶體區塊960包括一記憶體陣列970、一或多個緩衝器980、一信號處理單元985及記憶體控制電路995。皆可使用眾所皆知之商業可用技術及/或產品實施該等緩衝器980。該範例性信號處理單元985包括一或多個處理器，其實施一或多個ICI減輕程序990，以下(例如)結合圖10進一步論述。
此外，在圖9所示之各種區塊之中的資料流亦於以下結合(例如)圖10進一步論述。通常，如以下結合圖10進一步論述，為了在一寫入操作期間執行ICI減輕，該一或多個ICI減輕程序990基於從該快閃記憶體控制器910接收之用於該等目標單元及干擾源單元的程式資料，產生預補償程式值。
該範例性記憶體控制電路995進一步包括一或多個ISPP功能998，其以圖8相似的方式將經計算之預補償程式值寫入至該快閃記憶體陣列970中及如以下結合圖11至13進一步論述。此外，該記憶體控制電路995亦可包括讀取功能性(例如，感測放大器)、偶數/奇數位元線選擇功能性及用於程式化之快取/緩衝儲存，如熟知本技術者人士所知。
相對於一習知快閃記憶體系統，在所揭示之ICI減輕技術之各種具體實施例中，該範例性介面950可能需要傳達額外資訊，如代表關聯於干擾源單元之資訊的值。因此，該介面950可能需要具有一較高的容量(例如較多的輸入或輸出接針)，或比習知快閃記憶體系統的介面更快的速率。可視需要地(例如)根據2009年6月30日申請之標題為「Methods and Apparatus for Interfacing Between a Flash Memory Controller and a Flash Memory Array」之國際PCT專利申請案序號第PCT/US09/49328號(代理人檔案第08-0769號)之教導實施該介面950，該案以引用方式併入本文中，其(例如)使用雙倍資料速率(DDR)技術增加該介面950之資訊承載容量。
在一寫入操作期間，該介面950傳送欲儲存在該目標單元及該干擾源單元中的程式資料，及在該快閃記憶體960內計算該等預補償程式值。該介面950例如會傳送用於具有該目標單元之頁的程式資料，如在一習知快閃記憶體系統中，此外該介面950亦會傳送用於具有該等干擾源單元之相鄰字線或偶數或奇數位元線的程式資料。一般而言，會要求代表此程式資料的位元少於代表預補償程式值的位元。因此，對於寫入側ICI減輕技術，介面950要求的頻寬一般比介面850要少。然而，所付出的代價係使用一般最佳化用於記憶體而非邏輯電路之用以製造該快閃記憶體的記憶體處理技術，在該記憶體內部實施該寫入側ICI減輕程序。
應注意，可在該快閃記憶體控制系統810、910及/或該快閃記憶體區塊860、960中計算出運用在圖8及9之ICI減輕技術之各種具體實施例中的電容耦合係數k x 、k y 及k xy 。需要將該等電容耦合係數k x 、k y 及k xy 傳送至各別介面850、950上。應注意，可以一連續、偶發或週期性為基礎調適及更新該等電容耦合係數。
如先前所示，本發明之各種態樣提供信號處理技術以減輕ICI。除了這些益處之外，達到ICI減輕之信號處理方法不受技術及實體限制的束縛。通常，如下文所述，以即將儲存在干擾源單元720中的程式電壓的知識，可在目標單元710之程式化期間完成寫入側ICI減輕。
寫入側ICI減輕
圖10係描述併入本發明之特徵之一寫入側ICI減輕程序1000之一範例性實施方案的流程圖。如上結合圖8及9所述，一般係藉由該快閃記憶體控制系統810中的信號處理單元830或該快閃記憶體960中的信號處理單元985實施該寫入側ICI減輕程序1000。如圖10所示，首先於步驟1010期間，該寫入側ICI減輕程序1000獲得欲寫入至在快閃記憶體700中之一或多個目標單元710的程式資料。如先前所示，可在(例如)於2009年3月11日申請之國際專利申請案序號第PCT/US09/36810號，標題為「Methods and Apparatus for Storing Data in a Multi-Level Cell Flash Memory Device with Cross-Page Sectors,Multi-Page Coding and Per-Page Coding」中找到範例性頁或字線位準存取技術的更詳細討論，該案以引用方式併入本文中。
之後，於步驟1020期間，對於一目標單元710，該寫入側ICI減輕程序1000獲得用於稍後欲程式化之至少一個相鄰單元720之程式資料之一或多個位元。應注意，於步驟1020期間獲得之干擾源單元720可關聯於一記憶體700中的相鄰頁，及該寫入側ICI減輕程序1000可能必須等待直到用於該等干擾源單元720的程式資料變為可用為止。用於目標單元及潛在干擾源單元之程式資料可儲存在(例如)緩衝器845或980中，直到用於該等干擾源單元的所有值變為可用為止。此等緩衝器可儲存(例如)具有目標單元的頁，以及在相鄰字線或相鄰偶數或奇數位元線中之x、y或xy方向中的相鄰頁，直到已收集一足夠量的資料執行ICI減輕為止。可將來自一先前寫入程序之用於潛在干擾源單元的程式資料使用在該等緩衝器中。如先前所示，藉由分析該程式化序列方案(如自下而上或偶數/奇數技術)識別該等干擾源單元720，以識別在一給定目標單元710後程式化之干擾源單元720。
在步驟1030期間，該寫入側ICI減輕程序1000預補償用於該目標單元的ICI。以下列等式獲得補償用於該預期ICI之該目標單元710的新程式電壓：
其中PV t 係原始程式電壓或目標臨限電壓；PV tc 係ICI消去後的新程式電壓或目標臨限電壓，及ΔV c 係ICI消去項。
通常，基於該等干擾源單元720的耦合係數及電壓變化計算出等式(2)的ICI減輕項。如先前所示，在圖7的範例性具體實施例中，該等干擾源單元720包括在相同字線及上方相鄰字線中的單元。視需要地，亦會考慮到在下方相鄰字線中的干擾源單元，若其造成ICI的話。因此，減輕由於ICI造成之電壓分佈的偏移及加寬。
可如下計算出該ICI減輕項：
其中，當將電壓位準l 程式化至單元(w,b)時，ΔV t (w,b) (l) 係單元(w,b)之V t 電壓的變化；係電壓位準(對於3個位元/單元，L =8)；及k x 、k y 及k xy 係電容耦合係數。注意，可將不同電壓位準l 程式化至不同的目標單元及干擾源單元。
對於ΔV t (w,b) (l) 如可使用V t 電壓的預期或平均變化。最後，於步驟1040期間，將在步驟1030期間計算用於該目標單元710的預補償程式值提供至快閃記憶體860、960。
ICI輕簡化方案
A.多步驟頁程式化序列
如上所述，圖5A及5B解說一範例性多步驟頁程式化序列。本發明之一態樣認知到，當應用一多步驟頁程式化序列至一MLC快閃記憶體器件600時，中間程式化期間顯現的ICI會藉由最終上頁的後續程式化扺消。通常，該上頁(MSB)的最終程式化再程式化及縮緊該等最終經程式化電壓的分佈，及因此消去施加在該中間狀態的ICI。因此，在本發明之一具體實施例中，僅會在該最終最上頁(MSB)程式化時消去ICI。視情況而消去用於下頁之程式化(即，中間狀態)的ICI，但是一般而言不要求達到良好的錯誤率性能。例如，對於圖6的三位元/單元快閃記憶體器件600，可忽略下頁及中頁的中間程式化。
通常，對於寫入側ICI減輕，要求例如在相鄰字線或位元線中之干擾源單元之程式位準1的知識。一般而言，等式(3)中有L個不同的ΔV t (l )值。在圖6的範例性MLC快閃記憶體單元陣列600中，例如，在每一單元具有三個位元之該MLC快閃記憶體單元陣列600中，L係等於8。然而，本發明之一態樣認知到，取決於所運用之程式化演算法，僅有M個不同的ΔV t (l )可用以近似描述出該L個不同的ΔV t (l )值，其中M<L。對於圖5B所示之範例性程式化方案，其充份考慮到M=3個不同的ΔV t (l )，因為從「11」至「01」及「x0」至「10」的轉變具有近似相同的電壓偏移。更複雜的ICI減輕程序會考慮到L=4個不同的ΔV t (l )值，用於「11」至「11」、「11」至「01」、「x0」至「00」及「x0」至「10」之所有可能的轉變。在圖7的具體實施例中，由於有五個造成ICI的相鄰單元720，故等式(2)及(3)中之相異值ΔV c 的數目係M 5 而非L 5 。因此，當M<L時，需要計算出之相異值ΔV c 的數目會明顯地減小。
當運用一多步驟頁程式化序列於圖7所示之範例性快閃記憶體時，圖10之以控制器為主或以記憶體為主之ICI減輕程序1000實施如下。頁資料係暫時儲存在緩衝記憶體845或980中，且不會寫入至快閃記憶體器件870、970，直到用於上方相鄰字線之上方頁資料可用為止。各別ICI減輕區塊835或990基於此等資料位元來計算新的程式電壓(預補償程式值)，如上結合圖10所述。若(例如)由於一電力中斷或停止運轉，該電源供應電壓下降至低於一臨限電壓，則儲存在該緩衝記憶體845或980中的資料可寫入至該快閃記憶體870、970中(或另一非揮發性記憶體)，以避免資料損失。
例如，當程式化一3位元/單元快閃記憶體中的一中間頁時，上述之寫入側ICI減輕不僅僅可應用在最終狀態，並且可應用在中間狀態。應注意，多步驟頁程式化考慮會影響一快閃記憶體的讀取及寫入。一旦程式化至一中間狀態，則一單元可無限期地維持在中間狀態中。
B. X-Y方向中的忽略電容耦合係數
如先前所示，在該範例性具體實施例中，等式(3)考慮電容耦合係數k x 、k y 及k xy 以解決圖7所示之範例性快閃記憶體中之一目標單元710與至多五個相鄰干擾源單元720之間的ICI。然而，本發明之另一態樣認知到k xy <<k x <k y 。因此，於等式(3)中可忽略x-y方向中的電容耦合k xy ，及ICI減輕項變成：
相異值△V c 之數目接著減小至L 3 而非L 5 ，如等式(3)所給出。可進一步藉由僅考慮M<L相異電壓偏移△V c 減小相異值△V c 之數目。需要計算出之相異值△V c 之數目接著會減小至M 3 。通常，於ICI減輕簡化方案A及B中，相異值△Vc 之數目由M k 給出，其中k係經考慮之干擾源單元的數目及M係考慮之相異電壓偏移數。用於寫入側減輕之等式(3)可經簡化，如本文所述。藉由減小相異值△V c 之數目，預補償程式值之數目亦可減小，如等式(2)中所見。此有助於例如 減少需要在介面850上傳送的資料量，且結果係，與不會減小相異值△V c 之數目的一寫入側減輕方案相比，藉由僅考慮M<L相異電壓偏移△V t (l )，其可減小該介面850的容量(就接針或傳輸速率而言)。
C. 用於偶數/奇數程式化之X方向中的忽略係數
如上結合圖3所述，一範例性偶數/奇數程式化序列選出一偶數或奇數位元線單元，並以所指定的順序循序地程式化(自下而上)。本發明之另一態樣認知到，針對偶數或奇數頁任一者(例如，若奇數頁在偶數頁後程式化，則係針對奇數頁)，可忽略x方向中的耦合。因此，針對奇數頁，等式(3)中的ICI減輕項簡化成： 其中，需要計算出之相異值△V c 之數目減小至僅為M。具有奇數及偶數位元線之平行程式化的一些快閃記憶體架構允許省略x耦合，但隨帶少許性能損失。通常，等式(5)可用於偶數及奇數頁兩者，以降低硬體複雜性。用於寫入側減輕之等式(3)可經簡化，如本文所述。
改進之ISPP技術
根據本發明之一態樣，提供經改進之ISPP技術，用於針對一電壓位準或資料狀態程式化複數個臨限電壓。在以下結合圖12所述之範例性具體實施例中，所揭示之ISPP程序1200使用一程式化階段及複數個驗證階段程式化一快閃記憶體器件之每一個電壓位準。在以下結合圖13所述之另一範例性具體實施例中，所揭示之ISPP程序1300使用一程式化階段及複數個驗證階段程式化一快閃記憶體器件之所有電壓位準，其中該等電壓位準之至少一個包括複數個程式電壓或經程式化之目標臨限電壓。
除了這些應用之外，可運用所揭示之ISPP技術以程式化用於單元干擾之經計算預補償程式值，如該範例性寫入側ICI減輕程序。如以上結合等式(2)所述，PV tc 係新程式電壓或ICI減輕之後的目標臨限電壓。因此，在相同字線中儲存相同資料或電壓位準之單元之中的程式電壓有所不同，因為此些程式電壓取決於相鄰單元中的經儲存資料。
可使用任何數目的範例性信號(諸如電壓位準、電流位準或電阻位準)代表本文所述之信號位準(於上結合圖2所述中，亦稱為資料狀態)。在一範例性實施方案中，每一儲存元件運用四個可能資料狀態來儲存兩個位元之資料於每一記憶體單元中。每一個可能資料狀態具有至少一個對應的程式值，諸如一對應程式電壓(亦稱為一目標臨限電壓)、程式電流或程式電阻。當運用所揭示之ISPP技術程式化用於單元干擾之經計算之預補償程式值時，例如，一給定資料狀態或信號位準可具有複數個對應程式值。
圖11係描述一習知ISPP程序1100之流程圖。針對習知遞增階躍脈衝程式化技術的一討論參見(例如)美國專利申請公開案第2008/0084751號；Ki-Tae Park等人之「A Zeroing Cell-to-Cell Interference Page Architecture With Temporary LSB Storing and Parallel MSB Program Scheme for MLC NAND Flash Memories」，IEEE固態電路期刊，第43卷，第4期，第919-928頁(2008年4月)；T.-S. Jung之「A 117-mm2 3.3-V only 128-Mb Multilevel NAND Flash Memory for Mass Storage Applications」，IEEE固態電路期刊，第31卷，第11期，第1575-1583頁(1996年11月)；及K.-D. Suh等人之「A 3.3 V 32 Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme」，IEEE固態電路期刊，第30卷，第11期，第1149-1156頁(1995年11月)，該文獻以引用方式併入本文中。通常，該習知ISPP程序1100程式化相同的程式電壓至在一整體字線中儲存相同資料或電壓位準的所有單元，及在該整體字線中僅會達成一個目標臨限電壓用於一個電壓位準(例如結合圖2亦稱為一資料狀態)。例如，對於每一單元儲存兩個位元的一多位準單元而言，其具有四個電壓位準或狀態。
如圖11所示，首先於步驟1110期間，該習知ISPP程序1100載入頁資料。於一習知程式化程序中，僅會載入具有該等目標單元的頁(即，將會被程式化的頁)。一般而言，一快閃記憶體將會以增加電壓位準的順序逐步地程式化單元。最初，選擇以目前電壓位準(或一較高電壓位準)程式化的所有單元。經選擇的單元於步驟1120期間藉由施加一程式化脈衝而程式化。其後，於步驟1130期間執行一驗證階段，以判斷該等經選擇的單元是否已達到所需目標臨限電壓。於步驟1130期間，取消選擇已達到或超過目標臨限電壓的任何經驗證單元。通常，一驗證階段從該快閃記憶體器件中讀取一或多個讀取值，且比較該等經讀取值與一用於所需程式電壓或目標臨限電壓的臨限值。
於步驟1140期間執行一測試，以判斷所有單元是否已經程式化。若在步驟1140期間判斷出所有該等單元未遭程式化，則程式控制回到步驟1120以增加該程式化脈衝以進一步程式化剩餘的單元至其目標臨限電壓。然而，若在步驟1140期間判斷出所有該等單元已遭程式化，則於步驟1160終止程式控制。
本發明認知到，對於一頁或字線中儲存相同資料之單元，由於取決於儲存在相鄰單元中之資料的不同單元間干擾效應，用於範例性ICI減輕技術之程式電壓調整可有所不同。如上所述，對於範例性寫入側ICI減輕，通常要求(例如)在相鄰字線或位元線中之干擾源單元之程式位準1的知識。通常言之，等式(3)中有L個不同的ΔV t (l )值用於k個干擾源單元720之每一者。因此，具有N =L k 個可能預補償程式值用於每一個電壓位準。
在圖6的範例性MLC快閃記憶體單元陣列600中，例如，在每一單元具有三個位元之該MLC快閃記憶體單元陣列600中，L係等於8。然而，本發明之一具體實施例認知到，取決於所運用的程式化演算法，僅有M個不同的ΔV t (l )可用以近似地描述該L個不同ΔV t (l )值，其中M<L。然後，僅需計算出N =M k 個預補償程式值用於一電壓位準，及僅需應用到N =M k 個驗證階段。因此，減少驗證階段的數目。減少驗證階段的數目具有減少程式化時間的益處，其增加寫入速度。在一範例性實施方案中，假設僅有上方相鄰單元720造成目標單元710上的主要ICI耦合。因此，用於一個電壓位準之可能程式電壓之數目限制在M個位準(此可視作上述所揭示之ICI減輕技術之一複雜性減小版本)，及僅需應用到M個驗證階段。因此，更進一步地減少程式化時間。若一給定快閃記憶體具有兩個信號位準，且僅具有一個干擾源單元720，則M係等於2。同樣地，若一給定快閃記憶體運用一多步驟頁程式化序列，如下進一步所論述，且僅具有一個干擾源單元720及在MSB頁之程式化期間應用寫入側ICI消去，則用於一個電壓位準的M亦等於2。應注意，用於一電壓位準的預補償程式電壓之數目N不需要與所有電壓位準相同，且每一個電壓位準可具有一相異數N。
本發明之一態樣提供一改進之ISPP程序1200，如下結合圖12所論述，其針對每一個電壓位準程式化複數個不同程式電壓。通常，當一快閃記憶體器件具有複數個程式電壓時，該等程式電壓之每一者可關聯於複數個不相連群之一者。於程式化該快閃記憶體器件期間，每一個程式化階段包括複數個驗證階段。用於一給定不相連群之驗證階段的數目等於在該給定不相連群之部件中的數目。例如，每一個不相連群可對應於一不同的電壓位準(例如，電壓臨限值)。每一個不相連群具有若干個部件，其可不同於其他不相連群。如先前所示，可搭配用於快閃記憶體之任何儲存機制運用本發明，諸如使用電壓、電流或電阻以代表經儲存的資料，如熟知本技術者人士所知。
圖12係描述併入本發明之特徵之一ISPP程序1200的流程圖。通常，所揭示之ISPP程序1200在複數個程式化步驟中程式化複數個電壓位準至一字線，其中用於至少一電壓位準之一程式化步驟包括一程式化階段及複數個驗證階段。因此，在該等程式化步驟之至少一者中，以對應複數個驗證階段驗證經程式化之電壓位準。以此方式，對於在一頁中儲存相同資料的單元，用於範例性ICI減輕技術之程式電壓調整可有所不同。
如圖12所示，首先於步驟1210期間，所揭示之ISPP程序1200載入頁資料，其包括用於目標單元及干擾源單元的資料，如上文及標題為「Methods and Apparatus for Write-Side Intercell Interference Mitigation in Flash Memories」之國際專利申請案序號第PCT/US09/49327號所述，該案以引用方式併入本文中。例如，此頁資料包含欲程式化之目前頁及額外頁，諸如包含干擾源單元之相鄰頁。基於在該經載入之頁資料中的位元，於步驟1215期間決定待寫入至在該快閃記憶體器件中單元的預補償程式值。例如，根據等式(2)及(3)計算出該等預補償程式值。如上所示，一快閃記憶體將典型地以遞增電壓位準的順序逐步地程式化單元。最初，選擇以目前電壓位準(或一較高電壓位準)程式化的所有單元。在步驟1220期間以該等預補償程式值程式化經選擇之單元。其後，在步驟1230-1至1230-N期間(統稱為「步驟1230」)執行複數個驗證階段N，以判斷該等經選擇之單元是否已達到所需程式電壓或目標臨限電壓。驗證階段的數目N係等於用於目前電壓位準之相異可能預補償程式值的數目。於步驟1230期間，取消選擇已達到或超過目標臨限電壓的任何經驗證單元。例如，如上述，用於每一個電壓位準之相異可能預補償程式值的數目通常係N =L k 。於本文所述之各種簡化方案中，相異可能預補償程式值的數目可減小至N =M k 或甚至為N =M 。
應再次注意，用於一電壓位準之預補償程式值的數目N不需要與所有電壓位準相同，而且每一個電壓位準可具有一相異數N(例如，對於至少二個電壓位準，其驗證階段之對應數目N可不同)。
因此，在步驟1220期間的每個程式階段之後，於步驟1230期間應用N個驗證階段，以達到用於一個電壓位準之N個不同的程式電壓或目標電壓臨限值，用於一頁中之不同單元。例如，在本文所述之範例性具體實施例中，N係等於二。因此，在步驟1220期間的每個程式階段之後，於步驟1230期間應用二個驗證階段，以確認每一個電壓位準需要二個不同的程式電壓。在該範例性具體實施例中，驗證1確認一第一目標電壓臨限值，及驗證2確認一第二目標電壓臨限值。驗證1的目標電壓臨限值低於驗證2的目標電壓臨限值。需要程式化至第一目標電壓的該些單元不需要在驗證2期間被驗證。另一方面，需要程式化至第二目標電壓的該些單元不需要在驗證1期間被驗證。對於未來的程式化階段，會取消選擇在該等驗證階段期間被判斷出已充分程式化的單元。
於步驟1240期間執行一測試，以判斷出需要以目前電壓位準程式化的單元是否已遭程式化。若在步驟1240期間判斷出所有該等單元未遭程式化，則程式控制回到步驟1220以增加該程式化脈衝以進一步程式化剩餘的單元至目標臨限電壓。然而，若在步驟1240期間判斷出所有該等單元已遭程式化，則程式控制進行至步驟1250。
於步驟1250期間執行一測試，以判斷出是否要程式化額外電壓位準。若在步驟1250期間判斷出需程式化額外電壓位準，則程式控制回到步驟1220，以程式化下一位準。然而，若在步驟1240期間判斷出所有該等位準已遭程式化，則於步驟1260終止程式控制。
圖13係描述併入本發明之特徵之一ISPP程序1300之一替代性實施方案的流程圖。通常，所揭示之ISPP程序1300在一單一反覆過程中程式化用於一快閃記憶體器件的所有電壓位準。如圖13所示，首先於步驟1310期間，所揭示之ISPP程序1300載入頁資料，其包括用於目標單元及干擾源單元的資料，如上文及標題為「Methods and Apparatus for Write-Side Intercell Interference Mitigation in Flash Memories」之國際專利申請案序號第PCT/US09/49327號所述，該案以引用方式併入本文中。基於在該經載入之頁資料中的位元，於步驟1315期間決定預補償程式值，其會寫入至在該快閃記憶體器件中的單元。根據等式(2)及(3)計算出該等預補償程式值。經選擇之單元在步驟1320期間以該等用於所有位準之預補償程式值程式化。其後，在步驟1330-1至1330-N期間(統稱為「步驟1330」)執行複數個驗證階段N，以判斷該等經選擇之單元是否已達到目標臨限電壓。N係等於欲程式化之預補償程式值的總數。於步驟1330期間，取消選擇已達到或超過所需目標臨限電壓或程式電壓的任何經驗證單元，使得不需再進一步程式化。應注意，於步驟1330期間所驗證之驗證階段的數目N超出電壓位準或資料狀態的數目，因為至少一個電壓位準或資料狀態具有複數個程式電壓。此等程式電壓(例如)係預補償程式值，以減輕單元間干擾或其他干擾機制的效應。在本文所述之各種範例性寫入側ICI消去技術中，例如，因為具有L個位準，故N可等於Lx L k 、Lx M k 或Lx M ，且對於每一個位準，計算出Lk 、Mk 或M個預補償程式值。若考慮經抹除之狀態一般未經程式化的話，則N例如等於(L-1)x Mk 或(L-1)x M。應注意，在一多步驟程式化序列中，於最終狀態經程式化之後，L可意指位準之數目，例如如圖5B所示，其中L等於4，或者可意指中間位準之數目，如圖5A所示(其中L=2)。
因此，在步驟1320期間的每個程式階段之後，於步驟1330期間應用N個驗證階段，以達到N個不同的程式電壓或目標電壓臨限值，其中N超過關聯於一頁之電壓位準或資料狀態的數目(未把抹除狀態計算在內，因為該抹除狀態一般未經程式化)。例如，當將所揭示之技術應用於結合圖5A及5B所述之範例性二位元/單元快閃記憶體的LSB頁之程式化時，根據本發明，N係大於一，但於一習知程式化方法中時，由於僅有一個關聯於狀態「x0」之目標臨限電壓需要被程式化及驗證，故N係等於二。當將所揭示之技術應用於結合圖5A及5B所述之範例性2位元/單元快閃記憶體的MSB頁程式化時，根據本發明，N係大於三，但於一習知程式化方法中時，由於僅有三個關聯於狀態「01」、「00」及「10」之目標臨限電壓需要被程式化及驗證，故N係等於三。於步驟1340期間執行一測試，以判斷出所有該等單元是否已遭程式化(即，已達到所需目標臨限電壓)。若在步驟1340期間判斷出所有該等單元未遭程式化，則程式控制回到步驟1320以增加該程式化脈衝以進一步程式化剩餘的單元至其所需目標臨限電壓。然而，若在步驟1340期間判斷出所有該等單元已遭程式化，則於步驟1360終止程式控制。
應注意，當最終狀態已遭程式化時，如圖5B所示，或當中間狀態已遭程式化時，如圖5A所示，可使用所揭示之程式化技術，其使用多驗證階段。
程序、系統及製造物品細節
雖然本文中的若干流程圖說明一範例性步驟序列，但可改變該序列，其亦係本發明之一具體實施例。該演算法之各種置換係考慮為本發明之替代具體實施例。雖然如熟習此項技術者人士所明白已相對於一軟體程式中之處理步驟說明本發明之範例性具體實施例，但可如一軟體程式中之處理步驟、以藉由電路元件或狀態機之硬體、或軟體與硬體兩者之組合來在數位域中實施各種功能。此種軟體可運用在，例如，一數位信號處理器、特定應用積體電路、微控制器或通用電腦之內。可在實施於一積體電路內的電路內體現此類硬體與軟體。
因而，可按用於實踐該些方法之方法及裝置的形式來體現本發明之功能。可按程式碼的形式來體現本發明之一或多個態樣，例如無論是否儲存於一儲存媒體中，載入至一機器中及/或藉由一機器執行，或透過某一傳輸媒體發射，其中當該程式碼係載入至一諸如電腦之機器中並藉其執行時，該機器成為一用於實踐本發明之裝置。當在一通用處理器上實施時，該程式碼段與該處理器組合以提供一類似於特定邏輯電路操作之一器件。亦可在一積體電路、一數位信號處理器、一微處理器及一微控制器之一或多者中實施本發明。
如此技術中所熟知，可將本文中論述之方法及裝置分配為一製造物品，其本身包含其上體現電腦可讀取碼構件的電腦可讀取媒體。該電腦可讀取程式碼構件可操作以結合電腦系統實施全部或一些該等步驟，以執行本文中論述的方法或建立本文中論述的裝置。該電腦可讀取媒體可以係一可記錄媒體(例如，軟碟、硬碟機、光碟、記憶卡、半導體器件、晶片、特定應用積體電路(ASIC))，或可以係一傳輸媒體(例如，包含光纖之網路、全球資訊網、電纜、或使用分時多重近接、分碼多重近接之無線通道、或其他射頻通道)。可使用可儲存適合於與一電腦系統一起使用之資訊的任何熟知或開發之媒體。該電腦可讀取碼構件係用於允許一電腦讀取指令及資料的任何機制，諸如磁性媒體上之磁性變更或光碟之表面上之高度變更。
本文中所述之電腦系統及伺服器各包含一記憶體，其將組態相關聯的處理器以實施本文中揭示的方法、步驟及功能。該等記憶體可以係分散式或局域的，並且該等處理器可以係分散式或單一的。可將該等記憶體實施為電性、磁性或光學記憶體或此等記憶體或其他類型的儲存器件之任何組合。此外，術語「記憶體」應足夠廣義地解釋為包含能夠自藉由一相關聯的處理器所存取之可定址空間中的一位址讀取或係寫入至該位址的任何資訊。使用此定義，網路上的資訊仍在記憶體內，因為相關聯的處理器可自該網路擷取該資訊。
應明白，本文中顯示及說明的具體實施例及變更僅解說本發明之原理，並且熟習此項技術者可實施各種修改而不脫離本發明之範疇及精神。
100．．．快閃記憶體系統
110．．．快閃記憶體控制系統
120．．．快閃記憶體控制器
140．．．編碼器/解碼器區塊
145．．．緩衝器
160．．．快閃記憶體區塊/快閃記憶體/多位準單元(MLC)快閃記憶體器件
170．．．記憶體陣列/多位準單元快閃記憶體
180．．．緩衝器
300．．．快閃記憶體單元陣列/單元陣列區段
600．．．快閃記憶體單元陣列/MLC快閃記憶體器件
700．．．快閃記憶體
710．．．目標單元
720．．．干擾源單元
800．．．快閃記憶體系統
810．．．快閃記憶體控制系統
820．．．快閃記憶體控制器
825．．．讀取通道
830．．．信號處理單元
835．．．ICI/減輕程序/ICI減輕區塊
840．．．編碼器/解碼器區塊
845．．．緩衝器/緩衝記憶體
850．．．介面
860．．．快閃記憶體區塊/快閃記憶體
870．．．記憶體陣列/快閃記憶體器件/快閃記憶體
880．．．緩衝器
895．．．記憶體控制電路
898．．．ISPP(遞增階躍脈衝程式化)功能
900．．．快閃記憶體系統
910．．．快閃記憶體控制系統
920．．．快閃記憶體控制器
925．．．可選讀取通道
940．．．編碼器/解碼器區塊
945．．．緩衝器
950．．．介面
960．．．快閃記憶體區塊/快閃記憶體
970．．．記憶體陣列/快閃記憶體器件/快閃記憶體
980．．．緩衝器/緩衝記憶體
985．．．信號處理單元
990．．．ICI減輕程序/ICI減輕區塊
995．．．記憶體控制電路
998．．．ISPP功能
圖1係一習知快閃記憶體系統的示意方塊圖；
圖2解說針對圖1之範例性多位準單元快閃記憶體的範例性臨限電壓分佈；
圖3解說在一多位準單元(MLC)快閃記憶體器件中的一範例性快閃單元陣列之架構；
圖4解說針對圖2之電壓指派方案之一範例性兩階段MLC程式化方案；
圖5A及5B共同地解說減少使相鄰單元遭受ICI之一替代性MLC程式化方案；
圖6以進一步細節解說在一多位準單元(MLC)快閃記憶體器件中的一範例性快閃單元陣列；
圖7解說由於來自若干個範例性干擾源單元之寄生電容而出現在一目標單元的ICI；
圖8係併入以控制器為主之ICI減輕技術之一範例性快閃記憶體系統的示意方塊圖；
圖9係併入以記憶體為主之ICI減輕技術之一範例性快閃記憶體系統的示意方塊圖；
圖10係描述併入本發明之特徵之一寫入側ICI減輕程序之一範例性實施方案的流程圖；
圖11係描述一習知ISPP(遞增階躍脈衝程式化)程序的流程圖；
圖12係描述併入本發明之特徵之一ISPP程序的流程圖；以及
圖13係描述併入本發明之特徵之一替代性ISPP程序的流程圖。
800．．．快閃記憶體系統
810．．．快閃記憶體控制系統
820．．．快閃記憶體控制器
825．．．讀取通道
830．．．信號處理單元
835．．．ICI/減輕程序/ICI減輕區塊
840．．．編碼器/解碼器區塊
845．．．緩衝器/緩衝記憶體
850．．．介面
860．．．快閃記憶體區塊/快閃記憶體
870．．．記憶體陣列/快閃記憶體器件/快閃記憶體
880．．．緩衝器

Claims (10)

  1. 一種用於程式化一快閃記憶體器件之方法，其包括：針對一給定信號位準程式化該快閃記憶體器件，其中該給定信號位準對應至複數個程式值，及藉由自一原始程式值減去一消去項(cancellation term)而針對該給定信號位準計算該複數個程式值之至少一者；其中該程式化步驟包括一程式化階段(phase)及複數個驗證階段，其中針對該給定信號位準，該複數個驗證階段之至少二者對應至不同的程式值。
  2. 如請求項1之方法，其中重複該程式化步驟，直到針對該給定信號位準的所有單元皆被程式化為止。
  3. 如請求項1之方法，其中針對一或多個額外信號位準重複該程式化步驟。
  4. 如請求項1之方法，其中該複數個程式值包括預補償下列一或多者之程式值：單元間干擾；後退型樣相依性；程式干擾；讀取干擾；及額外雜訊。
  5. 如請求項1之方法，其中使用一電壓、一電流及一電阻之一或多者代表該信號位準或該程式值之一或多者。
  6. 一種用於程式化一快閃記憶體器件之系統，其包括：一記憶體；以及至少一個處理器，其耦合至該記憶體，該處理器係操作以： 針對一給定信號位準程式化該快閃記憶體器件，及藉由自一原始程式值減去一消去項而針對該給定信號位準計算該複數個程式值之至少一者；其中該給定信號位準對應至複數個程式值，其中該程式化包括一程式化階段及複數個驗證階段，其中針對該給定信號位準，該複數個驗證階段之至少二者對應至之不同的程式值。
  7. 如請求項6之系統，其中重複該程式化，直到針對該給定信號位準的所有單元皆被程式化為止。
  8. 如請求項6之系統，其中針對一或多個額外信號位準重複該程式化。
  9. 如請求項6之系統，其中該複數個程式值包括預補償下列一或多者之程式值：單元間干擾；後退型樣相依性；程式干擾；讀取干擾；及額外雜訊。
  10. 如請求項6之系統，其中使用一電壓、一電流及一電阻之一或多者代表該信號位準及該程式值之一或多者。
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