JP2011529241A - フラッシュ・メモリにおいて信号レベルごとに複数のプログラム値をプログラミングするための方法および装置 - Google Patents
フラッシュ・メモリにおいて信号レベルごとに複数のプログラム値をプログラミングするための方法および装置 Download PDFInfo
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Abstract
Description
本出願は、参照によりそれぞれ本明細書に組み込まれている、2008年7月22日に出願した米国仮特許出願第61/135,732号、および2008年9月30日に出願した米国仮特許出願第61/194,751号の優先権を主張する。
マルチレベル・セルNANDフラッシュ・メモリにおいて、しきい値検出器が、或る特定のセルに関連する電圧値を、事前定義されたメモリ状態に変換するのに通常、使用される。図2は、参照により本明細書に組み込まれている米国特許第6,522,580号の教示に基づく、図1の例示的なマルチレベル・セル・フラッシュ・メモリ170に関する例示的なしきい値電圧分布を示す。一般に、セルのしきい値電圧は、セルが或る量の電流を伝導するようにセルに印加される必要がある電圧である。しきい値電圧は、セルの中に格納されたデータに関する測度である。
前述したとおり、ICIは、セル間の寄生静電容量の結果であり、一般に、歪みの最も顕著な原因の1つであると考えられる。図7は、いくつかの例示的なアグレッサ・セル720からの寄生静電容量に起因してターゲット・セル710に関して存在するICIを示す。以下の表記が図7において使用される。
WL:ワード線
BL:ビット線
BLo:奇ビット線
BLe:偶ビット線、および
C:静電容量。
図8は、コントローラ・ベースのICI軽減技術を組み込む例示的なフラッシュ・メモリ・システム800の概略ブロック図である。図8に示されるとおり、例示的なフラッシュ・メモリ・システム800は、インタフェース850によって接続された、フラッシュ制御システム810と、フラッシュ・メモリ・ブロック860とを備える。例示的なフラッシュ制御システム810は、通常、1つまたは複数の集積回路上に、フラッシュ・コントローラ820と、読み取りチャネル825とを備える。例示的なフラッシュ・コントローラ820は、本発明の特徴および機能をサポートするようにこの場合、変形される、例えば、よく知られた市販の技術および/または製品を使用して実施されることが可能である。
図10は、本発明の特徴を組み込む書き込み側ICI軽減プロセス1000の例示的な実施例を説明する流れ図である。図8および図9に関連して前述したとおり、書き込み側ICI軽減プロセス1000は、通常、フラッシュ制御システム810における信号処理ユニット830、またはフラッシュ・メモリ960における信号処理ユニット985によって実施される。図10に示されるとおり、書き込み側ICI軽減プロセス1000は、ステップ1010中にフラッシュ・メモリ700における1つまたは複数のターゲット・セル710に書き込まれるべきプログラム・データを最初に獲得する。前述したとおり、例示的なページ・レベル・アクセス技術またはワード線レベル・アクセス技術のより詳細な説明は、例えば、参照により本明細書に組み込まれている、2009年3月11に出願した、「Methods and Apparatus for Storing Data in a Multi−Level Cell Flash Memory Device with Cross−Page Sectors,Multi−Page Coding and Per−Page Coding」という名称の国際特許出願PCT/US09/36810号において見ることができる。
A.マルチステップ・ページ・プログラミング・シーケンス
前述したとおり、図5Aおよび図5Bは、例示的なマルチステップ・ページ・プログラミング・シーケンスを示す。本発明の或る態様は、マルチステップ・ページ・プログラミング・シーケンスがMLCフラッシュ・デバイス600に適用される際、中間プログラミング中に出現するICIは、最終の上位ページの後のプログラミングによって相殺されることを認識する。一般に、上位(MSB)ページの最終プログラミングは、最終プログラミングされた電圧の分布を再プログラミングし、引き締め、したがって、中間状態に加えられたICIを消去する。このため、本発明の一実施形態において、ICIは、最終の最上位ページ(MSB)がプログラミングされると初めて、消去される。下位のページ(すなわち、中間状態)のプログラミングに関するICIを消去することは、オプションであるが、一般に、良好な誤り率のパフォーマンスを実現するのに要求されない。例えば、図6の1セル当り3ビットのフラッシュ・デバイス600の場合、下位ページおよび中位ページの中間プログラミングは、無視され得る。
前述したとおり、例示的な実施形態において、式(3)は、図7に示される例示的なフラッシュ・メモリにおけるターゲット・セル710と5つまでの隣接アグレッサ・セル720の間のICIに対処するのに、静電容量結合係数kx、kyおよびkxyを考慮する。しかし、本発明の別の態様は、kxy≪kx<kyであることを認識する。このため、x−y方向における静電容量結合kxyは、式(3)において無視されることが可能であり、ICI軽減項は、以下のとおりとなる。すなわち、
図3に関連して前述したとおり、例示的な偶/奇プログラミング・シーケンスが、示された順序で偶または奇のビット線を選択し、順次に(ボトムアップで)プログラミングする。本発明の別の態様は、x方向の結合が、偶ページまたは奇ページに関して(例えば、奇ページが偶ページの後にプログラミングされる場合、奇ページに関して)無視され得ることを認識する。したがって、奇ページに関して、式(3)におけるICI軽減項は、以下のとおり単純化される。すなわち、
本発明の一態様によれば、1つの電圧レベル、または1つのデータ状態に関して複数のしきい値電圧をプログラミングするための改良されたISPP技術が提供される。図12に関連して後段で説明される1つの例示的な実施形態において、開示されるISPPプロセス1200は、プログラミング段階と、複数の検証段階とを使用してフラッシュ・メモリ・デバイスの各電圧レベルをプログラミングする。図13に関連して後段で説明される別の例示的な実施形態において、開示されるISPPプロセス1300は、プログラミング段階と、複数の検証段階とを使用してフラッシュ・メモリ・デバイスのすべての電圧レベルをプログラミングし、ただし、電圧レベルの少なくとも1つは、プログラミングされている複数のプログラム電圧またはターゲットしきい値電圧を備える。
本明細書のいくつかの流れ図は、ステップの例示的な順序を説明するが、その順序が変更され得ることも本発明の実施形態である。本発明の代替の実施形態として、アルゴリズムの様々な置換が企図される。本発明の例示的な実施形態は、ソフトウェア・プログラムにおける処理ステップに関連して説明されてきたが、当業者には明白なとおり、様々な機能が、デジタル領域で、ソフトウェア・プログラムにおいて、回路要素もしくは状態マシンによってハードウェアにおいて、またはソフトウェアとハードウェアの両方の組合せにおいて、処理ステップとして実施されることが可能である。そのようなソフトウェアは、例えば、デジタルシグナルプロセッサ、特定用途向け集積回路、マイクロコントローラ、または汎用コンピュータにおいて使用されることが可能である。そのようなハードウェアおよびソフトウェアは、集積回路内で実施される回路内で実施されることが可能である。
Claims (52)
- 複数のプログラム値を有するフラッシュ・メモリ・デバイスをプログラミングするための方法であって、
所与の信号レベルに関して前記フラッシュ・メモリ・デバイスをプログラミングすることを備え、前記プログラミングするステップは、プログラミング段階と、複数の検証段階とを備える方法。 - 前記プログラミングするステップは、所与の信号レベルに関するすべてのセルがプログラミングされるまで、繰り返される請求項1に記載の方法。
- 前記プログラミングするステップは、さらなる1つまたは複数の信号レベルに関して繰り返される請求項1に記載の方法。
- 前記検証段階は、前記フラッシュ・メモリ・デバイスから1つまたは複数の読み取り値を読み取るステップと、前記1つまたは複数の読み取り値を、前記プログラム値の1つに対応する少なくとも1つのしきい値と比較するステップとをさらに備える請求項1に記載の方法。
- 前記プログラム値のそれぞれは、複数の互いに素なグループの1つに関連し、さらに前記互いに素なグループのそれぞれは、或る信号レベルに対応する請求項1に記載の方法。
- 前記プログラム値のそれぞれは、複数の互いに素なグループの1つに関連し、さらに前記互いに素なグループの少なくとも2つは、異なる数のメンバを備える請求項1に記載の方法。
- 前記プログラム値のそれぞれは、複数の互いに素なグループの1つに関連し、さらに前記互いに素なグループの数は、前記フラッシュ・メモリ・デバイスにおける信号レベルの数に対応する請求項1に記載の方法。
- 前記プログラム値の数は、前記フラッシュ・メモリ・デバイスにおける信号レベルの数に対応する請求項1に記載の方法。
- 前記プログラム値のそれぞれは、複数の互いに素なグループの1つに関連し、さらに前記互いに素なグループの1つは、第1の信号レベルにプログラミングされるセルの第1のセットと、第2の信号レベルにプログラミングされるセルの第2のセットとを備える請求項1に記載の方法。
- 前記第1の信号レベルは、前記検証段階の第1の検証段階に関する第1の対応するしきい値を有し、さらに前記第2の信号レベルは、前記検証段階の第2の検証段階に関する第2の対応するしきい値を有する請求項9に記載の方法。
- 前記検証段階の所与の検証段階から1つまたは複数のセルを除外することを、前記所与の検証段階に関連するプログラム値が、前記除外される1つまたは複数のセルに適用されない場合、行うステップをさらに備える請求項1に記載の方法。
- 前記検証段階のさらなる検証段階から1つまたは複数のセルを除外することを、前記除外される1つまたは複数のセルが、前記検証段階の1つに合格した場合、行うステップをさらに備える請求項1に記載の方法。
- 前記複数のプログラム値は、セル間干渉、バック・パターン依存、プログラム妨害、読み取り妨害、およびさらなる雑音の1つまたは複数を事前補償するプログラム値を備える請求項1に記載の方法。
- 前記複数のプログラム値は、妨害を補償する事前補償されたプログラム値に対応する請求項1に記載の方法。
- 前記妨害は、少なくとも1つのアグレッサ・セルからのセル間干渉を備える請求項14に記載の方法。
- 前記プログラム値の数は、信号レベルの数にLKを掛けた数に対応し、ただし、Lは、差分ΔVt(l)値の数であり、ΔVt(l)は、セルのVt電圧の変化であり、さらにKは、考慮されるアグレッサ・セルの数である請求項15に記載の方法。
- 前記プログラム値の数は、信号レベルの数にMKを掛けた数に対応し、ただし、Kは、考慮されるアグレッサ・セルの数であり、Mは、考慮される別々の電圧シフトの数である請求項15に記載の方法。
- プログラム値の数は、信号レベルの数にMを掛けた数に対応し、ただし、Mは、考慮される別々の電圧シフトの数である請求項15に記載の方法。
- 前記フラッシュ・メモリ・デバイスは、ページ・アクセス技術およびワード線レベル・アクセス技術の1つまたは複数を使用してプログラミングされる請求項1に記載の方法。
- 前記少なくとも1つのアグレッサ・セルは、ターゲット・セルに隣接する1つまたは複数のセルを備える請求項15に記載の方法。
- 前記事前補償されたプログラム値は、前記フラッシュ・メモリ・デバイスの中に書き込むためにインタフェースから獲得される請求項14に記載の方法。
- 前記事前補償されたプログラム値は、前記フラッシュ・メモリ・デバイスに関連するプロセッサによって計算される請求項14に記載の方法。
- 前記事前補償されたプログラム値は、フラッシュ・メモリ・コントローラに関連するプロセッサによって計算される請求項14に記載の方法。
- 前記信号レベルの少なくとも2つを前記プログラミングすることは、異なる数の前記検証段階を有することが可能である請求項1に記載の方法。
- 前記信号レベルおよび前記プログラム値の1つまたは複数は、電圧、電流、および抵抗の1つまたは複数を使用して表される請求項1に記載の方法。
- 複数のプログラム値を有するフラッシュ・メモリ・デバイスをプログラミングするための方法であって、
前記フラッシュ・メモリ・デバイスをプログラミングすることを備え、前記プログラミングするステップは、プログラミング段階と、複数の検証段階とを備え、少なくとも1つの信号レベルは、複数の前記プログラム値を備える方法。 - 前記検証段階の数は、信号レベルの数より多い請求項26に記載の方法。
- 前記プログラミングするステップは、すべてのセルがプログラミングされるまで繰り返される請求項26に記載の方法。
- 前記検証段階は、前記フラッシュ・メモリ・デバイスから1つまたは複数の読み取り値を読み取るステップと、前記1つまたは複数の読み取り値を、前記プログラム値の1つに対応する少なくとも1つのしきい値と比較するステップとをさらに備える請求項26に記載の方法。
- 前記プログラム値のそれぞれは、複数の互いに素なグループの1つに関連し、さらに前記互いに素なグループのそれぞれは、或る信号レベルに対応する請求項26に記載の方法。
- 前記プログラム値のそれぞれは、複数の互いに素なグループの1つに関連し、さらに前記互いに素なグループの少なくとも2つは、異なる数のメンバを備える請求項26に記載の方法。
- 前記プログラム値のそれぞれは、複数の互いに素なグループの1つに関連し、さらに前記互いに素なグループの数は、前記フラッシュ・メモリ・デバイスにおける信号レベルの数に対応する請求項26に記載の方法。
- 前記プログラム値の数は、前記フラッシュ・メモリ・デバイスにおける信号レベルの数に対応する請求項26に記載の方法。
- 前記プログラム値のそれぞれは、複数の互いに素なグループの1つに関連し、さらに前記互いに素なグループの1つは、第1の信号レベルにプログラミングされるセルの第1のセットと、第2の信号レベルにプログラミングされるセルの第2のセットとを備える請求項26に記載の方法。
- 前記第1の信号レベルは、前記検証段階の第1の検証段階に関する第1の対応するしきい値を有し、さらに前記第2の信号レベルは、前記検証段階の第2の検証段階に関する第2の対応するしきい値を有する請求項34に記載の方法。
- 前記検証段階の所与の検証段階から1つまたは複数のセルを除外することを、前記所与の検証段階に関連するプログラム値が、前記除外される1つまたは複数のセルに適用されない場合、行うステップをさらに備える請求項26に記載の方法。
- 前記検証段階のさらなる検証段階から1つまたは複数のセルを除外することを、前記除外される1つまたは複数のセルが、前記検証段階の1つに合格した場合、行うステップをさらに備える請求項26に記載の方法。
- 前記複数のプログラム値は、セル間干渉、バック・パターン依存、プログラム妨害、読み取り妨害、およびさらなる雑音の1つまたは複数を事前補償するプログラム値を備える請求項26に記載の方法。
- 前記複数のプログラム値は、妨害を補償する事前補償されたプログラム値に対応する請求項26に記載の方法。
- 前記妨害は、少なくとも1つのアグレッサ・セルからのセル間干渉を備える請求項39に記載の方法。
- 前記プログラム値の数は、信号レベルの数にLKを掛けた数に対応し、ただし、Lは、差分ΔVt(l)値の数であり、ΔVt(l)は、セルのVt電圧の変化であり、さらにkは、考慮されるアグレッサ・セルの数である請求項40に記載の方法。
- 前記プログラム値の数は、信号レベルの数にMKを掛けた数に対応し、ただし、Kは、考慮されるアグレッサ・セルの数であり、Mは、考慮される別々の電圧シフトの数である請求項40に記載の方法。
- プログラム値の数は、信号レベルの数にMを掛けた数に対応し、ただし、Mは、考慮される別々の電圧シフトの数である請求項40に記載の方法。
- 前記フラッシュ・メモリ・デバイスは、ページ・アクセス技術およびワード線レベル・アクセス技術の1つまたは複数を使用してプログラミングされる請求項26に記載の方法。
- 前記少なくとも1つのアグレッサ・セルは、ターゲット・セルに隣接する1つまたは複数のセルを備える請求項40に記載の方法。
- 前記事前補償されたプログラム値は、前記フラッシュ・メモリ・デバイスの中に書き込むためにインタフェースから獲得される請求項39に記載の方法。
- 前記事前補償されたプログラム値は、前記フラッシュ・メモリ・デバイスに関連するプロセッサによって計算される請求項39に記載の方法。
- 前記事前補償されたプログラム値は、フラッシュ・メモリ・コントローラに関連するプロセッサによって計算される請求項39に記載の方法。
- 前記信号レベルの少なくとも2つを前記プログラミングすることは、異なる数の前記検証段階を有することが可能である請求項26に記載の方法。
- 前記信号レベルおよび前記プログラム値の1つまたは複数は、電圧、電流、および抵抗の1つまたは複数を使用して表される請求項26に記載の方法。
- 複数のプログラム値を有するフラッシュ・メモリ・デバイスをプログラミングするためのシステムであって、
メモリと、
前記メモリに結合され、所与の信号レベルに関して前記フラッシュ・メモリ・デバイスをプログラミングするように動作する少なくとも1つのプロセッサとを備え、前記プログラミングするステップは、プログラミング段階と、複数の検証段階とを備えるシステム。 - 複数のプログラム値を有するフラッシュ・メモリ・デバイスをプログラミングするためのシステムであって、
メモリと、
前記メモリに結合され、前記フラッシュ・メモリ・デバイスをプログラミングするように動作する少なくとも1つのプロセッサとを備え、前記プログラミングするステップは、プログラミング段階と、複数の検証段階とを備え、少なくとも1つの信号レベルは、複数の前記プログラム値を備えるシステム。
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